KR20060075430A - 적층 반도체 패키지 - Google Patents

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Abstract

본 발명은 적층 반도체 패키지에 관해 개시한다. 개시된 본 발명은 센터부위에 각각 다수개의 관통패드를 가지며, 차례로 적층된 반도체칩들과; 상부에는 반도체 칩들이 실장되며, 도전성 금속패턴에 의해 상기 관통패드들과 연결되는 회로패턴 및 본드핑거가 각각 구비된 폴리이미드 테이프와; 폴리이미드 테이프가 실장되는 패드부를 가지고, 본딩와이어에 의해 상기 본드핑거와 전기적으로 접속되는 내부리드를 가지며, 상기 내부리드와 일체로 연결된 형태로서 그 일측이 상기 내부리드로부터 소정 높이만큼 하향 절곡된 외부리드를 갖는 리드프레임과;및 리드프레임의 패드부 상의 폴리이미드 테이프, 내부리드와 반도체 칩들을 외부환경으로부터 보호하도록 봉지하는 몰드수지물을 포함한다.

Description

적층 반도체 패키지{stacked semiconductor package}
도 1및 도 2는 전형적인 적층 반도체 패키지를 설명하기 위한 단면도.
도 3은 본 발명에 따른 적층 반도체 패키지를 설명하기 위한 단면도.
본 발명은 적층 반도체 패키지에 관한 것으로서, 보다 구체적으로는 와이어본딩 공간을 최소화하고 열방출이 용이한 적층 반도체 패키지에 관한 것이다.
메모리 칩의 용량 증대, 다시말하면 고집적화를 이룰 수 있는 방법으로는 한정된 반도체 소자의 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려지고 있으나, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근, 보다 쉬운 방법으로 고집적화를 이룰 수 있는 적층(Stacking) 기술이 개발되어 이에 대한 연구가 활발히 진행되고 있다.
반도체 업계에서 말하는 적층이란 적어도 2개 이상의 반도체 소자를 수직하게 쌓아 올려 메모리 용량을 배가시키는 기술을 의미하는것으로써, 적층에 의한 패키지의 전형적인 예를 개략적으로 설명하면 다음과 같다.
도 1및 도 2는 전형적인 적층 반도체 패키지를 설명하기 위한 단면도이다.
도 1은 단위 반도체 패키지를 적층시킨 것으로서, 패키지의 각 아웃리드를 솔더를 이용하여 서로 접합시켜 외부로부터 같은 전기적 신호를 받도록 설계되어 있다. 그러나, 이러한 패키지 적층 구조는 단위 패키지들을 적층시켜 패키지 전체 높이가 증가되며, 아웃리드가 접합되므로 상부 단위 패키지의 경우 하부 단위 패키지에 비해 전기적 신호 길이가 크게 길어지게 된다. 또한, 아웃리드들끼리 서로 솔더 조인트(solder joint)되므로, 솔더 조인트 신뢰성이 악화될 우려가 있다.
도 2는 다운셋 리드프레임(downset leadframe) 2개를 사용하여 2개의 반도체 칩을 적층시킨 형태로서, 리드프레임의 접합은 레이저를 이용하여 웰딩(welding)처리한 것이다. 그러나, 이러한 다운셋 리드프레임을 이용한 적층 패키지 구조는 신호전달을 위한 상하 와이어 간의 거리가 가깝기 때문에 2개의 반도체 칩이 동시에 동작을 할 경우 신호의 간섭(noise)가 생길 우려가 있다. 또한, 리드프레임이 다운셋 구조로 구성되어 있으므로, 그 공차로 인한 불량이 발생할 수도 있다. 또한, 레이저를 이용하여 리드 간 접합을 실시함으로써, 장비에 대한 투자가 필요하고, 재작업이 어렵다. 그리고, 반도체 칩의 크기 또는 패드 위치 배열 등이 변화하면 리드프레임도 다시 설계해야 하는 번거로움이 있으며, 또한 열방출 면에서 불리하다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 관통패드가 구비된 반도체 칩들을 소자가 형성된 이면을 그라인딩하고 나서, 이들 칩들을 도전성 접착 잉크(ACI)로 접착시켜 전기적으로 연결시킨 구조를 채택함으로써, 와이어본딩 공간 을 최소화하여 패키지 두께를 박형화할 수 있으며, 또한 열방출이 용이한 적층 반도체 패키지를 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 적층 반도체 패키지는 센터부위에 각각 다수개의 관통패드를 가지며, 차례로 적층된 반도체칩들과; 상부에는 반도체 칩들이 실장되며, 도전성 금속패턴에 의해 상기 관통패드들과 연결되는 회로패턴 및 본드핑거가 각각 구비된 폴리이미드 테이프와; 폴리이미드 테이프가 실장되는 패드부를 가지고, 본딩와이어에 의해 상기 본드핑거와 전기적으로 접속되는 내부리드를 가지며, 상기 내부리드와 일체로 연결된 형태로서 그 일측이 상기 내부리드로부터 소정 높이만큼 하향 절곡된 외부리드를 갖는 리드프레임과;및 리드프레임의 패드부 상의 폴리이미드 테이프, 내부리드와 반도체 칩들을 외부환경으로부터 보호하도록 봉지하는 몰드수지물을 포함한 것을 특징으로 한다.
상기 도전성 금속패턴은 솔더 및 범프 중 어느 하나를 이용한다.
상기 반도체 칩들은 소자가 형성된 이면이 그라인딩 처리되며,100㎛두께를 가진다.
상기 반도체 칩들 사이에는 20㎛두께의 도전성 접착테이프가 개재되며, 도전성 접착테이프에는 ACI(Anisotropic Conductive Ink)가 도포되어 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3은 본 발명에 따른 적층 반도체 패키지를 설명하기 위한 단면도이다.
본 발명에 따른 적층 반도체 패키지는, 도 3에 도시된 바와 같이, 반도체 칩(41)들과, 회로패턴(45b) 및 본드핑거(45a)가 구비된 폴리이미드 테이프(45)와, 리드프레임(47)과, 몰드수지물(49)로 구성된다.
상기 반도체 칩(41)들은 센터부위에 다수개의 관통 패드(41a)가 구비되며, 소자가 형성된 이면은 백 그라인딩(back grinding) 처리되어 100㎛ 두께를 가진다. 이러한 그라인딩처리된 반도체 칩들은 적어도 1개 이상, 바람직하게는 6개가 차례로 적층된 구조를 가진다. 관통 패드(41a)들 입구에는 도전성 금속패턴(42)들이 전기적으로 연결되도록 형성되며, 이들 도전성 금속패턴(42)들에 의해 각각의 반도체 칩(42)들의 관통패드(42a)들이 전기적으로 연결된다. 여기서, 도전성 금속패턴(42)은 솔더 또는 골드 범프 중 어느 하나를 이용하며, 5㎛두께로 형성된다.
또한, 반도체 칩(41)들 사이에는, 이들 간의 접착력을 향상시키고 전기적 연결을 위해, 20㎛두께의 도전성 접착테이프(43)가 개재된다. 상기 도전성 접착테이프(43)에는 상하 방향으로만 전도성을 가진 ACI(Anisotropic Conductive Ink)가 도포되어 있다.
상기 폴리이미드 테이프(45)에는 회로패턴(45b)들 및 본드핑거(45a)가 각각 구비되어 있으며, 그 상부에는 반도체 칩(41)의 그라인딩 처리된 면들이 부착된다. 회로패턴(45b)들은 도전성 금속패턴(42)에 의해 관통 패드(41a)들과 전기적으로 연결된다. 여기서, 폴리이미드 테이프(45)는 80㎛두께를 가진다.
상기 리드프레임(47)은 TSOP 리드프레임에 패드부가 추가된 구조로서, 폴리 이미드 테이프(45)가 실장되는 패드부(47a)를 가지고, 본딩와이어(48)에 의해 본드핑거(45a)와 전기적으로 접속되는 내부리드(47b)를 가지며, 내부리드(47b)와 일체로 연결된 형태로서 그 일측이 내부리드(47b)로부터 소정 높이만큼 하향 절곡된 외부리드(47c)를 갖는다. 리드프레임(47)은 125㎛두께를 가진다.
한편, 몰드수지물(49)은 리드프레임(47)의 패드부(47a) 상의 폴리이미드 테이프(45), 내부리드(47b)와 적층된 반도체 칩(41)들을 외부환경으로부터 보호하도록 봉지한다. 이때, 리드프레임(47)의 바닥면, 즉 패드부(47a)의 바닥면은 몰드수지물(49)에 의해 노출된 상태로서, 패키지의 열방출을 용이하게 하여 안정적으로 동작할 수 있도록 한다.
본 발명에서는 반도체 칩 대신 웨이퍼 상태의 것을 사용하여도 무관하며, 웨이퍼 상태에서 일괄적으로 관통 패드의 입구에 솔더 또는 범프 등의 도전성 금속패턴을 부착시킨 것을 이용하여 적층할 수도 있다. 또한, 폴리이미드 테이프 위에 반도체 칩들의 적층이 완료되면, 1회의 큐어링(curing)공정을 통해 적층된 반도체 칩들을 완전히 접착시키는 방식을 이용한다.
이상에서 설명한 바와 같이, 본 발명은 관통패드가 구비된 반도체 칩들을 소자가 형성된 이면을 그라인딩하고 나서, 이들 칩들을 도전성 접착 테이프(ACI)로 접착시켜 전기적으로 연결시킨 구조를 채택함으로써, 와이어 본딩 공정을 단축시키고, 또한 와이어 본딩 공간을 최소화하여 패키지의 두께를 박형화할 수 있다.
또한, TSOP 리드프레임 위에 6개 이상의 반도체 칩들을 적층함으로써, 기존 256M 반도체 칩의 경우, 1.5Ghz이상의 적층 패키지 제작이 가능하다.
한편, 본 발명은 패키지의 바닥면이 노출됨으로써, 패키지의 열방출효과가 크므로, 안정적인 패키지를 구현할 수 있다.

Claims (7)

  1. 센터부위에 다수개의 관통패드를 가지며, 차례로 적층된 반도체칩들과;
    상부에는 상기 반도체 칩들이 실장되며, 도전성 금속패턴에 의해 상기 관통패드들과 연결되는 회로패턴 및 본드핑거가 각각 구비된 폴리이미드 테이프와;
    상기 폴리이미드 테이프가 실장되는 패드부를 가지고, 본딩와이어에 의해 상기 본드핑거와 전기적으로 접속되는 내부리드를 가지며, 상기 내부리드와 일체로 연결된 형태로서 그 일측이 상기 내부리드로부터 소정 높이만큼 하향 절곡된 외부리드를 갖는 리드프레임과; 및
    상기 리드프레임의 패드부 상의 폴리이미드 테이프, 내부리드와 반도체 칩들을 외부환경으로부터 보호하도록 봉지하는 몰드수지물을 포함한 것을 특징으로 하는 적층 반도체 패키지.
  2. 제 1항에 있어서, 상기 도전성 금속패턴은 솔더 및 범프 중 어느 하나인 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 1항에 있어서, 상기 반도체 칩들은 소자가 형성된 이면이 그라인딩 처리된 것을 특징으로 하는 적층 반도체 패키지.
  4. 제 3항에 있어서, 상기 반도체 칩들은 100㎛두께를 가진 것을 특징으로 하 는 적층 반도체 패키지.
  5. 제 1항에 있어서, 상기 반도체 칩들 사이에는 도전성 접착테이프가 개재된 것을 특징으로 하는 적층 반도체 패키지.
  6. 제 5항에 있어서, 상기 도전성 접착테이프는 20㎛두께를 가진 것을 특징으로 하는 적층 반도체 패키지.
  7. 제 5항에 있어서, 상기 도전성 접착테이프에는 ACI(Anisotropic Conductive Ink)가 도포된 것을 특징으로 하는 적층 반도체 패키지.
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