WO2023074136A1 - 半導体装置、機器及び半導体装置の製造方法 - Google Patents

半導体装置、機器及び半導体装置の製造方法 Download PDF

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卓志 重歳
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • this technology relates to semiconductor devices, equipment, and methods of manufacturing semiconductor devices.
  • each of the first and second element chips is externally connected to the second element chip on the side opposite to the first element chip side by the through electrodes penetrating the first and second element chips. terminals are electrically connected.
  • the integration degree of the elements in the second element chip was lowered due to the through electrodes penetrating the second element chip.
  • the main object of the present technology is to provide a semiconductor device capable of improving the degree of integration of elements in the second element chip.
  • the technology includes at least one first device chip; at least one chip stacked with the first element chip and smaller than the first element chip; with the at least one chip includes at least one second element chip;
  • the first element chip has a laminated structure in which a first semiconductor substrate and a first wiring layer are laminated
  • the second element chip has a laminated structure in which a second semiconductor substrate and a second wiring layer are laminated; the first wiring layer and the second wiring layer are joined to face each other; an external connection terminal disposed at a position further from the first element chip than a back surface of the chip, which is a surface opposite to the first element chip side, in the stacking direction; a wiring provided at least partially around the chip and electrically connecting the first wiring layer and the external connection terminal;
  • a semiconductor device is provided, further comprising:
  • the wiring may have at least one longitudinal wiring extending in the stacking direction.
  • the wiring may have at least one horizontal wiring extending in an in-plane direction and connected to the vertical wiring.
  • the at least one vertical wiring includes at least one first vertical wiring extending from the horizontal wiring to the first semiconductor substrate side and at least one vertical wiring extending from the horizontal wiring to the side opposite to the first semiconductor substrate side. and one second vertical wiring.
  • the wiring may be provided at least on the side surface of the chip via an insulating film. One end of the wiring is electrically connected to the first wiring layer, and the other end is connected to the external connection terminal at a position farther from the first element chip than the back surface in the stacking direction.
  • the semiconductor device may further include a buried film provided on at least one of the side surface side and the back surface side of the chip. The embedded film may be planarized.
  • the embedded film may be provided on the rear surface side so as to partially cover the external connection terminals.
  • the semiconductor device may further include an insulating layer that covers part of the embedded film and the external connection terminal and exposes the other part of the external connection terminal.
  • the chip may have a shape in which the width becomes narrower as the distance from the first element chip increases.
  • a longitudinal section of the chip may have a substantially tapered shape in which the width becomes narrower as the distance from the first element chip increases. Corners of the tip may be rounded.
  • the at least one chip may include at least one dummy chip. At least a portion of the external connection terminal may not overlap the chip in plan view.
  • the insulating film may further include a protective film provided only on the side surface side and covering the back surface of the chip.
  • the semiconductor device may further include another protective film that covers part of the protective film and the external connection terminals and exposes other parts of the external connection terminals.
  • the first element chip may be a pixel chip having a pixel region provided on the first semiconductor substrate.
  • the first element chip may have a transparent substrate bonded to the first semiconductor substrate via an adhesive layer.
  • the semiconductor device further includes a support substrate bonded to the chip via an insulating layer, the external connection terminal is provided on a side of the support substrate opposite to the insulating layer, and the wiring is connected to the insulating layer. You may have a penetration electrode which penetrates a layer and/or the said support substrate.
  • the support substrate may have substantially the same size as the first element chip.
  • the insulating layer is provided on the side surface side and the back surface side of the chip, and the wiring includes first through electrodes penetrating the insulating layer on the side surface side of the chip and second through electrodes penetrating the support substrate. and horizontal wirings disposed in the insulating layer and electrically connected to the first and second through electrodes.
  • the support substrate may be a semiconductor substrate.
  • An element may be provided on the semiconductor substrate.
  • the insulating layer may be provided on the side surface side and the back surface side of the chip, and the through electrode may penetrate the insulating layer on the side surface side of the chip and the support substrate.
  • An etching stop layer may be provided at least on a portion of the first wiring layer that is not joined to the second wiring layer.
  • the first element chip may be a pixel chip in which a pixel region is provided on a first semiconductor substrate.
  • the first element chip may have a transparent substrate bonded to the first semiconductor substrate via an adhesive layer.
  • the present technology also provides equipment including the semiconductor device.
  • a first method for manufacturing a semiconductor device is also provided, comprising: The first manufacturing method further includes the steps of: forming a buried film from a side of the second stacked body
  • the at least one second laminate is a plurality of second laminates having different thicknesses
  • the plurality of second stacked bodies may also be polished and flattened.
  • a step of bonding a supporting substrate to the embedded film may be further included after the planarizing step.
  • the first laminated body becomes a pixel chip, and after the step of bonding the supporting substrate, an antireflection film, a collar, and an antireflection film are formed on a side of the first semiconductor substrate opposite to the first wiring layer side.
  • the step of forming at least one of a filter and an on-chip lens may also be included.
  • the first wiring layer of a first laminate in which a first semiconductor substrate and a first wiring layer are laminated, and the first laminate in which a second semiconductor substrate and a second wiring layer are laminated a step of joining the second wiring layer of the second laminate with a smaller size face-to-face; forming a buried film from a side of the second laminate opposite to the first laminate; planarizing the buried film; etching the embedded film and the first wiring layer around the second laminate to form a via one end of which is connected to an in-layer wiring of the first wiring layer; forming a horizontal wiring electrically connected to the other end of the via on the surface of the buried film opposite to the second stacked body side; a step of covering the horizontal wiring with a protective film; disposing a support substrate on the side of the protective film opposite to the side of the first laminate; a step of forming a through-electrode connected to the horizontal wiring on the supporting substrate;
  • a second method for manufacturing a semiconductor device comprising: The supporting substrate
  • the first laminate becomes a pixel chip, and after the step of bonding the support substrate, an antireflection film, a collar, and an antireflection film are formed on a side of the first semiconductor substrate opposite to the first wiring layer side.
  • the step of forming at least one of a filter and an on-chip lens may also be included.
  • the first wiring layer of a first laminate in which a first semiconductor substrate and a first wiring layer are laminated, and the first laminate in which a second semiconductor substrate and a second wiring layer are laminated a step of joining the second wiring layer of the second laminate with a smaller size face-to-face; forming an etching stop layer from a side of the second laminate opposite to the first laminate; depositing a buried film from a side of the edging stop layer opposite to the first stack; planarizing the buried film; bonding a support substrate to the embedded film; forming a through electrode penetrating through the supporting substrate, the embedded film around the second laminate, and the etching stop layer;
  • a third method for manufacturing a semiconductor device comprising: In the third manufacturing method, the first laminated body becomes a pixel chip, and after the step of bonding the supporting substrate, an antireflection film and a collar are formed on a side of the first semiconductor substrate opposite to the first wiring layer side. The step of forming at least one of
  • FIG. 2 is a cross-sectional view taken along the line AA of FIG. 1; 2 is a flow chart for explaining a method of manufacturing the semiconductor device of FIG. 1; 4A to 4D are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. 5A to 5C are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. 6A to 6C are process cross-sectional views of the method of manufacturing the semiconductor device of FIG. 7A to 7C are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. 8A and 8B are process cross-sectional views of the method for manufacturing the semiconductor device of FIG.
  • FIG. 12 is a flow chart for explaining a method of manufacturing the semiconductor device of FIG. 12; 14A to 14D are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. 15A to 15D are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. It is a sectional view of a semiconductor device concerning Example 6 of one embodiment of this art.
  • FIG. 17 is a flow chart for explaining a method of manufacturing the semiconductor device of FIG. 16; 18A to 18C are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. 19A to 19C are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. 20A to 20C are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. It is a sectional view of a semiconductor device concerning Example 7 of one embodiment of this art. 22 is a flow chart for explaining a method of manufacturing the semiconductor device of FIG. 21; 23A to 23C are process cross-sectional views of the method of manufacturing the semiconductor device of FIG. 24A to 24C are process cross-sectional views of the method of manufacturing the semiconductor device of FIG.
  • 25A to 25C are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. 26A to 26C are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. It is a cross-sectional view of a semiconductor device according to Example 8 of one embodiment of the present technology. It is a cross-sectional view of a semiconductor device according to Example 9 of one embodiment of the present technology.
  • FIG. 29 is the first half of a flowchart for explaining the method of manufacturing the semiconductor device of FIG. 28; 29 is the second half of the flowchart for explaining the method of manufacturing the semiconductor device of FIG. 28; 31A to 31C are process cross-sectional views of the method for manufacturing the semiconductor device of FIG.
  • FIG. 32A and 32B are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. 33A and 33B are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. 34A and 34B are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. 35A and 35B are process cross-sectional views of the method for manufacturing the semiconductor device of FIG.
  • FIG. 20 is a cross-sectional view of a semiconductor device according to Example 10 of one embodiment of the present technology; 37 is a flowchart for explaining a method of manufacturing the semiconductor device of FIG. 36; 38A to 38D are process cross-sectional views of the method of manufacturing the semiconductor device of FIG. 39A to 39C are process cross-sectional views of the method of manufacturing the semiconductor device of FIG.
  • FIG. 40A to 40C are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. 11 is a cross-sectional view of a semiconductor device according to Example 11 of an embodiment of the present technology
  • FIG. 47A and 47B are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. 48A and 48B are process cross-sectional views of the manufacturing method of the semiconductor device of FIG. It is a figure which shows the usage example of the solid-state imaging device to which this technique is applied.
  • 1 is a functional block diagram of an example of an electronic device including a solid-state imaging device to which the present technology is applied;
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. FIG. 4 is an explanatory diagram showing an example of installation positions of an outside information detection unit and an imaging unit;
  • 1 is a diagram showing an example of a schematic configuration of an endoscopic surgery system;
  • FIG. 3 is a block diagram showing an example of functional configurations of a camera head and a CCU;
  • a semiconductor device according to Example 1 of an embodiment of the present technology 2. A semiconductor device according to Example 2 of an embodiment of the present technology; 4. A semiconductor device according to Example 3 of an embodiment of the present technology; 4. A semiconductor device according to Example 4 of an embodiment of the present technology; 6. A semiconductor device according to Example 5 of an embodiment of the present technology. 7. A semiconductor device according to Example 6 of an embodiment of the present technology. 8. A semiconductor device according to Example 7 of an embodiment of the present technology. 9. A semiconductor device according to Example 8 of an embodiment of the present technology.
  • a semiconductor device 10 according to Example 9 of an embodiment of the present technology A semiconductor device 11. according to Example 10 of an embodiment of the present technology.
  • vias (penetrating electrodes) penetrating the small chip reduce the degree of integration of elements (for example, transistors) in the small chip.
  • the small chip needs to be thickened in order to ensure mechanical strength, the diameter of the external connection wiring must be increased from the viewpoint of manufacturing difficulty, which is a trade-off with the degree of integration.
  • the inventor devised a layout of wiring (external connection wiring) that connects chips and the outside in a semiconductor device in which chips of different sizes are stacked, and developed the present technology. We have developed such a semiconductor device.
  • FIG. 1 is a cross-sectional view of a semiconductor device 10 according to Example 1 of one embodiment of the present technology.
  • FIG. 2 is a cross-sectional view taken along line AA of FIG.
  • the upper side in cross-sectional views such as FIG. 1 is referred to as "upper", and the lower side as "lower”.
  • the semiconductor device 10 includes at least one (for example, one) first element chip 100 and at least one chip stacked with the first element chip 100 and smaller than the first element chip. and
  • the at least one chip includes at least one (eg, multiple) second element chip 200 .
  • element chip means a chip provided with an element.
  • the direction in which the first element chip 100 and the chips are stacked is also referred to as a "stacking direction”.
  • Examples of the first element chip 100 include a pixel chip, logic chip, memory chip, AI chip, interface chip, and the like.
  • the thickness of the first element chip 100 is, for example, 3 to 300 ⁇ m.
  • the first element chip 100 is a pixel chip.
  • the interface chip is an element chip that inputs and outputs signals.
  • An AI chip is an element chip having a learning function by AI (artificial intelligence).
  • a pixel chip as an example of the first element chip 100 includes, for example, a plurality of pixels that are two-dimensionally arranged (for example, arranged in a matrix). Each pixel has a photoelectric conversion element.
  • the photoelectric conversion element is, for example, a PD (photodiode). More specifically, the photoelectric conversion element is, for example, a PN photodiode, a PIN photodiode, a SPAD (Single Photo Avalanche Photodiode), an APD (avalanche photo Diode), or the like.
  • Each pixel is, for example, a back-illuminated pixel that is irradiated with light from the back surface (the surface opposite to the first wiring layer 100b side) of the first semiconductor substrate 100a.
  • a region in which a plurality of pixels are arranged in the first semiconductor substrate 100a is also called a "pixel region”.
  • the plurality of pixels, a control circuit (analog circuit) for controlling each pixel, and an A/D conversion circuit (analog circuit) are formed on the first semiconductor substrate 100a.
  • the control circuit has circuit elements such as transistors. More specifically, the control circuit includes, for example, a plurality of pixel transistors (so-called MOS transistors).
  • a plurality of pixel transistors can be composed of, for example, three transistors, a transfer transistor, a reset transistor, and an amplification transistor.
  • a pixel can be configured as one unit pixel.
  • the pixels can also have a shared pixel structure. This pixel-sharing structure is a structure in which a plurality of photodiodes share a floating diffusion that constitutes a transfer transistor and a transistor other than the transfer transistor.
  • the A/D conversion circuit converts the analog signal generated by each pixel of the pixel chip into a digital signal.
  • Examples of the second element chips 200 include logic chips, memory chips, analog chips, AI chips, interface chips, and the like.
  • the plurality of second element chips 200 may include chips having the same function, or may include chips having different functions.
  • one second element chip 200 is a logic chip having a logic circuit
  • the other second element chip 200 is a memory chip having a memory circuit.
  • the logic circuit processes the digital signal generated by the A/D conversion circuit.
  • the memory circuit temporarily stores and holds the digital signal generated by the A/D conversion circuit and/or the digital signal processed by the logic circuit.
  • each second element chip 200 is, for example, 2 to 100 ⁇ m.
  • the size and/or thickness of the plurality of second element chips 200 may be the same or different.
  • the first element chip 100 has a laminated structure in which a first semiconductor substrate 100a and a first wiring layer 100b are laminated.
  • the second element chip 200 has a laminated structure in which a second semiconductor substrate 200a and a second wiring layer 200b are laminated. The first wiring layer 100b and the second wiring layer 200b are joined face to face.
  • the first semiconductor substrate 100a is, for example, a Si substrate, a Ge substrate, a GaAs substrate, an InGaAs substrate, or the like.
  • the first wiring layer 100b may be manufactured, for example, in a pre-process of a semiconductor manufacturing process, or may be a redistribution line (RDL).
  • the first wiring layer 100b includes an insulating layer 100b1 and an internal wiring 100b2 (intralayer wiring) provided in the insulating layer 100b1.
  • the first wiring layer 100b may be a single-layer wiring layer in which the internal wiring 100b2 is provided in a single layer within the insulating layer 100b1, or may be a multilayer wiring layer in which the internal wiring 100b2 is provided in multiple layers within the insulating film 100b1.
  • the insulating layer 100b1 is made of, for example, a silicon oxide film, a silicon nitride film, or the like.
  • the internal wiring 100b2 is made of, for example, copper (Cu), aluminum (Al), tungsten (W), or the like.
  • the second semiconductor substrate 200a is, for example, a Si substrate, a Ge substrate, a GaAs substrate, an InGaAs substrate, or the like.
  • the second wiring layer 200b may be manufactured, for example, in a pre-process of the semiconductor manufacturing process, or may be a redistribution line (RDL).
  • the second wiring layer 200b includes an insulating layer 200b1 and an internal wiring 200b2 (in-layer wiring) provided in the insulating layer 200b1.
  • the second wiring layer 200b may be a single-layer wiring layer in which the internal wiring 200b2 is provided in a single layer within the insulating layer 200b1, or may be a multilayer wiring layer in which the internal wiring 200b2 is provided in multiple layers within the insulating film 200b1.
  • the insulating layer 200b1 is made of, for example, a silicon oxide film, a silicon nitride film, or the like.
  • the internal wiring 200b2 is made of, for example, copper (Cu), aluminum (Al), tungsten (W), or the like.
  • the external connection terminals are further arranged at positions farther from the first element chip 100 than the back surface of the second element chip 200 opposite to the first element chip 100 side in the stacking direction. 700.
  • the external connection terminals 700 are, for example, solder bumps, conductive film pillars, or the like.
  • the semiconductor device 10 further includes wirings 400 as external connection wirings that electrically connect the first wiring layer 100a and the external connection terminals 700 .
  • a plurality of wirings 400 are provided at intervals along the outer peripheral surface of the second element chip 200 (for example, the semiconductor substrate 200a).
  • a plurality of external connection terminals 700 are also provided corresponding to the plurality of wirings 400 .
  • each external connection terminal 700 is provided at a position where at least a part (for example, the whole) overlaps with the second element chip 200 in plan view.
  • the wiring 400 is provided at least partially (eg, entirely) around the second element chip 200 .
  • the wiring 400 is provided at least on the side surface of the second element chip 200 with the insulating film 300 interposed therebetween.
  • the insulating film 300 covers the side and back surfaces of the second element chip 200, for example.
  • the insulating film 300 also covers the portion of the first wiring layer 100 b of the first element chip 100 around the second element chip 200 .
  • the insulating film 300 As the insulating film 300, an inorganic film made of SiO 2 , SiON, SiN, SiOC, SiCN, or the like, or an organic film made of a resin having a skeleton of silicone, polyimide, acrylic, epoxy, or the like is used.
  • the film thickness of the insulating film 300 is preferably about 0.1 to 10 ⁇ m, for example.
  • the wiring 400 has one end electrically connected to the first wiring layer 100b, and the other end is located closer to the first element chip 100 than the back surface of the second element chip 200 of the insulating film 300 in the stacking direction. is electrically connected to the external connection terminal 700 at a position away from (for example, a portion of the insulating film 300 covering the back surface of the second element chip 200).
  • the wiring 400 has, for example, a via portion 400a (vertical wiring) and a wiring portion 400b.
  • the via portion 400a penetrates the insulating film 300 and has one end connected to the wiring 100b2 within the insulating layer 100b1.
  • the wiring portion 400b is crank-shaped and includes one vertical wiring and two horizontal wirings extending along the first and second element chips 100 and 200. One end of the wiring portion 400b extends to the other end of the via portion 400a. , and the other end is connected to the external connection terminal 700 .
  • vertical wiring means wiring extending in the stacking direction
  • horizontal wiring means wiring extending in the in-plane direction (direction orthogonal to the stacking direction).
  • the wiring 400 has a single layer structure or a multilayer structure made of at least one of Cu, Ti, Ta, Al, W, Ni, Ru and Co, for example.
  • the wiring 400 preferably has a thickness of about 0.3 to 10 ⁇ m and a width of about 1 to 40 ⁇ m.
  • the semiconductor device 10 further includes embedded films 500 provided on the side surfaces of each of the plurality of element chips 200 and on the back side of the element chips 200 .
  • the embedded film 500 is planarized as an example.
  • the embedded film 500 embeds a portion (specifically, the base end portion) of the external connection terminal 700 .
  • the embedded film 500 is composed of an inorganic film made of, for example, SiO 2 , SiON, SiN, SiOC, or SiCN, or an organic film made of a molding material containing resin or filler having a skeleton of silicone, polyimide, acrylic, or epoxy, for example. .
  • the semiconductor device 10 further includes a protective film 600 covering the embedded film 500 .
  • the protective film 600 exposes the tips of the external connection terminals 700 . That is, the external connection terminals 700 protrude downward from within the protective film 600 .
  • the protective film 600 may be made of the same material as the embedded film 500, or may be made of a different material. Note that the protective film 600 may not be provided. In this case, the embedded film 500 may be provided on the rear surface side of the element chip 200 so as to cover part of the external connection terminals 700 and expose the other part.
  • a first element chip 100 and a plurality of second element chips 200 are prepared (see FIGS. 4A and 4B).
  • the first element chip 100 is produced by forming elements on a first semiconductor substrate 100a by photolithography and forming a first wiring layer 100b on the first semiconductor substrate 100a.
  • a plurality of second element chips 200 are formed by photolithography to form elements for each chip on a wafer that will be the second semiconductor substrate 200a, and after forming a wiring film that will be the second wiring layer 200b on the wafer, by dicing. It is generated by separating each chip.
  • the first element chip 100 and the plurality of second element chips 200 are bonded (see FIG. 4C). Specifically, the first wiring layer 100b of the first element chip 100 and the second wiring layer 200b of the second element chip 200 are directly bonded by, for example, metal bonding so as to face each other.
  • an insulating film 300 is formed (see FIG. 4D).
  • the insulating film 300 is formed by PE-CVD (Plasma-Enhanced Chemical Vapor Deposition) or ALD (Atomic Layer Deposition).
  • a first contact hole CH1 is formed (see FIG. 5A). Specifically, by photolithography and plasma etching, the insulating film 300 and the insulating film 100b1 of the first wiring layer 100b are opened to form the first contact hole CH1. As a result, the internal wiring 100b2 of the first wiring layer 100b is exposed through the first contact hole CH1.
  • wiring 400 is formed.
  • the wiring 400 is formed by a so-called semi-additive method.
  • a Cu film is formed as a seed metal film on the Ti film to form a metal film MF (see FIG. 5B).
  • a resist pattern R is formed to cover areas where the wiring 400 is not formed (see FIG. 5C).
  • electroplating is performed using the resist pattern R as a mask to form metal plating MP (for example, Cu plating) (see FIG. 6A).
  • the resist is removed (see FIG. 6B), and the metal film MF covering the portion where the wiring 400 is not formed is removed by wet etching (see FIG. 6C).
  • wiring 400 made of metal plating MP is formed.
  • a buried film 500 is formed and planarized (see FIG. 7A). Specifically, after the buried film 500 is formed by the PE-CVD method, the buried film 500 is polished and planarized by a grinder, a CMP apparatus, or the like.
  • a second contact hole CH2 is formed (see FIG. 7B). Specifically, by photolithography and dry etching, the buried film 500 is opened to form the second contact hole CH2. As a result, the wiring 400 is exposed through the second contact hole CH2.
  • a protective film 600 is formed (see FIG. 7C). Specifically, for example, a photosensitive resin material is deposited as the protective film 600 .
  • a third contact hole CH3 is formed (see FIG. 8A).
  • the protective film 600 is patterned by photolithography to open a portion corresponding to the second contact hole CH2 to form the third contact hole CH3.
  • the wiring 400 is exposed through the second and third contact holes CH2 and CH3.
  • the external connection terminals 700 are formed (see FIG. 8B). Specifically, external connection terminals 700 (for example, solder balls) are formed in the second and third contact holes CH2 and CH3 by ball mounting so as to be connected to the wiring 400 .
  • external connection terminals 700 for example, solder balls
  • the semiconductor device 10 according to the first embodiment includes at least one first element chip 100, and a plurality of (for example) two second element chips 200 stacked on the first element chip 100 and smaller than the first element chip 100.
  • the first element chip 100 has a laminated structure in which a first semiconductor substrate 100a and a first wiring layer 100b are laminated
  • the second element chip 200 has a laminated structure in which a second semiconductor substrate 200a and a second wiring layer 200b are laminated.
  • the first wiring layer 100b and the second wiring layer 200b are joined face to face.
  • the external connection terminals 700 are provided at positions farther from the first element chip 100 than the back surface of the second element chip 200 opposite to the first element chip 100 side in the stacking direction.
  • the wiring 400 is provided at least partially around the second element chip 200 and electrically connects the first wiring layer 100b and the external connection terminal 700 .
  • the wiring 400 as the external connection wiring does not pass through the second element chip 200, a sufficient space for element arrangement in the second element chip 200 can be secured.
  • the semiconductor device 10 it is possible to provide a semiconductor device capable of improving the degree of integration of the elements in the second element chip 200.
  • the semiconductor device 10 for example, when the second element chip 200 needs to be thickened in order to ensure mechanical strength, the diameter of the wiring 400 as the external connection wiring is increased from the viewpoint of manufacturing difficulty. However, the degree of integration of devices in the second device chip 200 can be improved.
  • the semiconductor device 10 since it is not necessary to provide a through hole in the second element chip 200, manufacturing is facilitated. This effect increases as the thickness of the second element chip 200 increases.
  • the wiring 400 may be provided on at least the side surface of the second element chip 200 with the insulating film 300 interposed therebetween. Thereby, the wiring 400 can be provided along at least the side surface of the second element chip 200 while being insulated from the second element chip 200 .
  • the insulating film 300 covers the side and back surfaces of the second element chip 200, and the wiring 400 has one end electrically connected to the first wiring layer 100b and the other end extending from the second element chip 200 in the stacking direction. is connected to the external connection terminal 700 at a position farther from the first element chip 100 than the rear surface of the . Thereby, the first wiring layer 100b and the external connection terminals 700 can be electrically connected with a simple wiring structure.
  • the semiconductor device 10 further includes embedded films 500 provided on the side and back sides of each of the plurality of second element chips 200 .
  • embedded films 500 provided on the side and back sides of each of the plurality of second element chips 200 .
  • the buried film 500 is preferably planarized. This makes it easier to bond the surface of the semiconductor device 10 on the buried film 500 side to the outside (for example, a circuit board or the like).
  • the semiconductor device 10 further includes a protective film 600 that covers the embedded film 500 and exposes the tips of the external connection terminals 700 .
  • a protective film 600 that covers the embedded film 500 and exposes the tips of the external connection terminals 700 .
  • the method for manufacturing the semiconductor device 10 according to the first embodiment includes a first wiring layer 100b of a first laminate in which a first semiconductor substrate 100a and a first wiring layer 100b are laminated, a second semiconductor substrate 200a and a second wiring layer. joining the second wiring layer 200b of the second laminate smaller than the first laminate face-to-face; forming an insulating film 300 from the side of the second laminate; a step of etching the insulating film 300 and the first wiring layer 100b around the laminate to expose the internal wiring 100b2 of the first wiring layer 100b; and forming 400 .
  • the semiconductor device 10 capable of improving the degree of integration of the elements in the second element chip 200 can be manufactured.
  • the method of manufacturing the semiconductor device 10 further includes a step of forming the buried film 500 from the side of the second stacked body opposite to the first stacked body side, and a step of polishing and planarizing the buried film 500 . This makes it easier to bond the surface of the semiconductor device 10 on the buried film 500 side to the outside (for example, a circuit board or the like).
  • FIG. 9 is a cross-sectional view of a semiconductor device 20 according to Example 2 of one embodiment of the present technology.
  • the semiconductor device 20 according to the second embodiment has a substantially tapered vertical cross-section of the second element chip 200B, the width of which becomes narrower as the distance from the first element chip 100 increases. It has the same configuration as the semiconductor device 10 according to Example 1.
  • FIG. 9 is a cross-sectional view of a semiconductor device 20 according to Example 2 of one embodiment of the present technology.
  • the semiconductor device 20 according to the second embodiment has a substantially tapered vertical cross-section of the second element chip 200B, the width of which becomes narrower as the distance from the first element chip 100 increases. It has the same configuration as the semiconductor device 10 according to Example 1.
  • FIG. 9 is a cross-sectional view of a semiconductor device 20 according to Example 2 of one embodiment of the present technology.
  • the semiconductor device 20 according to the second embodiment has a substantially tapered vertical cross-section of the second element chip 200B, the width of which becomes narrower as the distance from the
  • both the vertical cross sections of the second semiconductor substrate 200a1 and the second wiring layer 200b1 are substantially tapered, and the vertical cross section as a whole is also substantially tapered.
  • the corners of the top (the portion closest to the first element chip 100) and/or the bottom (the portion farthest from the first element chip 100) of the second element chip 200B may be rounded.
  • the substantially tapered shape of the second element chip 200B can be formed, for example, by dry etching, dicing, or the like.
  • the longitudinal section of the second element chip 200B has a substantially tapered shape, the lithography process when forming the wiring 400 on the side surface side of the second element chip 200B is easy (particularly, exposure is easy). ), and high integration of the wiring 400 and improvement in yield can be expected.
  • the corners of the second element chip 200B are rounded, concentration of the electric field on the insulating film 300 can be avoided, and reliability can be further improved.
  • FIG. 10 is a cross-sectional view of a semiconductor device 30 according to Example 3 of one embodiment of the present technology.
  • at least one chip includes a second element chip 200 and at least one (for example, one) dummy chip 200C (a chip having no element). ) is the same as that of the semiconductor device 10 according to the first embodiment.
  • the dummy chip 200C has the same structure as the second element chip 200 except that no elements are formed on the second semiconductor substrate 200a and no internal wiring 200b2 is formed in the insulating layer 200b1. .
  • the wiring 400 is also provided in the dummy chip 200 ⁇ /b>C as in the second element chip 200 .
  • the wiring 400 is also arranged in the dummy chip 200C (where the second element chip 200 is not arranged), the degree of freedom in design can be improved.
  • FIG. 11 is a cross-sectional view of a semiconductor device 40 according to Example 4 of one embodiment of the present technology.
  • a part of the plurality of external connection terminals 700 is provided at a location not overlapping at least the second element chip 200 in plan view. Except for this, the configuration is similar to that of the semiconductor device 10 according to the first embodiment.
  • all of the plurality of external connection terminals 700 may be provided at least at locations that do not overlap with the second element chip 200 in plan view.
  • the plurality of external connection terminals 700 may include external connection terminals 700 that partly overlap (the other part does not overlap) with the second element chip or the dummy chip in plan view.
  • the wiring 400D penetrates the embedded film 500 on the opposite side (rear surface side) of the second element chip 200 to the first element chip 100 side, has a via portion 400c connected to one end of the wiring portion 400b, and a horizontal wiring portion 400d extending in the in-plane direction within the protective film 600 and having one end connected to the other end of the via portion 400c.
  • the horizontal wiring portion 400 d has the other end connected to the external connection terminal 700 within the protective film 600 .
  • the external connection terminal 700 protrudes downward from within the protective film 600 and has its tip exposed.
  • the semiconductor device 40 can be manufactured by the same manufacturing method as the semiconductor device 10 according to the first embodiment, except that a step of forming the via portion 400c and the horizontal wiring portion 400d is added.
  • the external connection terminals 700 can be arranged even in a place that does not overlap with the second element chip 200 in plan view, which is advantageous for high integration of external connection wirings and external connection terminals.
  • FIG. 12 is a cross-sectional view of a semiconductor device 50 according to Example 5 of one embodiment of the present technology.
  • a semiconductor device 50 according to Example 5 as shown in FIG. It has substantially the same configuration as the semiconductor device 10 according to the first embodiment, except that it is provided.
  • the protective film 550 may be made of the same material as, for example, the insulating film 300 and the embedded film 500, or may be made of a different material (dielectric material).
  • the wiring 400E includes, in addition to the via portion 400a, a wiring portion 400b (a wiring portion including vertical wiring and horizontal wiring) having a substantially L-shaped cross section and having one end connected to the via portion 400a.
  • a horizontal wiring portion 400c having one end connected to the other end of the wiring portion 400b and extending in the horizontal direction within the protective film 600 is provided.
  • the horizontal wiring portion 400 c has the other end connected to the external connection terminal 700 within the protective film 600 .
  • the external connection terminal 700 protrudes downward from within the protective film 600 and has its tip exposed.
  • first wiring the via portion 400 and the wiring portion 400b are collectively referred to as "first wiring”
  • the horizontal wiring portion 400c is also referred to as "second wiring”.
  • some of the external connection terminals 700 are arranged at positions overlapping the second element chips 200, and other parts of the external connection terminals 700 are arranged at positions not overlapping with the second element chips 200. are placed.
  • the insulating film 300 is not provided on the side of the second element chip 200 opposite to the first element chip 100 side.
  • the first element chip 100 and the chip base material 200m to be each of the second element chips 200 are prepared.
  • the chip substrate 200m has a laminated structure in which a second semiconductor substrate 200a and a second wiring layer 200b are laminated. Each chip substrate 200m has a different thickness (for example, the thickness of the second semiconductor substrate 200a).
  • the first element chip 100 is produced by forming elements on a first semiconductor substrate 100a by photolithography and forming a first wiring layer 100b on the first semiconductor substrate 100a.
  • the thicker chip substrate 200m is produced by forming elements on the thicker second semiconductor substrate 200a by photolithography and forming the second wiring layer 200b on the second semiconductor substrate 200a.
  • the thin chip substrate 200m is produced by forming elements on the thin second semiconductor substrate 200a by photolithography and forming the second wiring layer 200b on the second semiconductor substrate 200a.
  • the first element chip 100 and the plurality of chip substrates 200m are bonded (see FIG. 4C). Specifically, the first wiring layer 100b of the first element chip 100 and the second wiring layer 200b of the chip substrate 200m are directly bonded by, for example, metal bonding so as to face each other.
  • an insulating film 300 is formed (see FIG. 4D).
  • the insulating film 300 is formed by PE-CVD (Plasma-Enhanced Chemical Vapor Deposition) or ALD (Atomic Layer Deposition).
  • a first contact hole CH1 is formed (see FIG. 5A). Specifically, by photolithography and plasma etching, the insulating film 300 and the insulating film 100b1 of the first wiring layer 100b are opened to form the first contact hole CH1. As a result, the wiring 100b2 of the first wiring layer 100b is exposed through the first contact hole CH1.
  • the first wiring is formed (see FIG. 5B). Specifically, the first wiring (via portion 400a and wiring portion 400b) is formed by a so-called semi-additive method.
  • a Cu film is formed as a seed metal film on the Ti film to form a metal film MF.
  • a resist pattern R is formed to cover areas where the first wiring is not formed (see FIG. 5C).
  • electroplating is performed using the resist pattern R as a mask to form metal plating MP1 (for example, Cu plating) (see FIG. 6A).
  • the resist is removed (see FIG. 6B), and the metal film MF covering the portion where the first wiring is not formed is removed by wet etching (see FIG. 6C). As a result, a first wiring made of metal plating MP1 is formed.
  • a buried film 500 is formed (see FIG. 14A).
  • the buried film 500 is formed by PE-CVD, for example.
  • a flat surface is formed in which the first wiring, the insulating film 300 and the second semiconductor substrate 200b are exposed (see FIG. 14B).
  • the embedded film 500 and the plurality of second semiconductor substrates 200a having different thicknesses are ground and polished by a grinder, a CMP apparatus, or the like to form a flat surface.
  • the plurality of second semiconductor substrates 200a are also planarized. As a result, a plurality of second element chips 200 having the same thickness are produced.
  • a protective film 550 is formed as a first protective film (see FIG. 14C).
  • the protective film 550 is formed by PE-CVD, for example.
  • a second contact hole CH2 is formed (see FIG. 14D). Specifically, by photolithography and dry etching, the protective film 550 is opened to form the second contact hole CH2. As a result, the first wiring (metal plating MP1) is exposed through the second contact hole CH2.
  • a second wiring is formed (see FIG. 15A). Specifically, the metal plating MP2 as the second wiring, which is connected to the metal plating MP1 as a part of the first wiring, is overlapped with the second element chip 200 by the semi-additive method in the same manner as the first wiring. A metal plating MP2 as a second wiring is formed so as not to overlap the second element chip 200, which is connected to the metal plating MP1 as the first wiring of another part.
  • a second protective film is deposited (see FIG. 15B). Specifically, a protective film 600 made of, for example, a photosensitive resin material is formed as the second protective film.
  • a third contact hole CH3 is formed (see FIG. 15C). Specifically, a portion of the protective film 600 corresponding to the metal plating MP2 as the second wiring is opened by patterning by photolithography to form the third contact hole CH3. As a result, the metal plating MP2 is exposed through the third contact hole CH3.
  • the external connection terminals 700 are formed (see FIG. 15D). Specifically, an external connection terminal 700 (for example, a solder ball) is formed in the third contact hole CH3 by ball mounting so as to be connected to the metal plating MP2.
  • an external connection terminal 700 for example, a solder ball
  • the semiconductor device 50 even if the thickness of the chip base material 200m to be each second element chip 200 is different, the semiconductor device 50 has the same structure as the semiconductor device 10 according to the first embodiment. equipment can be provided. In other words, the semiconductor device 50 has a high degree of freedom in selecting the chip base material 200m used to generate the second element chip 200 .
  • FIG. 16 is a cross-sectional view of a semiconductor device 60 according to Example 6 of one embodiment of the present technology.
  • each pixel in the pixel region of the pixel chip as the first element chip 100 has a color filter 910 and a microlens 920 (on-chip lens). It has substantially the same configuration as the semiconductor device 10 according to the first embodiment except for the points.
  • An antireflection film may be provided in the pixel region.
  • the first semiconductor device 100a is thinned to about 3 to 30 ⁇ m.
  • the semiconductor device 60 further includes a transparent substrate 940 bonded to the surface of the pixel chip 100 on the side of the plurality of microlenses 920 via an adhesive layer 930 .
  • the adhesive layer 930 is not limited to the entire surface, and may be provided, for example, only in the peripheral area of the pixel area.
  • a first element chip 100 and a plurality of second element chips 200 are prepared (see FIGS. 4A and 4B).
  • the first element chip 100 is produced by forming elements on a first semiconductor substrate 100a by photolithography and forming a first wiring layer 100b on the first semiconductor substrate 100a.
  • a plurality of second element chips 200 are formed by photolithography to form elements for each chip on a wafer that will be the second semiconductor substrate 200a, and after forming a wiring film that will be the second wiring layer 200b on the wafer, by dicing. It is generated by separating each chip.
  • the first element chip 100 and the plurality of second element chips 200 are bonded (see FIG. 4C). Specifically, the first wiring layer 100b of the first element chip 100 and the second wiring layer 200b of the second element chip 200 are directly bonded by, for example, metal bonding so as to face each other.
  • an insulating film 300 is formed (see FIG. 4D).
  • the insulating film 300 is formed by PE-CVD (Plasma-Enhanced Chemical Vapor Deposition) or ALD (Atomic Layer Deposition).
  • a first contact hole CH1 is formed (see FIG. 5A). Specifically, by photolithography and plasma etching, the insulating film 300 and the insulating film 100b1 of the first wiring layer 100b are opened to form the first contact hole CH1. As a result, the wiring 100b2 of the first wiring layer 100b is exposed through the first contact hole CH1.
  • wiring 400 is formed. Specifically, the wiring 400 is formed by a so-called semi-additive method. First, after forming a Ti film as a barrier metal film by the PE-PVD method, a Cu film is formed as a seed metal film on the Ti film to form a metal film MF (see FIG. 5B). Next, by photolithography, a resist pattern R is formed to cover areas where the wiring 400 is not formed (see FIG. 5C). Next, electroplating is performed using the resist pattern R as a mask to form metal plating MP (for example, Cu plating) (see FIG. 6A). Next, the resist is removed (see FIG. 6B), and the metal film MF covering the portion where the wiring 400 is not formed is removed by wet etching (see FIG. 6C). As a result, wiring 400 is formed.
  • a semi-additive method First, after forming a Ti film as a barrier metal film by the PE-PVD method, a Cu film is formed as a seed metal film on the Ti film to
  • a buried film 500 is formed and planarized (see FIG. 7A). Specifically, after the buried film 500 is formed by the PE-CVD method, the buried film 500 is flattened by a grinder, a CMP apparatus, or the like.
  • the support substrate SB is bonded with an adhesive G (see FIG. 18A).
  • the thickness of the first element chip 100 is reduced (see 18B). Specifically, the back surface (upper surface) of the first semiconductor substrate 100a of the first element chip 100 is ground and polished by, for example, a grinder, a CMP apparatus, or the like to reduce the thickness of the first element chip 100 to, for example, 10 ⁇ m.
  • an antireflection film, color filters 910 and microlenses 920 are formed (see FIG. 18C).
  • the transparent substrate 940 is bonded via the adhesive layer 930 (see FIG. 19A).
  • the support substrate SB and the adhesive G are removed (see FIG. 19B).
  • a second contact hole CH2 is formed (see FIG. 19C). Specifically, by photolithography and dry etching, the buried film 500 is opened to form the second contact hole CH2. As a result, the wiring 400 (metal plating MP) is exposed through the second contact hole CH2.
  • a protective film 600 is formed (see FIG. 20A). Specifically, for example, a photosensitive resin material is deposited as the protective film 600 .
  • a third contact hole CH3 is formed (see FIG. 20B). Specifically, by photolithography and dry etching, the protective film 600 is opened at portions corresponding to the second contact holes CH2 to form the third contact holes CH3. As a result, part of the wiring 400 (metal plating MP) is exposed through the second and third contact holes CH2 and CH3.
  • the external connection terminals 700 are formed (see FIG. 20C). Specifically, the external connection terminals 700 (for example, solder balls) are formed in the second and third contact holes CH2 and CH3 by ball mounting so as to be connected to the wiring 400 (metal plating MP).
  • the external connection terminals 700 for example, solder balls
  • the semiconductor device 60 bonding between chips and formation of the insulating film 300, the wiring 400, and the embedded film 500 are possible before forming color filters and on-chip lenses, which are subject to process temperature restrictions. A high-quality and highly reliable semiconductor device can be realized. Further, when the first element chip 100 is a pixel chip, the thickness of the first element chip 100 needs to be, for example, 30 ⁇ m or less. Therefore, the layout of the external connection wiring of this technology is very effective.
  • FIG. 21 is a cross-sectional view of a semiconductor device 70 according to Example 7 of one embodiment of the present technology.
  • a semiconductor device 70 according to the seventh embodiment includes a support substrate 560 bonded to the second element chip 200 via an insulating layer including a buried film 500 and a protective film 550, as shown in FIG.
  • the external connection terminals 700 are provided on the side opposite to the insulating layer side of the support substrate 560 .
  • the support substrate 560 has approximately the same size as the first element chip 100, for example.
  • the support substrate 560 is, for example, a semiconductor substrate (eg, silicon substrate).
  • An insulating layer including the embedded film 500 and the protective film 550 is provided on the side surface side of the second element chip 200 and the back surface side of the second element chip 200 .
  • the wiring 400G includes first through electrodes 400a1 (vertical wiring) penetrating the insulating layer on the side surface side of the second element chip 200, second through electrodes 400c1 (vertical wiring) penetrating the supporting substrate 560, and It has a horizontal wire 400b1 arranged and electrically connected to the first and second through electrodes 400a1 and 400c1.
  • the first through electrode 400a1 penetrates the embedded film 500 of the insulating layer in the stacking direction, and one end is connected to the internal wiring 100b2 of the first wiring layer 100b.
  • the horizontal wiring 400b1 extends in the in-plane direction within the protective film 550 of the insulating layer, and one end thereof is connected to the other end of the first through electrode 400a1.
  • the second through electrode 400c1 penetrates the support substrate 560 in the stacking direction, has one end connected to the other end of the horizontal wiring 400b1 within the protective film 550, and has the other end connected to the external connection terminal 700 within the protective film 600. It is connected.
  • An insulating film 570 is provided between the supporting substrate 560 and the second through electrode 400c1 and between the supporting substrate 560 and the protective film 600. As shown in FIG.
  • the insulating film 570 may be made of the same material as the protective film 600, or may be made of a different material (dielectric).
  • the thickness of the first element chip 100 is preferably about 3 to 100 ⁇ m, and the thickness of the second element chip 200 is preferably about 2 to 50 ⁇ m. This is effective when the chip 200 is thin.
  • the thickness of the support substrate 560 is preferably about 30 to 200 ⁇ m.
  • the diameter of via portion 400a1 is preferably about 0.1 to 10 ⁇ m.
  • Each through electrode preferably has a diameter of about 3 to 60 ⁇ m and an aspect ratio of 10 or less.
  • a first element chip 100 and a plurality of second element chips 200 are prepared (see FIGS. 4A and 4B).
  • the first element chip 100 is produced by forming elements on a first semiconductor substrate 100a by photolithography and forming a first wiring layer 100b on the first semiconductor substrate 100a.
  • a plurality of second element chips 200 are formed by photolithography to form elements for each chip on a wafer that will be the second semiconductor substrate 200a, and after forming a wiring film that will be the second wiring layer 200b on the wafer, by dicing. It is generated by separating each chip.
  • the first element chip 100 and the plurality of second element chips 200 are bonded (see FIG. 23A). Specifically, the first wiring layer 100b of the first element chip 100 and the second wiring layer 200b of the second element chip 200 are directly bonded by, for example, metal bonding so as to face each other.
  • a buried film 500 is formed and planarized (see FIG. 23B). Specifically, after the buried film 500 is formed by the PE-CVD method, the buried film 500 is ground and polished by a grinder, a CMP apparatus, or the like to be planarized.
  • the first through holes TH1 are formed (see FIG. 23C). Specifically, by photolithography and plasma etching, the buried film 500 and the insulating film 100b1 of the first wiring layer 100b are opened to form the first through holes TH1. As a result, the internal wiring 100b2 of the first wiring layer 100b is exposed through the first through hole TH1.
  • the first wiring is formed (see FIG. 24A). Specifically, the first wiring composed of the first through electrode 400a1 and the horizontal wiring 400b1 is formed by a so-called semi-additive method. First, after forming a Ti film as a barrier metal film by the PE-PVD method, a Cu film is formed as a seed metal film on the Ti film to form a metal film MF. Next, by photolithography, a resist pattern R is formed to cover areas where the first wiring is not formed. Next, electroplating is performed using the resist pattern R as a mask to form metal plating MP1 (for example, Cu plating).
  • metal plating MP1 for example, Cu plating
  • first wiring made of metal plating MP1 is formed.
  • the first through electrode 400a1 and/or the horizontal wiring 400b1 may be formed by, for example, a damascene method.
  • a protective film 550 as a first insulating film is formed and planarized (see FIG. 24B).
  • the insulating film 300 is formed by a PE-CVD (Plasma-Enhanced Chemical Vapor Deposition) method or an ALD (Atomic Layer Deposition) method, and the insulating film 300 is ground and polished by a grinder, a CMP apparatus, or the like. to flatten it.
  • the protective film 550 as the first insulating film and the support substrate 560 are bonded (see FIG. 24C).
  • the supporting substrate 560 which is a semiconductor substrate having a slight oxide film formed on its surface, and the protective film 550 are directly bonded.
  • the support substrate 560 is bonded together in a wafer state. At this time, the thickness of the first semiconductor substrate 100a of the first element chip 100 can be reduced by grinding and polishing, if necessary.
  • the second through holes TH2 are formed in the support substrate 560 (see FIG. 25A). Specifically, the second through holes TH2 are formed in the support substrate 560 by lithography and plasma etching.
  • a second insulating film 570 is formed (see FIG. 25B). Specifically, the second insulating film 570 is formed by PE-CVD or ALD.
  • a first contact hole is formed. Specifically, by dry etching, the second insulating film 570 and the protective film 550 at the bottom of the second through hole TH2 are opened to form the first contact hole. As a result, the first wiring (metal plating MP1) is exposed through the first contact hole.
  • a second wiring is formed (see FIG. 25C). Specifically, by a so-called semi-additive method, the second through-electrode 400c1 is provided in the first contact hole and the second through-hole TH2, and the peripheral portion of the second through-hole TH2 on the back surface of the support substrate 560 is formed. A metal plating MP2 is formed on the substrate to form a second wiring having a back surface wiring.
  • a protective film 600 is formed (see FIG. 26A). Specifically, for example, a photosensitive resin material is deposited as the protective film 600 .
  • a second contact hole CH2 is formed (see FIG. 26B). Specifically, by photolithography and dry etching, the protective film 600 is opened to form the second contact hole CH2. As a result, a part (rear surface wiring) of the second wiring (metal plating MP2) is exposed through the second contact hole CH2.
  • the external connection terminals 700 are formed (see FIG. 26C). Specifically, an external connection terminal 700 (for example, a solder ball) is formed in the second contact hole CH2 by ball mounting so as to be connected to a portion (rear surface wiring) of the second C wiring (metal plating MP2).
  • an external connection terminal 700 for example, a solder ball
  • the semiconductor device 70 for example, even when both the first and second element chips 100 and 200 are thin, the external connection wiring and the external connection terminals 700 can be highly integrated while ensuring the mechanical strength of the support substrate 560. can be placed in Also, during manufacturing, the support substrate 560 can prevent a decrease in yield and a decrease in process accuracy due to warping or the like.
  • the method for manufacturing the semiconductor device 70 includes a first wiring layer 100b of a first laminate in which a first semiconductor substrate 100a and a first wiring layer 100b are laminated, and a second semiconductor substrate 200a and a second wiring layer 200b in which a first wiring layer 100b is laminated. a step of joining the second wiring layer 200b of the second laminate, which is smaller than the first laminate, face-to-face; Then, the buried film 500 is planarized, and the buried film 500 and the first wiring layer 100b around the second stacked body are etched to connect one end to the internal wiring 100b2 (intralayer wiring) of the first wiring layer 100b.
  • FIG. 27 is a cross-sectional view of a semiconductor device 80 according to Example 8 of one embodiment of the present technology.
  • a support substrate 560 is a semiconductor substrate, and a wiring layer is disposed between an insulating layer including a buried film 500 and a protective film 550 and the support substrate 560. It has the same configuration as the semiconductor device 70 according to the seventh embodiment except that it has 555 .
  • a semiconductor substrate as the support substrate 560 is provided with elements including, for example, an analog circuit, a logic circuit, a memory circuit, an AI circuit, an interface circuit, and the like.
  • the wiring layer 555 has an insulating film and internal wiring provided in the insulating film. The internal wiring is electrically connected to elements provided on the support substrate 560 .
  • the second through electrode 400 c 1 penetrates the support substrate 560 in the stacking direction, has one end connected to the horizontal wiring 400 b 1 , and has the other end connected to the external connection terminal 700 .
  • the second through electrode 400 d 1 penetrates the support substrate 560 in the stacking direction, has one end connected to the internal wiring of the wiring layer 555 , and has the other end connected to the external connection terminal 700 .
  • the entire device can be further integrated.
  • the method of manufacturing the semiconductor device 80 includes a step of forming a wiring layer 555 on the protective film 550 between the step of covering with the protective film 550 and the step of arranging the support substrate 560. 70 manufacturing method.
  • FIG. 28 is a cross-sectional view of a semiconductor device 90 according to Example 9 of one embodiment of the present technology.
  • each pixel in the pixel region of the pixel chip as the first element chip 100 has a color filter 910 and a microlens 920 (on-chip lens). It has substantially the same configuration as the semiconductor device 70 according to the seventh embodiment except for the points.
  • an antireflection film may be provided in the pixel area.
  • the first semiconductor device 100a is thinned to about 3 to 30 ⁇ m.
  • the semiconductor device 60 further includes a transparent substrate 940 bonded to the surface of the pixel chip 100 on the side of the plurality of microlenses 920 via an adhesive layer 930 .
  • the adhesive layer 930 is not limited to the entire surface, and may be provided, for example, only in the peripheral area of the pixel area.
  • a first element chip 100 and a plurality of second element chips 200 are prepared (see FIGS. 4A and 4B).
  • the first element chip 100 is produced by forming elements on a first semiconductor substrate 100a by photolithography and forming a first wiring layer 100b on the first semiconductor substrate 100a.
  • a plurality of second element chips 200 are formed by photolithography to form elements for each chip on a wafer that will be the second semiconductor substrate 200a, and after forming a wiring film that will be the second wiring layer 200b on the wafer, by dicing. It is generated by separating each chip.
  • the first element chip 100 and the plurality of second element chips 200 are bonded (see FIG. 23A). Specifically, the first wiring layer 100b of the first element chip 100 and the second wiring layer 200b of the second element chip 200 are directly bonded by, for example, metal bonding so as to face each other.
  • a buried film 500 is formed and planarized (see FIG. 23B). Specifically, after the buried film 500 is formed by the PE-CVD method, the buried film 500 is ground and polished by a grinder, a CMP apparatus, or the like to be planarized.
  • the first through holes TH1 are formed (see FIG. 23C). Specifically, by photolithography and plasma etching, the buried film 500 and the insulating film 100b1 of the first wiring layer 100b are opened to form the first through holes TH1. As a result, the internal wiring 100b2 of the first wiring layer 100b is exposed through the first through hole TH1.
  • the first wiring is formed (see FIG. 24A). Specifically, the first wiring composed of the first through electrode 400a1 and the horizontal wiring 400b1 is formed by a so-called semi-additive method.
  • a Ti film as a barrier metal film by the PE-PVD method, a Cu film is formed as a seed metal film on the Ti film to form a metal film MF.
  • a resist pattern R is formed to cover areas where the first wiring is not formed.
  • electroplating is performed using the resist pattern R as a mask to form metal plating MP1 (for example, Cu plating).
  • the resist is removed, and wet etching is performed to remove the metal film MF covering the portion where the first wiring is not formed. As a result, a first wiring made of metal plating MP1 is formed.
  • a protective film 550 as a first insulating film is formed and planarized (see FIG. 24B).
  • the insulating film 300 is formed by a PE-CVD (Plasma-Enhanced Chemical Vapor Deposition) method or an ALD (Atomic Layer Deposition) method, and the insulating film 300 is ground and polished by a grinder, a CMP apparatus, or the like. to flatten it.
  • the protective film 550 as the first insulating film and the support substrate 560 are bonded (see FIG. 31A).
  • the supporting substrate 560 which is a semiconductor substrate having a slight oxide film formed on its surface, and the protective film 550 are directly bonded.
  • the support substrate 560 is bonded together in a wafer state.
  • the thickness of the first element chip 100 is reduced (see FIG. 31B). Specifically, the back surface (upper surface) of the first semiconductor substrate 100a of the first element chip 100 is ground and polished by, for example, a grinder, a CMP apparatus, or the like to reduce the thickness of the first element chip 100 to 10 ⁇ m.
  • the transparent substrate 940 is bonded with an adhesive 930 (see FIG. 32A).
  • the support substrate 560 is thinned (see FIG. 32B). Specifically, the support substrate 560 is thinned to a thickness of about 100 ⁇ m by, for example, a grinder, a CMP apparatus, or the like.
  • the second through holes TH2 are formed in the support substrate 560 (see FIG. 33A). Specifically, the second through holes TH2 are formed in the support substrate 560 by lithography and plasma etching.
  • an insulating film 570 is formed as a second insulating film (see FIG. 33B). Specifically, the insulating film 570 is formed by PE-CVD or ALD.
  • a first contact hole is formed. Specifically, by dry etching, the insulating film 570 and the protective film 550 at the bottom of the second through hole TH2 are opened to form the first contact hole. As a result, part of the first wiring (metal plating MP1) is exposed through the first contact hole.
  • a second wiring is formed (see FIG. 34A). Specifically, by a so-called semi-additive method, the second through-electrode 400c1 is provided in the first contact hole and the second through-hole TH2, and the peripheral portion of the second through-hole TH2 on the back surface of the support substrate 560 is formed. A metal plating MP2 is formed as a second wiring having a back wiring.
  • a protective film 600 is formed (see FIG. 34B). Specifically, for example, a photosensitive resin material is deposited as the protective film 600 .
  • a second contact hole CH2 is formed (see FIG. 35A). Specifically, by photolithography and dry etching, the protective film 600 is opened to form the second contact hole CH2. As a result, a part (rear surface wiring) of the second wiring (metal plating MP2) is exposed through the second contact hole CH2.
  • the external connection terminals 700 are formed (see FIG. 35B). Specifically, an external connection terminal 700 (for example, a solder ball) is formed in the second contact hole CH2 by ball mounting so as to be connected to a portion (rear surface wiring) of the second C wiring (metal plating MP2).
  • an external connection terminal 700 for example, a solder ball
  • the semiconductor device 90 bonding between chips and formation of wiring, embedded films and protective films can be performed before forming color filters and on-chip lenses, which are restricted in process temperature, so that higher quality and reliability can be achieved.
  • a semiconductor device with high performance can be realized.
  • the thickness of the first element chip 100 needs to be, for example, 30 ⁇ m or less. Therefore, the layout of the external connection wiring of this technology is very effective.
  • the semiconductor device 90 has the support substrate 560 and the second element chip 200 can be made thin, it is possible to form the small-diameter via 400a1 relatively easily.
  • the support substrate 560 may have a semiconductor substrate and/or a wiring layer.
  • the elements may be provided on the semiconductor substrate.
  • An element that does not require high integration is suitable for this element.
  • FIG. 36 is a cross-sectional view of a semiconductor device 110 according to Example 10 of one embodiment of the present technology.
  • the semiconductor device 110 according to the tenth embodiment, as shown in FIG. 36 includes a support substrate 560 bonded to the second element chip 200 via a buried film 500 as an insulating layer.
  • the external connection terminal 700 is provided on the opposite side of the support substrate 560 from the embedded film 500 side.
  • the wiring 400 ⁇ /b>H has a through-electrode penetrating through the embedded film 500 and the support substrate 560 .
  • the embedded film 500 is planarized and bonded to the support substrate 560 .
  • the support substrate 560 has approximately the same size as the first element chip 100, for example.
  • the embedded film 500 is provided on the side surface side of the second element chip 200 and on the side of the second element chip 200 opposite to the first element chip 100 side.
  • An insulating film 570 is provided between the embedded film 500 and the support substrate 560 and the wiring 400H, and on the surface of the support substrate 560 opposite to the first element chip 100 side.
  • the insulating film 570 is covered with the protective film 600 .
  • the through electrode of the wiring 400H penetrates the embedded film 500 and the support substrate 560 on the side surface side of the second element chip 200 in the stacking direction, one end is connected to the internal wiring 100b2 of the first wiring layer 100b, and the other end is connected to the internal wiring 100b2 of the first wiring layer 100b. It is located near the protective film 600 .
  • the wiring 400 ⁇ /b>H further has a back surface wiring connected to the other end of the through electrode near the protective film 600 . This rear wiring is connected to the external connection terminal 700 within the protective film 600 .
  • an etching stop layer 950 is provided at least in a portion of the first wiring layer 100b that is not joined to the second wiring layer 200b.
  • the etch stop layer 950 is provided along the first and second element chips 100, 200 as an example.
  • the etching stop layer 950 an inorganic film such as SiO 2 , SiON, SiN, SiOC, SiCN, or an organic film made of a resin having a skeleton such as silicone, polyimide, acrylic, or epoxy is used.
  • the etching stop layer 950 is preferably made of a material that provides a dry etching selectivity with respect to the buried film 500.
  • the etching stop layer is preferably made of SiN.
  • a first element chip 100 and a plurality of second element chips 200 are prepared (see FIGS. 4A and 4B).
  • the first element chip 100 is produced by forming elements on a first semiconductor substrate 100a by photolithography and forming a first wiring layer 100b on the first semiconductor substrate 100a.
  • a plurality of second element chips 200 are formed by photolithography to form elements for each chip on a wafer that will be the second semiconductor substrate 200a, and after forming a wiring film that will be the second wiring layer 200b on the wafer, by dicing. It is generated by separating each chip.
  • the first element chip 100 and the plurality of second element chips 200 are bonded (see FIG. 23A). Specifically, the first wiring layer 100b of the first element chip 100 and the second wiring layer 200b of the second element chip 200 are directly bonded by, for example, metal bonding so as to face each other.
  • an etching stop layer 950 (eg, SiN) is formed as a first insulating film (see FIG. 38A).
  • a buried film 500 is formed and planarized (see FIG. 38B). Specifically, after the buried film 500 is formed by the PE-CVD method, the buried film 500 is ground and polished by a grinder, a CMP apparatus, or the like to be planarized.
  • the embedded film 500 and the support substrate 560 are bonded (see FIG. 38C).
  • the support substrate 560 which is a semiconductor substrate having a slight oxide film formed on the surface, and the embedded film 500 are directly bonded.
  • the support substrate 560 is bonded together in a wafer state. At this time, the thickness of the first semiconductor substrate 100a of the first element chip 100 can be reduced by grinding and polishing, if necessary.
  • through holes TH are formed in the support substrate 560 and the embedded film 500 (see FIG. 38D). Specifically, through holes TH are formed in the support substrate 560 by lithography and plasma etching. At this time, etching can be stopped by the etching stop layer 950 .
  • an insulating film 570 is formed as a second insulating film (see FIG. 39A). Specifically, an insulating film 570 is formed on the entire surface by PE-CVD or ALD.
  • a first contact hole CH1 is formed (see FIG. 39B). Specifically, the insulating film 570, the etching stop layer 950, and the insulating film 100b1 of the first wiring layer 100b are opened by plasma etching to form the first contact hole CH1. As a result, the internal wiring 100b2 of the first wiring layer 100b is exposed through the through hole TH and the first contact hole CH1.
  • wiring 400H is formed (see FIG. 39C). Specifically, the wiring 400H composed of the through electrode and the back wiring is formed by a so-called semi-additive method.
  • a Cu film is formed as a seed metal film on the Ti film to form a metal film MF.
  • a resist pattern R is formed by photolithography to cover portions where the wiring 400H is not formed.
  • electroplating is performed using the resist pattern R as a mask to form metal plating MP (for example, Cu plating).
  • the resist is removed, and the metal film MF covering the portion where the wiring 400H is not formed is removed by wet etching. As a result, wiring 400H made of metal plating MP is formed.
  • a protective film 600 is formed (see FIG. 40A). Specifically, for example, a photosensitive resin material is deposited as the protective film 600 .
  • a second contact hole CH2 is formed (see FIG. 40B). Specifically, by photolithography and dry etching, the protective film 600 is opened to form the second contact hole CH2. As a result, a part (rear surface wiring) of the wiring 400H (metal plating MP) is exposed through the second contact hole CH2.
  • the external connection terminals 700 are formed (see FIG. 40C). Specifically, an external connection terminal 700 (for example, a solder ball) is formed in the second contact hole CH2 by ball mounting so as to be connected to a part (rear surface wiring) of the wiring 400H (metal plating MP).
  • an external connection terminal 700 for example, a solder ball
  • the semiconductor device 110 it is possible to provide the semiconductor device 110 that can be highly integrated with a relatively simple configuration.
  • the method for manufacturing the semiconductor device 110 includes a first wiring layer 100b of a first laminate in which a first semiconductor substrate 100a and a first wiring layer 100b are laminated, and a second semiconductor substrate 200a and a second wiring layer 200b in which a first wiring layer 100b is laminated. a step of joining the second wiring layer 200b of the second laminate, which is smaller than the first laminate, face-to-face; and forming an etching stop layer 950 from the opposite side of the second laminate to the first laminate.
  • FIG. 41 is a cross-sectional view of a semiconductor device 111 according to Example 11 of an embodiment of the present technology.
  • each pixel in the pixel region of the pixel chip as the first element chip 100 has a color filter 910 and a microlens 920 (on-chip lens). It has substantially the same configuration as the semiconductor device 10 according to the tenth embodiment, except for one point.
  • An antireflection film may be provided in the pixel area.
  • the first semiconductor device 100a is thinned to about 3 to 30 ⁇ m.
  • the semiconductor device 111 further includes a transparent substrate 940 bonded to the surface of the pixel chip 100 on the side of the plurality of microlenses 920 via an adhesive layer 930 .
  • the adhesive layer 930 is not limited to the entire surface, and may be provided, for example, only in the peripheral area of the pixel area.
  • a first element chip 100 and a plurality of second element chips 200 are prepared (see FIGS. 4A and 4B).
  • the first element chip 100 is produced by forming elements on a first semiconductor substrate 100a by photolithography and forming a first wiring layer 100b on the first semiconductor substrate 100a.
  • a plurality of second element chips 200 are formed by photolithography to form elements for each chip on a wafer that will be the second semiconductor substrate 200a, and after forming a wiring film that will be the second wiring layer 200b on the wafer, by dicing. It is generated by separating each chip.
  • the first element chip 100 and the plurality of second element chips 200 are bonded (see FIG. 23A). Specifically, the first wiring layer 100b of the first element chip 100 and the second wiring layer 200b of the second element chip 200 are directly bonded by, for example, metal bonding so as to face each other.
  • an etching stop layer 950 (eg, SiN) is formed as a first insulating film (see FIG. 38A).
  • a buried film 500 is formed and planarized (see FIG. 38B). Specifically, after the buried film 500 is formed by the PE-CVD method, the buried film 500 is ground and polished by a grinder, a CMP apparatus, or the like to be planarized.
  • the embedded film 500 and the support substrate 560 are bonded (see FIG. 38C).
  • the supporting substrate 560 which is a semiconductor substrate having a slight oxide film formed on its surface, and the protective film 550 are directly bonded.
  • the support substrate 560 is bonded together in a wafer state.
  • the thickness of the first element chip 100 is reduced (see FIG. 44A). Specifically, the back surface (upper surface) of the first semiconductor substrate 100a of the first element chip 100 is ground and polished by, for example, a grinder, a CMP apparatus, or the like to reduce the thickness of the first element chip 100 to 10 ⁇ m.
  • an antireflection film, color filters 910 and microlenses 920 are formed (see FIG. 44B).
  • the transparent substrate 940 is bonded with an adhesive 930 (see FIG. 45A).
  • the support substrate 560 is thinned. Specifically, the support substrate 560 is thinned to a thickness of about 100 ⁇ m by, for example, a grinder, a CMP apparatus, or the like.
  • through holes TH are formed in the support substrate 560 and the embedded film 500 (see FIG. 45B). Specifically, through holes TH are formed in the support substrate 560 by lithography and plasma etching. At this time, etching can be stopped by the etching stop layer 950 .
  • an insulating film 570 is formed as a second insulating film (see FIG. 46A). Specifically, an insulating film 570 is formed on the entire surface by PE-CVD or ALD.
  • a first contact hole CH1 is formed (see FIG. 46B). Specifically, the insulating film 570, the etching stop layer 950, and the insulating film 100b1 of the first wiring layer 100b are opened by plasma etching to form the first contact hole CH1. As a result, the internal wiring 100b2 of the first wiring layer 100b is exposed through the through hole TH and the first contact hole CH1.
  • wiring 400H is formed (see FIG. 47A). Specifically, the wiring 400H composed of the through electrode and the back wiring is formed by a so-called semi-additive method.
  • a Cu film is formed as a seed metal film on the Ti film to form a metal film MF.
  • a resist pattern R is formed by photolithography to cover portions where the wiring 400H is not formed.
  • electroplating is performed using the resist pattern R as a mask to form metal plating MP (for example, Cu plating).
  • the resist is removed, and the metal film MF covering the portion where the wiring 400H is not formed is removed by wet etching. As a result, wiring 400H made of metal plating MP is formed.
  • a protective film 600 is formed (see FIG. 47B). Specifically, for example, a photosensitive resin material is deposited as the protective film 600 .
  • a second contact hole CH2 is formed (see FIG. 48A). Specifically, by photolithography and dry etching, the protective film 600 is opened to form the second contact hole CH2. As a result, a part (rear surface wiring) of the wiring 400H (metal plating MP) is exposed through the second contact hole CH2.
  • the external connection terminals 700 are formed (see FIG. 48B). Specifically, an external connection terminal 700 (for example, a solder ball) is formed in the second contact hole CH2 by ball mounting so as to be connected to a part (rear surface wiring) of the wiring 400H (metal plating MP).
  • an external connection terminal 700 for example, a solder ball
  • the semiconductor device 111 bonding between chips and formation of insulating films, wirings, and buried films can be performed before forming color filters and on-chip lenses, which are subject to process temperature restrictions. A semiconductor device with high performance can be realized.
  • the first element chip 100 is a pixel chip, the thickness of the first element chip 100 must be 30 ⁇ m or less. Therefore, the layout of the external connection wiring of this technology is very effective.
  • the configurations of the semiconductor devices of the above embodiments may be combined with each other within a technically consistent range.
  • a wiring including a wiring part arranged along at least one chip including a second element chip and a through-electrode penetrating a supporting substrate arranged on the opposite side of the chip to the first element chip. may be provided.
  • At least one chip including the second element chip may be a single second element chip.
  • At least one first element chip may be a plurality of first element chips.
  • the semiconductor devices according to Examples 6, 9, and 11 need not have at least one of the antireflection film, the color filter, and the microlens (on-chip lens).
  • the color filters may not be provided.
  • at least one of the color filter and the microlens may not be provided.
  • the semiconductor device according to the present technology constitutes a solid-state imaging device
  • the semiconductor device according to the present technology constitutes a part (for example, a processing unit) of the solid-state imaging device.
  • any one of a memory chip, a logic chip, an analog chip, an interface chip, and an AI chip may be used as the first element chip and the second element chip.
  • FIG. 49 is a diagram illustrating a usage example in which a semiconductor device according to the present technology (for example, a semiconductor device according to each embodiment) constitutes a solid-state imaging device (image sensor).
  • each of the above-described embodiments can be used in various cases of sensing light such as visible light, infrared light, ultraviolet light, and X-rays, for example, as follows. That is, as shown in FIG. 49, for example, the field of appreciation for photographing images to be used for viewing, the field of transportation, the field of home appliances, the field of medicine/healthcare, the field of security, the field of beauty, the field of sports, etc. field, agricultural field, etc.
  • the semiconductor device according to the present technology is used in devices for capturing images for viewing, such as digital cameras, smartphones, and mobile phones with camera functions. can be used.
  • in-vehicle sensors that capture images of the front, back, surroundings, and interior of a vehicle, and monitor running vehicles and roads for safe driving such as automatic stopping and recognition of the driver's condition.
  • a semiconductor device can be used for devices used for transportation, such as a monitoring camera that monitors traffic, a ranging sensor that measures distance between vehicles, and the like.
  • a device used for home appliances such as a television receiver, a refrigerator, and an air conditioner.
  • a semiconductor device can be used.
  • the semiconductor device according to the present technology is used in medical and healthcare equipment such as endoscopes and angiographic imaging equipment that receives infrared light. can be used.
  • the semiconductor device according to the present technology can be used in devices used for security, such as surveillance cameras for crime prevention and cameras for person authentication.
  • the semiconductor device according to the present technology can be used in devices used for beauty, such as a skin measuring device that photographs the skin and a microscope that photographs the scalp.
  • the semiconductor device according to the present technology can be used in devices used for sports, such as action cameras and wearable cameras for sports.
  • the semiconductor device according to the present technology can be used in equipment used for agriculture, such as cameras for monitoring the condition of fields and crops.
  • the semiconductor device according to each embodiment described above can be used as the solid-state imaging device 501 of any type having an imaging function, such as a camera system such as a digital still camera or a video camera, or a mobile phone having an imaging function.
  • FIG. 50 shows a schematic configuration of an electronic device 510 (camera) as an example.
  • This electronic device 510 is, for example, a video camera capable of capturing still images or moving images, and drives a solid-state imaging device 501, an optical system (optical lens) 502, a shutter device 503, and the solid-state imaging device 501 and the shutter device 503. and a signal processing unit 505 .
  • the optical system 502 guides image light (incident light) from a subject to the pixel area of the solid-state imaging device 501 .
  • This optical system 502 may be composed of a plurality of optical lenses.
  • a shutter device 503 controls a light irradiation period and a light shielding period for the solid-state imaging device 501 .
  • the drive unit 504 controls the transfer operation of the solid-state imaging device 501 and the shutter operation of the shutter device 503 .
  • a signal processing unit 505 performs various kinds of signal processing on the signal output from the solid-state imaging device 501 .
  • the video signal Dout after signal processing is stored in a storage medium such as a memory, or output to a monitor or the like.
  • a semiconductor device according to the present technology can also be applied to other electronic devices that detect light, such as a TOF (Time Of Flight) sensor.
  • a TOF sensor When applied to a TOF sensor, for example, it can be applied to a range image sensor based on the direct TOF measurement method and a range image sensor based on the indirect TOF measurement method.
  • a range image sensor based on the direct TOF measurement method the arrival timing of photons in each pixel is obtained directly in the time domain. Therefore, an optical pulse with a short pulse width is transmitted, and an electrical pulse is generated by a receiver that responds at high speed.
  • the present disclosure can be applied to the receiver in that case.
  • the time of flight of light is measured using a semiconductor element structure in which the amount of detection and accumulation of carriers generated by light changes depending on the arrival timing of light.
  • the present disclosure can also be applied as such a semiconductor structure.
  • it is optional to provide a color filter array and a microlens array as shown in FIG.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 51 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • vehicle control system 12000 includes drive system control unit 12010 , body system control unit 12020 , vehicle exterior information detection unit 12030 , vehicle interior information detection unit 12040 , and integrated control unit 12050 .
  • integrated control unit 12050 As the functional configuration of the integrated control unit 12050, a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 52 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • Forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 52 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the solid-state imaging device 111 of the present disclosure can be applied to the imaging unit 12031 .
  • Example of application to an endoscopic surgery system> This technology can be applied to various products.
  • the technique (the present technique) according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 53 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (this technology) can be applied.
  • FIG. 53 shows how an operator (physician) 11131 is performing surgery on a patient 11132 on a patient bed 11133 using an endoscopic surgery system 11000 .
  • an endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 for supporting the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • An endoscope 11100 is composed of a lens barrel 11101 whose distal end is inserted into the body cavity of a patient 11132 and a camera head 11102 connected to the proximal end of the lens barrel 11101 .
  • an endoscope 11100 configured as a so-called rigid scope having a rigid lens barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible scope having a flexible lens barrel. good.
  • the tip of the lens barrel 11101 is provided with an opening into which the objective lens is fitted.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the lens barrel 11101 by a light guide extending inside the lens barrel 11101, where it reaches the objective. Through the lens, the light is irradiated toward the observation object inside the body cavity of the patient 11132 .
  • the endoscope 11100 may be a straight scope, a perspective scope, or a side scope.
  • An optical system and an imaging element are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the imaging element by the optical system.
  • the imaging device photoelectrically converts the observation light to generate an electrical signal corresponding to the observation light, that is, an image signal corresponding to the observation image.
  • the image signal is transmitted to a camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • CCU Camera Control Unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and controls the operations of the endoscope 11100 and the display device 11202 in an integrated manner. Further, the CCU 11201 receives an image signal from the camera head 11102 and performs various image processing such as development processing (demosaicing) for displaying an image based on the image signal.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under the control of the CCU 11201 .
  • the light source device 11203 is composed of a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light for photographing a surgical site or the like.
  • a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light for photographing a surgical site or the like.
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204 .
  • the user inputs an instruction or the like to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100 .
  • the treatment instrument control device 11205 controls driving of the energy treatment instrument 11112 for tissue cauterization, incision, blood vessel sealing, or the like.
  • the pneumoperitoneum device 11206 inflates the body cavity of the patient 11132 for the purpose of securing the visual field of the endoscope 11100 and securing the operator's working space, and injects gas into the body cavity through the pneumoperitoneum tube 11111. send in.
  • the recorder 11207 is a device capable of recording various types of information regarding surgery.
  • the printer 11208 is a device capable of printing various types of information regarding surgery in various formats such as text, images, and graphs.
  • the light source device 11203 that supplies the endoscope 11100 with irradiation light for photographing the surgical site can be composed of, for example, a white light source composed of an LED, a laser light source, or a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. It can be carried out.
  • the observation target is irradiated with laser light from each of the RGB laser light sources in a time-division manner, and by controlling the drive of the imaging element of the camera head 11102 in synchronization with the irradiation timing, each of RGB can be handled. It is also possible to pick up images by time division. According to this method, a color image can be obtained without providing a color filter in the imaging element.
  • the driving of the light source device 11203 may be controlled so as to change the intensity of the output light every predetermined time.
  • the drive of the imaging device of the camera head 11102 in synchronism with the timing of the change in the intensity of the light to obtain an image in a time-division manner and synthesizing the images, a high dynamic A range of images can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, the wavelength dependence of light absorption in body tissues is used to irradiate a narrower band of light than the irradiation light (i.e., white light) used during normal observation, thereby observing the mucosal surface layer.
  • narrow band imaging in which a predetermined tissue such as a blood vessel is imaged with high contrast, is performed.
  • fluorescence observation may be performed in which an image is obtained from fluorescence generated by irradiation with excitation light.
  • the body tissue is irradiated with excitation light and the fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is A fluorescence image can be obtained by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 can be configured to be able to supply narrowband light and/or excitation light corresponding to such special light observation.
  • FIG. 54 is a block diagram showing an example of functional configurations of the camera head 11102 and CCU 11201 shown in FIG.
  • the camera head 11102 has a lens unit 11401, an imaging section 11402, a drive section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 has a communication section 11411 , an image processing section 11412 and a control section 11413 .
  • the camera head 11102 and the CCU 11201 are communicably connected to each other via a transmission cable 11400 .
  • a lens unit 11401 is an optical system provided at a connection with the lens barrel 11101 . Observation light captured from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401 .
  • a lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 is composed of an imaging element.
  • the imaging device constituting the imaging unit 11402 may be one (so-called single-plate type) or plural (so-called multi-plate type).
  • image signals corresponding to RGB may be generated by each image pickup element, and a color image may be obtained by synthesizing the image signals.
  • the imaging unit 11402 may be configured to have a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (Dimensional) display.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the living tissue in the surgical site.
  • a plurality of systems of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102 .
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is configured by an actuator, and moves the zoom lens and focus lens of the lens unit 11401 by a predetermined distance along the optical axis under control from the camera head control unit 11405 . Thereby, the magnification and focus of the image captured by the imaging unit 11402 can be appropriately adjusted.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400 .
  • the communication unit 11404 receives a control signal for controlling driving of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405 .
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and/or information to specify the magnification and focus of the captured image. Contains information about conditions.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls driving of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102 .
  • the communication unit 11411 receives image signals transmitted from the camera head 11102 via the transmission cable 11400 .
  • the communication unit 11411 transmits a control signal for controlling driving of the camera head 11102 to the camera head 11102 .
  • Image signals and control signals can be transmitted by electric communication, optical communication, or the like.
  • the image processing unit 11412 performs various types of image processing on the image signal, which is RAW data transmitted from the camera head 11102 .
  • the control unit 11413 performs various controls related to imaging of the surgical site and the like by the endoscope 11100 and display of the captured image obtained by imaging the surgical site and the like. For example, the control unit 11413 generates control signals for controlling driving of the camera head 11102 .
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site and the like based on the image signal that has undergone image processing by the image processing unit 11412 .
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape, color, and the like of the edges of objects included in the captured image, thereby detecting surgical instruments such as forceps, specific body parts, bleeding, mist during use of the energy treatment instrument 11112, and the like. can recognize.
  • the control unit 11413 may use the recognition result to display various types of surgical assistance information superimposed on the image of the surgical site. By superimposing and presenting the surgery support information to the operator 11131, the burden on the operator 11131 can be reduced and the operator 11131 can proceed with the surgery reliably.
  • a transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable of these.
  • wired communication is performed using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be applied to the endoscope 11100, the camera head 11102 (the imaging unit 11402 thereof), and the like among the configurations described above.
  • the solid-state imaging device 111 of the present disclosure can be applied to the imaging unit 10402 .
  • the technology according to the present disclosure may also be applied to, for example, a microsurgery system.
  • this technique can also take the following structures.
  • the first element chip has a laminated structure in which a first semiconductor substrate and a first wiring layer are laminated
  • the second element chip has a laminated structure in which a second semiconductor substrate and a second wiring layer are laminated; the first wiring layer and the second wiring layer are joined to face each other; an external connection terminal disposed at a position further from the first element chip than a back surface of the chip, which is a surface opposite to the first element chip side, in the stacking direction; a wiring provided at least partially around the chip and electrically connecting the first wiring layer and the external connection terminal;
  • a semiconductor device further comprising: (2) The semiconductor device according to (1), wherein the wiring has at least one vertical wiring extending in the stacking direction.
  • the semiconductor device according to (2) wherein the wiring has at least one horizontal wiring extending in an in-plane direction and connected to the vertical wiring.
  • the at least one vertical wiring includes at least one first vertical wiring extending from the horizontal wiring toward the first semiconductor substrate and extending from the horizontal wiring toward the side opposite to the first semiconductor substrate.
  • the semiconductor device according to (3) further comprising: at least one second vertical wire present.
  • the wiring has one end electrically connected to the first wiring layer, and the other end connected to the external connection terminal at a position farther from the first element chip than the back surface in the stacking direction.
  • the semiconductor device according to any one of (1) to (5), which is connected.
  • the semiconductor device according to any one of (1) to (6), further comprising an embedded film provided on at least one of the side surface side and the back surface side of the chip.
  • the semiconductor device wherein the embedded film is planarized.
  • the embedded film is provided on a surface of the chip opposite to the first element chip so as to cover a part of the external connection terminal. semiconductor equipment.
  • the semiconductor device according to (5) wherein the insulating film is provided only on the side surface side and further includes a protective film provided on a surface of the chip opposite to the first element chip side.
  • the semiconductor device according to (16) further comprising another protective film that covers part of the protective film and the external connection terminal and exposes the other part of the external connection terminal.
  • the first element chip is a pixel chip having a pixel region provided on the first semiconductor substrate.
  • the first element chip has a transparent substrate bonded to the first semiconductor substrate via an adhesive layer.
  • the insulating layer is provided on a side surface side of the chip and on a side opposite to the first element chip side of the chip, and the wiring is a first through hole penetrating the insulating layer on the side surface side of the chip.
  • (20) or (21), comprising an electrode, a second through-electrode penetrating through the supporting substrate, and a lateral wiring arranged in the insulating layer and electrically connected to the first and second through-electrodes; ).
  • the support substrate is a semiconductor substrate.
  • the semiconductor substrate is provided with an element.
  • the insulating layer is provided on a side surface side of the chip and on a side opposite to the first element chip side of the chip, and the through electrode extends between the insulating layer on the side surface side of the chip and the support substrate.
  • a method of manufacturing a semiconductor device comprising: (31) forming a buried film from a side of the second laminate opposite to the first laminate; The method of manufacturing a semiconductor device according to (30), further comprising the step of polishing and planarizing at least the buried film.
  • the at least one second laminate is a plurality of second laminates having different thicknesses;
  • the first stacked body becomes a pixel chip, and after the step of bonding the support substrate, an antireflection film, a color filter, and an on-chip layer are formed on the side of the first semiconductor substrate opposite to the first wiring layer side of the first semiconductor substrate.
  • the method of manufacturing a semiconductor device further comprising the step of forming at least one lens.
  • a step of joining the second wiring layer of the small second laminate face-to-face Compared to the first laminate, in which the first wiring layer of the first laminate in which the first semiconductor substrate and the first wiring layer are laminated, and the second semiconductor substrate and the second wiring layer are laminated, a step of joining the second wiring layer of the small second laminate face-to-face; forming a buried film from the opposite side of the second laminate to the first laminate; planarizing the buried film; etching the embedded film and the first wiring layer around the second laminate to form a via one end of which is connected to an in-layer wiring of the first wiring layer; forming a horizontal wiring electrically connected to the other end of the via on the surface of the buried film opposite to the second stacked body side; a step of covering the horizontal wiring with a protective film; disposing a support substrate on the opposite side of the protective film to the first laminate; a step of forming a through-electrode
  • the first stacked body becomes a pixel chip, and after the step of bonding the support substrate, an antireflection film, a color filter, and an on-chip layer are formed on the side of the first semiconductor substrate opposite to the first wiring layer side of the first semiconductor substrate.
  • a method of manufacturing a semiconductor device comprising: (39) The first stacked body becomes a pixel chip, and after the step of bonding the supporting substrate, an antireflection film, a color filter and an on-chip are formed on the side opposite to the first wiring layer side of the first semiconductor substrate.

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Abstract

第２素子チップ内の素子の集積度を向上することができる半導体装置を提供する。　本技術に係る半導体装置は、少なくとも１つの第１素子チップと、前記第１素子チップと積層され、前記第１素子チップよりも小さい少なくとも１つのチップと、を備え、前記少なくとも１つのチップは、少なくとも１つの第２素子チップを含み、前記第１素子チップは、第１半導体基板と第１配線層とが積層された積層構造を有し、前記第２素子チップは、第２半導体基板と第２配線層とが積層された積層構造を有し、前記第１配線層と前記第２配線層とが向かい合わせに接合され、積層方向に関して、前記チップの前記第１素子チップ側とは反対側の面である裏面よりも前記第１素子チップから離れた位置に配置された外部接続端子と、前記チップの周辺に少なくとも一部が設けられ、前記第１配線層と前記外部接続端子とを電気的に接続する配線と、を更に備える。

Description

半導体装置、機器及び半導体装置の製造方法
　本開示に係る技術（以下「本技術」とも呼ぶ）は、半導体装置、機器及び半導体装置の製造方法に関する。
　従来、第１素子チップと該第１素子チップよりも小さい第２素子チップとが積層された半導体装置が知られている（例えば特許文献１参照）。この半導体装置では、第１及び第２素子チップを貫通する貫通電極により、第１及び第２素子チップの各々と、第２素子チップの第１素子チップ側とは反対側に配置された外部接続端子とが電気的に接続されている。
米国特許第９８０６０５５号明細書
　しかしながら、従来の半導体装置では、第２素子チップを貫通する貫通電極によって第２素子チップ内の素子の集積度が低下していた。
　そこで、本技術は、第２素子チップ内の素子の集積度を向上することができる半導体装置を提供することを主目的とする。
　本技術は、少なくとも１つの第１素子チップと、
　前記第１素子チップと積層され、前記第１素子チップよりも小さい少なくとも１つのチップと、
　を備え、
　前記少なくとも１つのチップは、少なくとも１つの第２素子チップを含み、
　前記第１素子チップは、第１半導体基板と第１配線層とが積層された積層構造を有し、
　前記第２素子チップは、第２半導体基板と第２配線層とが積層された積層構造を有し、
　前記第１配線層と前記第２配線層とが向かい合わせに接合され、
　積層方向に関して、前記チップの前記第１素子チップ側とは反対側の面である裏面よりも前記第１素子チップから離れた位置に配置された外部接続端子と、
　前記チップの周辺に少なくとも一部が設けられ、前記第１配線層と前記外部接続端子とを電気的に接続する配線と、
　を更に備える、半導体装置を提供する。
　前記配線は、積層方向に延びる少なくとも１つの縦配線を有していてもよい。
　前記配線は、面内方向に延び、前記縦配線と接続された少なくとも１つの横配線を有していてもよい。
　前記少なくとも１つの縦配線は、前記横配線から前記第１半導体基板側に延在する少なくとも１つの第１縦配線と、前記横配線から前記第１半導体基板側とは反対側に延在する少なくとも１つの第２縦配線と、を含んでいてもよい。
　前記配線は、少なくとも前記チップの側面に絶縁膜を介して設けられていてもよい。
　前記配線は、一端が前記第１配線層に電気的に接続され、且つ、他端が、積層方向に関して、前記裏面よりも前記第１素子チップから離れた位置で前記外部接続端子に接続されていてもよい。
　前記半導体装置は、前記チップの側面側及び前記裏面側のうち少なくとも前記側面側に設けられた埋め込み膜を更に備えていてもよい。
　前記埋め込み膜は、平坦化されていてもよい。
　前記埋め込み膜は、前記裏面側に前記外部接続端子の一部を覆うように設けられていてもよい。
　前記半導体装置は、前記埋め込み膜及び前記外部接続端子の一部を覆い、該外部接続端子の他部を露出させる絶縁層を更に備えていてもよい。
　前記チップは、前記第１素子チップから遠ざかるほど幅が狭くなる形状を有していてもよい。
　前記チップの縦断面は、前記第１素子チップから遠ざかるほど幅が狭くなる略テーパ形状であってもよい。
　前記チップの角部は、丸みを帯びていてもよい。
　前記少なくとも１つのチップは、少なくとも１つのダミーチップを含んでいてもよい。
　前記外部接続端子は、平面視において、少なくとも一部が前記チップとは重ならなくてもよい。
　前記絶縁膜は、前記側面側にのみ設けられ、前記チップの前記裏面を覆う保護膜を更に備えていてもよい。
　前記半導体装置は、前記保護膜及び前記外部接続端子の一部を覆い、該外部接続端子の他部を露出させる別の保護膜を更に備えていてもよい。
　前記第１素子チップは、前記第１半導体基板に画素領域が設けられた画素チップであってもよい。
　前記第１素子チップは、前記第１半導体基板に接着剤層を介して透明基板が接合されていてもよい。
　前記半導体装置は、前記チップに絶縁層を介して接合された支持基板を更に備え、前記外部接続端子は、前記支持基板の前記絶縁層側とは反対側に設けられ、前記配線は、前記絶縁層及び／又は前記支持基板を貫通する貫通電極を有していてもよい。
　前記支持基板は、前記第１素子チップと略同一の大きさであってもよい。
　前記絶縁層は、前記チップの側面側及び前記裏面側に設けられ、前記配線は、前記チップの側面側の前記絶縁層を貫通する第１貫通電極と、前記支持基板を貫通する第２貫通電極と、前記絶縁層内に配置され、前記第１及び第２貫通電極と電気的に接続する横配線と、を有していてもよい。
　前記支持基板は、半導体基板であってもよい。
　前記半導体基板には、素子が設けられていてもよい。
　前記絶縁層は、前記チップの側面側及び前記裏面側に設けられ、前記貫通電極は、前記チップの側面側の前記絶縁層及び前記支持基板を貫通していてもよい。
　少なくとも、前記第１配線層の前記第２配線層とは接合されていない部分にエッチング停止層が設けられていてもよい。
　前記第１素子チップは、第１半導体基板に画素領域が設けられた画素チップであってもよい。
　前記第１素子チップは、前記第１半導体基板に接着剤層を介して透明基板が接合されていてもよい。
　本技術は、前記半導体装置を備える、機器も提供する。
　本技術は、第１半導体基板及び第１配線層が積層された第１積層体の前記第１配線層と、前記第２半導体基板及び第２配線層が積層された、前記第１積層体よりも小さい少なくとも１つの第２積層体の前記第２配線層とを向かい合わせに接合する工程と、
　前記第２積層体の前記第１積層体側とは反対側から絶縁膜を成膜する工程と、
　前記第２積層体の周辺の前記絶縁膜及び前記第１配線層をエッチングして前記第１配線層の層内配線を露出させる工程と、
　前記第２積層体の少なくとも側面側に前記層内配線に接続される配線を形成する工程と、
　を含む、半導体装置の第１製造方法も提供する。
　前記第１製造方法は、前記第２積層体の前記第１積層体側とは反対側から埋め込み膜を成膜する工程と、少なくとも前記埋め込み膜を研磨して平坦化する工程と、を更に含んでいてもよい。
　前記少なくとも１つの第２積層体は、厚さが異なる複数の第２積層体であり、
　前記平坦化する工程では、前記複数の第２積層体も研磨して平坦化してもよい。
　前記平坦化する工程の後に、前記埋め込み膜に支持基板を接合する工程を更に含んでいてもよい。
　前記第１製造方法において、前記第１積層体は、画素チップとなり、前記支持基板を接合する工程の後に、前記第１半導体基板の前記第１配線層側とは反対側に反射防止膜、カラーフィルタ及びオンチップレンズの少なくとも１つを形成する工程を更に含んでいてもよい。
　本技術は、第１半導体基板及び第１配線層が積層された第１積層体の前記第１配線層と、前記第２半導体基板及び第２配線層が積層された、前記第１積層体よりも小さい第２積層体の前記第２配線層とを向かい合わせに接合する工程と、
　前記第２積層体の前記第１積層体側とは反対側から埋め込み膜を成膜する工程と、
　前記埋め込み膜を平坦化する工程と、
　前記第２積層体の周辺の前記埋め込み膜及び前記第１配線層をエッチングして一端が前記第１配線層の層内配線に接続されるビアを形成する工程と、
　前記埋め込み膜の前記第２積層体側とは反対側の面に前記ビアの他端に電気的に接続される横配線を形成する工程と、
　前記横配線を保護膜で覆う工程と、
　前記保護膜の前記第１積層体側とは反対側に支持基板を配置する工程と、
　前記支持基板に前記横配線と接続される貫通電極を形成する工程と、
　を含む、半導体装置の第２製造方法も提供する。
　前記支持基板は、半導体基板であり、前記第２製造方法は、前記保護膜で覆う工程と前記支持基板を配置する工程との間に、前記保護膜上に配線層を形成する工程を更に含んでいてもよい。
　前記第２製造方法において、前記第１積層体は、画素チップとなり、前記支持基板を接合する工程の後に、前記第１半導体基板の前記第１配線層側とは反対側に反射防止膜、カラーフィルタ及びオンチップレンズの少なくとも１つを形成する工程を更に含んでいてもよい。
　本技術は、第１半導体基板及び第１配線層が積層された第１積層体の前記第１配線層と、前記第２半導体基板及び第２配線層が積層された、前記第１積層体よりも小さい第２積層体の前記第２配線層とを向かい合わせに接合する工程と、
　前記第２積層体の前記第１積層体側とは反対側からエッチング停止層を成膜する工程と、
　前記エッジング停止層の前記第１積層体側とは反対側から埋め込み膜を成膜する工程と、
　前記埋め込み膜を平坦化する工程と、
　前記埋め込み膜に支持基板を接合する工程と、
　前記支持基板、前記第２積層体の周辺の前記埋め込み膜及び前記エッチング停止層を貫通する貫通電極を形成する工程と、
　を含む、半導体装置の第３製造方法も提供する。
　前記第３製造方法において、前記第１積層体は、画素チップとなり、前記支持基板を接合する工程の後に、前記第１半導体基板の前記第１配線層側とは反対側に反射防止膜、カラーフィルタ及びオンチップレンズの少なくとも１つを形成する工程を更に含んでいてもよい。
本技術の一実施形態の実施例１に係る半導体装置の断面図である。 図１のＡ－Ａ線断面図である。 図１の半導体装置の製造方法を説明するためのフローチャートである。 図４Ａ～図４Ｄは、図１の半導体装置の製造方法の工程断面図である。 図５Ａ～図５Ｃは、図１の半導体装置の製造方法の工程断面図である。 図６Ａ～図６Ｃは、図１の半導体装置の製造方法の工程断面図である。 図７Ａ～図７Ｃは、図１の半導体装置の製造方法の工程断面図である。 図８Ａ及び図８Ｂは、図１の半導体装置の製造方法の工程断面図である。 本技術の一実施形態の実施例２に係る半導体装置の断面図である。 本技術の一実施形態の実施例３に係る半導体装置の断面図である。 本技術の一実施形態の実施例４に係る半導体装置の断面図である。 本技術の一実施形態の実施例５に係る半導体装置の断面図である。 図１２の半導体装置の製造方法を説明するためのフローチャートである。 図１４Ａ～図１４Ｄは、図１２の半導体装置の製造方法の工程断面図である。 図１５Ａ～図１５Ｄは、図１２の半導体装置の製造方法の工程断面図である。 本技術の一実施形態の実施例６に係る半導体装置の断面図である。 図１６の半導体装置の製造方法を説明するためのフローチャートである。 図１８Ａ～図１８Ｃは、図１６の半導体装置の製造方法の工程断面図である。 図１９Ａ～図１９Ｃは、図１６の半導体装置の製造方法の工程断面図である。 図２０Ａ～図２０Ｃは、図１６の半導体装置の製造方法の工程断面図である。 本技術の一実施形態の実施例７に係る半導体装置の断面図である。 図２１の半導体装置の製造方法を説明するためのフローチャートである。 図２３Ａ～図２３Ｃは、図２１の半導体装置の製造方法の工程断面図である。 図２４Ａ～図２４Ｃは、図２１の半導体装置の製造方法の工程断面図である。 図２５Ａ～図２５Ｃは、図２１の半導体装置の製造方法の工程断面図である。 図２６Ａ～図２６Ｃは、図２１の半導体装置の製造方法の工程断面図である。 本技術の一実施形態の実施例８に係る半導体装置の断面図である。 本技術の一実施形態の実施例９に係る半導体装置の断面図である。 図２８の半導体装置の製造方法を説明するためのフローチャートの前半である。 図２８の半導体装置の製造方法を説明するためのフローチャートの後半である。 図３１Ａ～図３１Ｃは、図２８の半導体装置の製造方法の工程断面図である。 図３２Ａ及び図３２Ｂは、図２８の半導体装置の製造方法の工程断面図である。 図３３Ａ及び図３３Ｂは、図２８の半導体装置の製造方法の工程断面図である。 図３４Ａ及び図３４Ｂは、図２８の半導体装置の製造方法の工程断面図である。 図３５Ａ及び図３５Ｂは、図２８の半導体装置の製造方法の工程断面図である。 本技術の一実施形態の実施例１０に係る半導体装置の断面図である。 図３６の半導体装置の製造方法を説明するためのフローチャートである。 図３８Ａ～図３８Ｄは、図３６の半導体装置の製造方法の工程断面図である。 図３９Ａ～図３９Ｃは、図３６の半導体装置の製造方法の工程断面図である。 図４０Ａ～図４０Ｃは、図３６の半導体装置の製造方法の工程断面図である。 本技術の一実施形態の実施例１１に係る半導体装置の断面図である。 図４１の半導体装置の製造方法を説明するためのフローチャートの前半である。 図４１の半導体装置の製造方法を説明するためのフローチャートの後半である。 図４４Ａ及び図４４Ｂは、図４１の半導体装置の製造方法の工程断面図である。 図４５Ａ及び図４５Ｂは、図４１の半導体装置の製造方法の工程断面図である。 図４６Ａ及び図４６Ｂは、図４１の半導体装置の製造方法の工程断面図である。 図４７Ａ及び図４７Ｂは、図４１の半導体装置の製造方法の工程断面図である。 図４８Ａ及び図４８Ｂは、図４１の半導体装置の製造方法の工程断面図である。 本技術を適用した固体撮像装置の使用例を示す図である。 本技術を適用した固体撮像装置を備える電子機器の一例の機能ブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下に添付図面を参照しながら、本技術の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。以下に説明する実施形態は、本技術の代表的な実施形態を示したものであり、これにより本技術の範囲が狭く解釈されることはない。本明細書において、本技術に係る半導体装置、機器及び半導体装置の製造方法の各々が複数の効果を奏することが記載される場合でも、本技術に係る半導体装置、機器及び半導体装置の製造方法の各々は、少なくとも１つの効果を奏すればよい。本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
　また、以下の順序で説明を行う。
０．導入
１．本技術の一実施形態の実施例１に係る半導体装置
２．本技術の一実施形態の実施例２に係る半導体装置
３．本技術の一実施形態の実施例３に係る半導体装置
４．本技術の一実施形態の実施例４に係る半導体装置
５．本技術の一実施形態の実施例５に係る半導体装置
６．本技術の一実施形態の実施例６に係る半導体装置
７．本技術の一実施形態の実施例７に係る半導体装置
８．本技術の一実施形態の実施例８に係る半導体装置
９．本技術の一実施形態の実施例９に係る半導体装置
１０．本技術の一実施形態の実施例１０に係る半導体装置
１１．本技術の一実施形態の実施例１１に係る半導体装置
１２．本技術の変形例
１３．本技術を適用した固体撮像装置の使用例
１４．本技術を適用した固体撮像装置の他の使用例
１５．移動体への応用例
１６．内視鏡手術システムへの応用例
＜０．導入＞
　従来、半導体装置の高性能化は、製造プロセスの微細化により、トランジスタや配線を高集積化することで実現されてきた。しかし、微細化が進むにつれ、寄生素子などの副作用による性能向上ペースの鈍化や、開発・製造コストの増加が問題となっている。
　そこで、近年、機能の異なるチップを、それぞれに最適なプロセスで製造し、３次元に積層することで、半導体装置の集積化、高性能化を図る開発が進められている。例えば特許文献１では、異なる面積のチップを、ＲＤＬ（Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ　Ｌａｙｅｒ）配線が向かい合うように積層し、小さなチップ又は大きなチップを貫通するビア（貫通電極）を用いて、外部との電気的な接続を行う方法が提案されている。
　しかしながら、特許文献１の、小さなチップ側から外部接続配線を取り出す方法では、該小さなチップを貫通するビア（貫通電極）よって該小さなチップ内の素子（例えばトランジスタ）の集積度が低下してしまう。また、機械的な強度を確保するために該小さなチップを厚くする必要がある場合には製造難易度の観点から外部接続配線の径が大きくなり、集積度とトレードオフになる問題がある。
　そこで、発明者は、このような問題に鑑みて、異なる大きさのチップが積層された半導体装置において、チップと外部とを接続する配線（外部接続配線）のレイアウトに工夫を凝らし、本技術に係る半導体装置を開発した。
　以下、本技術の一実施形態を幾つかの実施例を挙げて詳細に説明する。
＜１．本技術の一実施形態の実施例１に係る半導体装置＞
≪半導体装置の構成≫
　図１は、本技術の一実施形態の実施例１に係る半導体装置１０の断面図である。図２は、図１のＡ－Ａ線断面図である。以下では、図１等の断面図における上側を「上」、下側を「下」として説明する。
　半導体装置１０は、図１に示すように、少なくとも１つ（例えば１つ）の第１素子チップ１００と、該第１素子チップ１００と積層され、該第１素子チップよりも小さい少なくとも１つのチップとを備えている。該少なくとも１つのチップは、少なくとも１つ（例えば複数）の第２素子チップ２００を含む。ここで、「素子チップ」は、素子が設けられたチップを意味する。以下、第１素子チップ１００とチップとが積層されている方向（上下方向）を「積層方向」とも呼ぶ。
　第１素子チップ１００としては、一例として、画素チップ、ロジックチップ、メモリチップ、ＡＩチップ、インターフェースチップ等が挙げられる。第１素子チップ１００の厚さは、例えば３～３００μｍである。ここでは、一例として、第１素子チップ１００が画素チップである。なお、インターフェースチップは、信号の入出力を行う素子チップである。ＡＩチップは、ＡＩ（人工知能）による学習機能を有する素子チップである。
　第１素子チップ１００の一例としての画素チップは、一例として、２次元配置（例えば行列状に配置）された複数の画素を含む。各画素は、光電変換素子を有する。当該光電変換素子は、例えばＰＤ（フォトダイオード）である。より詳細には、当該光電変換素子は、例えばＰＮフォトダイオード、ＰＩＮフォトダイオード、ＳＰＡＤ（Ｓｉｎｇｌｅ　Ｐｈｏｔｏｎ　Ａｖａｌａｎｃｈｅ　Ｐｈｏｔｏｄｉｏｄｅ）、ＡＰＤ（ａｖａｌａｎｃｈｅ ｐｈｏｔｏ　Ｄｉｏｄｅ）等である。
　各画素は、一例として、第１半導体基板１００ａの裏面（第１配線層１００ｂ側とは反対側の面）側から光が照射される裏面照射型の画素である。以下、第１半導体基板１００ａにおける複数の画素が配置された領域を「画素領域」とも呼ぶ。
　第１半導体基板１００ａには、一例として、上記複数の画素と、各画素を制御する制御回路（アナログ回路）と、Ａ／Ｄ変換回路（アナログ回路と）が形成されている。
　制御回路は、例えばトランジスタ等の回路素子を有する。詳述すると、制御回路は、一例として、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を含んで構成される。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素は、１つの単位画素として構成することができる。また、画素は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードが、転送トランジスタを構成するフローティングディフュージョン、及び転送トランジスタ以外の他のトランジスタを共有する構造である。
　Ａ／Ｄ変換回路は、画素チップの各画素で生成されたアナログ信号をデジタル信号に変換する。
　各第２素子チップ２００としては、一例として、ロジックチップ、メモリチップ、アナログチップ、ＡＩチップ、インターフェースチップ等が挙げられる。複数の第２素子チップ２００は、同一の機能を有するチップを含んでいてもよいし、異なる機能を有するチップを含んでいてもよい。ここでは、一例として、一の第２素子チップ２００がロジック回路を有するロジックチップであり、他の第２素子チップ２００がメモリ回路を有するメモリチップである。
　ロジック回路は、Ａ／Ｄ変換回路で生成されたデジタル信号を処理する。メモリ回路は、Ａ／Ｄ変換回路で生成されたデジタル信号及び／又はロジック回路で処理されたデジタル信号を一時的に記憶、保持する。
　各第２素子チップ２００の厚さは、例えば２～１００μｍである。複数の第２素子チップ２００の大きさ及び／又は厚さは、同じであってもよいし、異なっていてもよい。
　第１素子チップ１００は、第１半導体基板１００ａと第１配線層１００ｂとが積層された積層構造を有する。第２素子チップ２００は、第２半導体基板２００ａと第２配線層２００ｂとが積層された積層構造を有する。第１配線層１００ｂと第２配線層２００ｂとが向かい合わせに接合されている。
　第１半導体基板１００ａは、例えばＳｉ基板、Ｇｅ基板、ＧａＡｓ基板、ＩｎＧａＡｓ基板等である。
　第１配線層１００ｂは、例えば半導体製造プロセスの前工程で製造されたものであってもよいし、再配線（ＲＤＬ）であってもよい。第１配線層１００ｂは、絶縁層１００ｂ１と、該絶縁層１００ｂ１内に設けられた内部配線１００ｂ２（層内配線）とを含む。第１配線層１００ｂは、内部配線１００ｂ２が絶縁層１００ｂ１内に単層に設けられる単層配線層であってもよいし、内部配線１００ｂ２が絶縁膜１００ｂ１内に多層に設けられる多層配線層であってもよい。絶縁層１００ｂ１は、例えばシリコン酸化膜、シリコン窒化膜等からなる。内部配線１００ｂ２は、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）等からなる。
　第２半導体基板２００ａは、例えばＳｉ基板、Ｇｅ基板、ＧａＡｓ基板、ＩｎＧａＡｓ基板等である。
　第２配線層２００ｂは、例えば半導体製造プロセスの前工程で製造されたものであってもよいし、再配線（ＲＤＬ）であってもよい。第２配線層２００ｂは、絶縁層２００ｂ１と、該絶縁層２００ｂ１内に設けられた内部配線２００ｂ２（層内配線）とを含む。第２配線層２００ｂは、内部配線２００ｂ２が絶縁層２００ｂ１内に単層に設けられる単層配線層であってもよいし、内部配線２００ｂ２が絶縁膜２００ｂ１内に多層に設けられる多層配線層であってもよい。絶縁層２００ｂ１は、例えばシリコン酸化膜、シリコン窒化膜等からなる。内部配線２００ｂ２は、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）等からなる。
　半導体装置１０は、さらに、積層方向に関して、第２素子チップ２００の第１素子チップ１００側とは反対側の面である裏面よりも第１素子チップ１００から離れた位置に配置された外部接続端子７００を備える。外部接続端子７００は、例えば半田バンプ、導電膜のピラー等からなる。
　半導体装置１０は、さらに、第１配線層１００ａと外部接続端子７００とを電気的に接続する外部接続配線としての配線４００を備える。
　配線４００は、図２に示すように、第２素子チップ２００（例えば半導体基板２００ａ）の外周面に沿って間隔をおいて複数設けられている。外部接続端子７００も複数の配線４００に対応して複数設けられている。各外部接続端子７００は、一例として、平面視において、少なくとも一部（例えば全体）が第２素子チップ２００と重なる位置に設けられている。
　図１に戻り、配線４００は、一例として、第２素子チップ２００の周辺に少なくとも一部（例えば全体）が設けられている。配線４００は、一例として、少なくとも第２素子チップ２００の側面に絶縁膜３００を介して設けられている。
　絶縁膜３００は、一例として、第２素子チップ２００の側面及び裏面を覆う。絶縁膜３００は、さらに、第１素子チップ１００の第１配線層１００ｂの、第２素子チップ２００の周辺の部分も覆う。
　絶縁膜３００としては、例えばＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣ、ＳｉＣＮ等からなる無機膜や、例えばシリコーン、ポリイミド、アクリル、エポキシなどを骨格とする樹脂からなる有機膜が用いられる。絶縁膜３００の膜厚は、例えば０．１～１０μｍ程度が好適である。
　配線４００は、一例として、一端が第１配線層１００ｂに電気的に接続され、且つ、他端が、積層方向に関して、絶縁膜３００の、第２素子チップ２００の裏面よりも第１素子チップ１００から離れた位置（例えば絶縁膜３００の、第２素子チップ２００の裏面を覆う部分）で外部接続端子７００と電気的に接続されている。
　配線４００は、一例として、ビア部４００ａ（縦配線）と配線部４００ｂとを有する。ビア部４００ａは、絶縁膜３００を貫通し、一端部が絶縁層１００ｂ１内で配線１００ｂ２に接続されている。配線部４００ｂは、一例として、第１及び第２素子チップ１００、２００に沿って延びる、１つの縦配線及び２つの横配線を含むクランク状であり、一端部がビア部４００ａの他端部に接続され、他端部が外部接続端子７００と接続されている。ここで、「縦配線」は積層方向に延びる配線を意味し、「横配線」は面内方向（積層方向に直交する方向）に延びる配線を意味する。
　配線４００は、例えばＣｕ、Ｔｉ、Ｔａ、Ａｌ、Ｗ、Ｎｉ、Ｒｕ、Ｃｏの少なくとも一種からなる単層構造又は多層構造を有する。配線４００は、厚さが例えば０．３～１０μｍ程度、幅が１～４０μｍ程度が好適である。
　半導体装置１０は、さらに、複数の素子チップ２００の各々の側面側及び該素子チップ２００の裏面側に設けられた埋め込み膜５００を備える。埋め込み膜５００は、一例として、平坦化されている。埋め込み膜５００は、一例として、外部接続端子７００の一部（詳しくは基端部）を埋め込んでいる。
　埋め込み膜５００は、例えばＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣ、ＳｉＣＮ等からなる無機膜や、例えばシリコーン、ポリイミド、アクリル、エポキシなどを骨格とする樹脂やフィラーの入ったモールド材料からなる有機膜からなる。
　半導体装置１０は、さらに、埋め込み膜５００を覆う保護膜６００を備える。保護膜６００は、外部接続端子７００の先端部を露出させる。すなわち、外部接続端子７００は、保護膜６００内から下方に突出している。
保護膜６００は、埋め込み膜５００と同じ材料からなってもよいし、異なる材料からなってもよい。なお、保護膜６００は設けられていなくてもよい。この場合、埋め込み膜５００は、素子チップ２００の裏面側に外部接続端子７００の一部を覆い、他部を露出させるように設けられてもよい。
≪半導体装置の動作≫
　以下、半導体装置１０の動作について説明する。
　被写体からの光（像光）が各画素の光電変換素子に入射されると、該光電変換素子は光電変換を行う。該光電変換素子で光電変換された電気信号（アナログ信号）は、Ａ／Ｄ変換回路に伝送されデジタル信号に変換された後、メモリ回路に一時的に記憶、保持され、順次ロジック回路に伝送される。ロジック回路は、伝送されたデジタル信号を処理する。なお、該デジタル信号は、ロジック回路での処理中及び／又は処理後にメモリ回路に一時的に記憶、保持させることもできる。
≪半導体装置の製造方法≫
　以下、半導体装置１０の製造方法について、図３のフローチャート、図４Ａ～図８Ｂを参照して説明する。
　最初のステップＳ１では、第１素子チップ１００及び複数の第２素子チップ２００を用意する（図４Ａ及び図４Ｂ参照）。具体的には、第１素子チップ１００は、フォトリソグラフィーにより、第１半導体基板１００ａに素子を形成し、第１半導体基板１００ａ上に第１配線層１００ｂを形成することにより生成される。複数の第２素子チップ２００は、フォトリソグラフィーにより、第２半導体基板２００ａとなるウェハにチップ毎の素子を形成し、該ウェハ上に第２配線層２００ｂとなる配線膜を形成した後、ダイシングによりチップ毎に分離することにより生成される。
　次のステップＳ２では、第１素子チップ１００と複数の第２素子チップ２００とを接合する（図４Ｃ参照）。具体的には、第１素子チップ１００の第１配線層１００ｂと第２素子チップ２００の第２配線層２００ｂとを向かい合わせに例えば金属接合等により直接接合する。
　次のステップＳ３では、絶縁膜３００を成膜する（図４Ｄ参照）。具体的には、ＰＥ－ＣＶＤ（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法又はＡＬＤ法（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）で絶縁膜３００を成膜する。
　次のステップＳ４では、第１コンタクトホールＣＨ１を形成する（図５Ａ参照）。具体的には、フォトリソグラフィーとプラズマエッチングにより、絶縁膜３００及び第１配線層１００ｂの絶縁膜１００ｂ１を開口して第１コンタクトホールＣＨ１を形成する。この結果、第１コンタクトホールＣＨ１を介して第１配線層１００ｂの内部配線１００ｂ２が露出する。
　次のステップＳ５では、配線４００を形成する。具体的には、配線４００を所謂セミアディティブ法で形成する。先ず、ＰＥ－ＰＶＤ法によりバリアメタル膜としてＴｉ膜を成膜した後、該Ｔｉ膜上にシードメタル膜としてＣｕ膜を成膜して金属膜ＭＦを形成する（図５Ｂ参照）。次いで、フォトリソグラフィーにより、配線４００が形成されない箇所を覆うレジストパターンＲを形成する（図５Ｃ参照）。次いで、レジストパターンＲをマスクとして電界メッキを行い、金属メッキＭＰ（例えばＣｕメッキ）を形成する（図６Ａ参照）。次いで、レジストを除去し（図６Ｂ参照）、ウェットエッチングにより、配線４００が形成されない箇所を覆う金属膜ＭＦを除去する（図６Ｃ参照）。この結果、金属メッキＭＰからなる配線４００が形成される。
　次のステップＳ６では、埋め込み膜５００を成膜し、平坦化する（図７Ａ参照）。具体的には、ＰＥ－ＣＶＤ法により埋め込み膜５００を成膜した後、グラインダー、ＣＭＰ装置等により埋め込み膜５００を研磨して平坦化する。
　次のステップＳ７では、第２コンタクトホールＣＨ２を形成する（図７Ｂ参照）。具体的には、フォトリソグラフィー及びドライエッチングにより、埋め込み膜５００を開口し、第２コンタクトホールＣＨ２を形成する。この結果、第２コンタクトホールＣＨ２を介して配線４００が露出する。
　次のステップＳ８では、保護膜６００を成膜する（図７Ｃ参照）。具体的には、例えば感光性の樹脂材料を保護膜６００として成膜する。
　次のステップＳ９では、第３コンタクトホールＣＨ３を形成する（図８Ａ参照）。具体的には、フォトリソグラフィーでパターニングして保護膜６００の、第２コンタクトホールＣＨ２に対応する箇所を開口して第３コンタクトホールＣＨ３を形成する。この結果、第２及び第３コンタクトホールＣＨ２、ＣＨ３を介して配線４００が露出する。
　最後のステップＳ１０では、外部接続端子７００を形成する（図８Ｂ参照）。具体的には、第２及び第３コンタクトホールＣＨ２、ＣＨ３に外部接続端子７００（例えば半田ボール）を配線４００と接続されるようにボールマウントにより形成する。
≪半導体装置及びその製造方法の効果≫
　以下、本技術の一実施形態の実施例１に係る半導体装置１０の効果について説明する。
　実施例１に係る半導体装置１０は、少なくとも１つの第１素子チップ１００と、第１素子チップ１００と積層され、第１素子チップ１００よりも小さい複数（例えば）２つの第２素子チップ２００とを備える。第１素子チップ１００は、第１半導体基板１００ａと第１配線層１００ｂとが積層された積層構造を有し、第２素子チップ２００は、第２半導体基板２００ａと第２配線層２００ｂとが積層された積層構造を有し、第１配線層１００ｂと第２配線層２００ｂとが向かい合わせに接合されている。半導体装置１０は、積層方向に関して、第２素子チップ２００の第１素子チップ１００側とは反対側の面である裏面よりも第１素子チップ１００から離れた位置に設けられた外部接続端子７００と、第２素子チップ２００の周辺に少なくとも一部が設けられ、第１配線層１００ｂと外部接続端子７００とを電気的に接続する配線４００とを更に備える。
　半導体装置１０では、外部接続配線としての配線４００が第２素子チップ２００を貫通しないため、第２素子チップ２００内における素子配置スペースを十分に確保することができる。
　半導体装置１０によれば、第２素子チップ２００内の素子の集積度を向上することができる半導体装置を提供することができる。
　さらに、半導体装置１０によれば、例えば機械的な強度を確保するために第２素子チップ２００を厚くする必要がある場合に製造難易度の観点から外部接続配線としての配線４００の径が大きくなっても、第２素子チップ２００内の素子の集積度を向上することができる。
　また、半導体装置１０によれば、第２素子チップ２００に貫通孔を設ける必要がないため、製造が容易となる。この効果は、第２素子チップ２００の厚さが厚いほど大きくなる。
　配線４００は、少なくとも第２素子チップ２００の側面に絶縁膜３００を介して設けられていてもよい。これにより、配線４００を第２素子チップ２００と絶縁しつつ少なくとも第２素子チップ２００の側面に沿って設けることができる。
　絶縁膜３００は、第２素子チップ２００の側面及び裏面を覆い、配線４００は、一端が第１配線層１００ｂに電気的に接続され、且つ、他端が、積層方向に関して、第２素子チップ２００の裏面よりも第１素子チップ１００から離れた位置で外部接続端子７００に接続されている。これにより、簡素な配線構造により、第１配線層１００ｂと外部接続端子７００とを電気的に接続することができる。
　半導体装置１０は、複数の第２素子チップ２００の各々の側面側及び裏面側に設けられた埋め込み膜５００を更に備える。これにより、各第２素子チップ２００の周辺を埋め込むことができ、第１及び第２素子チップ１００、２００を保護することができる。
　埋め込み膜５００は、平坦化されていることが好ましい。これにより、半導体装置１０の埋め込み膜５００側の表面を外部（例えば回路基板等）に接合し易くなる。
　半導体装置１０は、埋め込み膜５００を覆い、外部接続端子７００の先端部を露出させる保護膜６００を更に備える。これにより、第１及び第２素子チップ１００、２００を十分に保護しつつ、外部（例えば回路基板等）との電気的な接続を行うことが可能である。
　実施例１に係る半導体装置１０の製造方法は、第１半導体基板１００ａ及び第１配線層１００ｂが積層された第１積層体の第１配線層１００ｂと、第２半導体基板２００ａ及び第２配線層２００ｂが積層された、第１積層体よりも小さい第２積層体の第２配線層２００ｂとを向かい合わせに接合する工程と、第２積層体側から絶縁膜３００を成膜する工程と、第２積層体の周辺の絶縁膜３００及び第１配線層１００ｂをエッチングして第１配線層１００ｂの内部配線１００ｂ２を露出させる工程と、第２積層体の少なくとも側面側に内部配線１００ｂ２に接続される配線４００を形成する工程と、を含む。
　半導体装置１０の製造方法によれば、第２素子チップ２００内の素子の集積度を向上することが可能な半導体装置１０を製造できる。
　半導体装置１０の製造方法は、第２積層体の第１積層体側とは反対側から埋め込み膜５００を成膜する工程と、埋め込み膜５００を研磨して平坦化する工程と、を更に含む。これにより、半導体装置１０の埋め込み膜５００側の表面を外部（例えば回路基板等）に接合し易くなる。
＜２．本技術の一実施形態の実施例２に係る半導体装置＞
　図９は、本技術の一実施形態の実施例２に係る半導体装置２０の断面図である。実施例２に係る半導体装置２０は、図９に示すように、第２素子チップ２００Ｂの縦断面が、第１素子チップ１００から遠ざかるほど幅が狭くなる略テーパ形状である点を除いて、実施例１に係る半導体装置１０と同様の構成を有する。
　第２素子チップ２００Ｂでは、第２半導体基板２００ａ１及び第２配線層２００ｂ１の縦断面がいずれも略テーパ形状であり、全体としても縦断面が略テーパ形状となっている。
　第２素子チップ２００Ｂの最上部（第１素子チップ１００から最も近い部分）及び／又は最下部（第１素子チップ１００から最も遠い部分）の角部は、丸みを帯びていてもよい。
　第２素子チップ２００Ｂの略テーパ形状は、例えばドライエッチング、ダイシング等により形成することができる。
　半導体装置２０によれば、第２素子チップ２００Ｂの縦断面が略テーパ形状となっているので、第２素子チップ２００Ｂの側面側に配線４００を形成する際のリソグラフィー工程が容易（特に露光が容易）となり、配線４００の高集積化や歩留まりの改善が期待できる。また、絶縁膜３００を成膜する際のカバレッジが得やすく、特に第２素子チップ２００Ｂの最上部の角部において、絶縁膜３００の薄膜化による絶縁性の劣化や信頼性の低下を抑制することができる。また、第２素子チップ２００Ｂの角部が丸みを帯びていることにより、絶縁膜３００に電界が集中することを回避でき、信頼性をさらに改善することが可能となる。
＜３．本技術の一実施形態の実施例３に係る半導体装置＞
　図１０は、本技術の一実施形態の実施例３に係る半導体装置３０の断面図である。実施例３に係る半導体装置３０は、図１０に示すように、少なくとも１つのチップが第２素子チップ２００に加えて少なくとも１つ（例えば１つ）のダミーチップ２００Ｃ（素子が設けられていないチップ）を含む点を除いて、実施例１に係る半導体装置１０と同様の構成を有する。
　ダミーチップ２００Ｃは、第２半導体基板２００ａに素子が形成されておらず、且つ、絶縁層２００ｂ１内に内部配線２００ｂ２が形成されていない点を除いて、第２素子チップ２００と同様の構造を有する。タミーチップ２００Ｃにも、第２素子チップ２００と同様に配線４００が設けられている。
　半導体装置３０によれば、ダミーチップ２００Ｃ（第２素子チップ２００が配置されていない箇所）にも配線４００が配置されるので、設計の自由度を向上できる。
＜４．本技術の一実施形態の実施例４に係る半導体装置＞
　図１１は、本技術の一実施形態の実施例４に係る半導体装置４０の断面図である。実施例４に係る半導体装置４０は、図１１に示すように、複数の外部接続端子７００の一部が、平面視において、少なくとも第２素子チップ２００とは重ならない箇所に設けられている点を除いて、実施例１に係る半導体装置１０と同様の構成を有する。なお、複数の外部接続端子７００の全てが、平面視において、少なくとも第２素子チップ２００とは重ならない箇所に設けられていてもよい。なお、複数の外部接続端子７００は、平面視において、第２素子チップ又はダミーチップと一部が重なる（他部が重ならない）外部接続端子７００を含んでいてもよい。
　半導体装置４０では、配線４００Ｄが、ビア部４００ａ及び配線部４００ｂに加えて、第２素子チップ２００の第１素子チップ１００側とは反対側（裏面側）で埋め込み膜５００を貫通し、一端部が配線部４００ｂの一端部に接続されたビア部４００ｃと、保護膜６００内で面内方向に延び、一端部がビア部４００ｃの他端部に接続された横配線部４００ｄとを有する。横配線部４００ｄは、保護膜６００内で他端部が外部接続端子７００と接続されている。外部接続端子７００は、保護膜６００内から下方に突出し、先端部が露出している。
　半導体装置４０は、ビア部４００ｃ及び横配線部４００ｄを形成する工程が追加される点を除いて、実施例１に係る半導体装置１０と同様の製法で製造することができる。
　半導体装置４０によれば、平面視において、第２素子チップ２００と重ならない箇所にも外部接続端子７００を配置することができるため、外部接続配線及び外部接続端子の高集積化に有利となる。
＜５．本技術の一実施形態の実施例５に係る半導体装置＞
≪半導体装置の構成≫
　図１２は、本技術の一実施形態の実施例５に係る半導体装置５０の断面図である。実施例５に係る半導体装置５０は、図１２に示すように、絶縁膜３００が第２素子チップ２００の側面側にのみ設けられ、第２素子チップ２００の裏面に設けられた保護膜５５０を更に備える点を除いて、実施例１に係る半導体装置１０と概ね同様の構成を有する。保護膜５５０は、例えば絶縁膜３００、埋め込み膜５００と同じ材料からなってもよいし、異なる材料（誘電体材料）からなってもよい。
　半導体装置５０では、配線４００Ｅが、ビア部４００ａに加えて、該ビア部４００ａに一端部が接続された断面略Ｌ字状の配線部４００ｂ（縦配線及び横配線を含む配線部）と、該配線部４００ｂの他端部に一端部が接続され、保護膜６００内で横方向に延びる横配線部４００ｃとを有する。横配線部４００ｃは、保護膜６００内で他端部が外部接続端子７００に接続されている。外部接続端子７００は、保護膜６００内から下方に突出し、先端部が露出している。以下では、ビア部４００及び配線部４００ｂを併せて「第１配線」とも呼び、横配線部４００ｃを「第２配線」とも呼ぶ。半導体装置５０では、一例として、平面視において、一部の外部接続端子７００が第２素子チップ２００と重なる位置に配置され、他部の外部接続端子７００が第２素子チップ２００と重ならない位置に配置されている。
　半導体装置５０では、絶縁膜３００が、第２素子チップ２００の第１素子チップ１００側とは反対側には設けられていない。
≪半導体装置の製造方法≫
　以下、半導体装置５０の製造方法について、図１３のフローチャート、図１４Ａ～図１５Ｄ等を参照して説明する。
　最初のステップＳ２１では、第１素子チップ１００と、各第２素子チップ２００となるチップ基材２００ｍとを用意する。チップ基材２００ｍは、第２半導体基板２００ａと第２配線層２００ｂとが積層された積層構造を有する。各チップ基材２００ｍは、厚さ（例えば第２半導体基板２００ａの厚さ）が異なる。第１素子チップ１００は、フォトリソグラフィーにより、第１半導体基板１００ａに素子を形成し、第１半導体基板１００ａ上に第１配線層１００ｂを形成することにより生成される。厚い方のチップ基材２００ｍは、フォトリソグラフィーにより、厚い方の第２半導体基板２００ａに素子を形成し、該第２半導体基板２００ａ上に第２配線層２００ｂを形成することにより生成される。薄い方のチップ基材２００ｍは、フォトリソグラフィーにより、薄い方の第２半導体基板２００ａに素子を形成し、該第２半導体基板２００ａ上に第２配線層２００ｂを形成することにより生成される。
　次のステップＳ２２では、第１素子チップ１００と複数のチップ基材２００ｍとを接合する（図４Ｃ参照）。具体的には、第１素子チップ１００の第１配線層１００ｂとチップ基材２００ｍの第２配線層２００ｂとを向かい合わせに例えば金属接合等により直接接合する。
　次のステップＳ２３では、絶縁膜３００を成膜する（図４Ｄ参照）。具体的には、ＰＥ－ＣＶＤ（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法又はＡＬＤ法（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）で絶縁膜３００を成膜する。
　次のステップＳ２４では、第１コンタクトホールＣＨ１を形成する（図５Ａ参照）。具体的には、フォトリソグラフィーとプラズマエッチングにより、絶縁膜３００及び第１配線層１００ｂの絶縁膜１００ｂ１を開口して第１コンタクトホールＣＨ１を形成する。この結果、第１コンタクトホールＣＨ１を介して第１配線層１００ｂの配線１００ｂ２が露出する。
　次のステップＳ２５では、第１配線を形成する（図５Ｂ参照）。具体的には、第１配線（ビア部４００ａ及び配線部４００ｂ）を所謂セミアディティブ法で形成する。先ず、ＰＥ－ＰＶＤ法によりバリアメタル膜としてＴｉ膜を成膜した後、該Ｔｉ膜上にシードメタル膜としてＣｕ膜を成膜して金属膜ＭＦを形成する。次いで、フォトリソグラフィーにより、第１配線が形成されない箇所を覆うレジストパターンＲを形成する（図５Ｃ参照）。次いで、レジストパターンＲをマスクとして電界メッキを行い、金属メッキＭＰ１（例えばＣｕメッキ）を形成する（図６Ａ参照）。次いで、レジストを除去し（図６Ｂ参照）、ウェットエッチングにより、第１配線が形成されない箇所を覆う金属膜ＭＦを除去する（図６Ｃ参照）。この結果、金属メッキＭＰ１からなる第１配線が形成される。
　次のステップＳ２６では、埋め込み膜５００を成膜する（図１４Ａ参照）。具体的には、例えばＰＥ－ＣＶＤ法により埋め込み膜５００を成膜する。
　次のステップＳ２７では、第１配線、絶縁膜３００及び第２半導体基板２００ｂが露出した平坦面を形成する（図１４Ｂ参照）。具体的には、例えばグラインダー、ＣＭＰ装置等により埋め込み膜５００及び厚さが異なる複数の第２半導体基板２００ａ（素子が形成されていない部分）を研削、研磨して平坦面を形成する。ここでは、埋め込み膜５００に併せて複数の第２半導体基板２００ａも平坦化する。結果として、厚さが同一の複数の第２素子チップ２００が生成される。
　次のステップＳ２８では、第１保護膜として保護膜５５０を成膜する（図１４Ｃ参照）。具体的には、例えばＰＥ－ＣＶＤ法により保護膜５５０を成膜する。
　次のステップＳ２９では、第２コンタクトホールＣＨ２を形成する（図１４Ｄ参照）。具体的には、フォトリソグラフィー及びドライエッチングにより、保護膜５５０を開口し、第２コンタクトホールＣＨ２を形成する。この結果、第２コンタクトホールＣＨ２を介して第１配線（金属メッキＭＰ１）が露出する。
　次のステップＳ３０では、第２配線を形成する（図１５Ａ参照）。具体的には、第１配線と同様にセミアディティブ法により、一部の第１配線としての金属メッキＭＰ１に接続される、第２配線としての金属メッキＭＰ２を第２素子チップ２００に重なるように形成し、他部の第１配線としての金属メッキＭＰ１に接続される、第２配線としての金属メッキＭＰ２を第２素子チップ２００に重ならないように形成する。
　次のステップＳ３１では、第２保護膜を成膜する（図１５Ｂ参照）。具体的には、第２保護膜として、例えば感光性の樹脂材料からなる保護膜６００を成膜する。
　次のステップＳ３２では、第３コンタクトホールＣＨ３を形成する（図１５Ｃ参照）。具体的には、フォトリソグラフィーでパターニングして保護膜６００の、第２配線としての金属メッキＭＰ２に対応する箇所を開口して第３コンタクトホールＣＨ３を形成する。この結果、第３コンタクトホールＣＨ３を介して金属メッキＭＰ２が露出する。
　最後のステップＳ３３では、外部接続端子７００を形成する（図１５Ｄ参照）。具体的には、第３コンタクトホールＣＨ３に外部接続端子７００（例えば半田ボール）を金属メッキＭＰ２と接続されるようにボールマウントにより形成する。
≪半導体装置の効果≫
　実施例５に係る半導体装置５０によれば、各第２素子チップ２００となるチップ基材２００ｍとして厚さが異なるものを用いても、実施例１に係る半導体装置１０と同様の構造を持つ半導体装置を提供できる。すなわち、半導体装置５０では、第２素子チップ２００の生成に用いるチップ基材２００ｍの選択の自由度が高い。
＜６．本技術の一実施形態の実施例６に係る半導体装置＞
≪半導体装置の構成≫
　図１６は、本技術の一実施形態の実施例６に係る半導体装置６０の断面図である。実施例６に係る半導体装置６０は、図１６に示すように、第１素子チップ１００としての画素チップの画素領域の各画素がカラーフィルタ９１０及びマイクロレンズ９２０（オンチップレンズ）を有している点を除いて、実施例１に係る半導体装置１０と概ね同様の構成を有する。画素領域には反射防止膜が設けられてもよい。第１半導体装置１００ａは、３～３０μｍ程度に薄肉化されている。
　半導体装置６０は、さらに、画素チップ１００の、複数のマイクロレンズ９２０側の面に接着剤層９３０を介して接合された透明基板９４０を備える。接着剤層９３０は、全面に限らず、例えば画素領域の周辺の領域にのみ設けられもよい。
≪半導体装置の製造方法≫
　以下、半導体装置６０の製造方法について、図１７のフローチャート、図１８Ａ～図２０Ｃ等を参照して説明する。
　最初のステップＳ４１では、第１素子チップ１００及び複数の第２素子チップ２００を用意する（図４Ａ及び図４Ｂ参照）。具体的には、第１素子チップ１００は、フォトリソグラフィーにより、第１半導体基板１００ａに素子を形成し、第１半導体基板１００ａ上に第１配線層１００ｂを形成することにより生成される。複数の第２素子チップ２００は、フォトリソグラフィーにより、第２半導体基板２００ａとなるウェハにチップ毎の素子を形成し、該ウェハ上に第２配線層２００ｂとなる配線膜を形成した後、ダイシングによりチップ毎に分離することにより生成される。
　次のステップＳ４２では、第１素子チップ１００と複数の第２素子チップ２００とを接合する（図４Ｃ参照）。具体的には、第１素子チップ１００の第１配線層１００ｂと第２素子チップ２００の第２配線層２００ｂとを向かい合わせに例えば金属接合等により直接接合する。
　次のステップＳ４３では、絶縁膜３００を成膜する（図４Ｄ参照）。具体的には、ＰＥ－ＣＶＤ（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法又はＡＬＤ法（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）で絶縁膜３００を成膜する。
　次のステップＳ４４では、第１コンタクトホールＣＨ１を形成する（図５Ａ参照）。具体的には、フォトリソグラフィーとプラズマエッチングにより、絶縁膜３００及び第１配線層１００ｂの絶縁膜１００ｂ１を開口して第１コンタクトホールＣＨ１を形成する。この結果、第１コンタクトホールＣＨ１を介して第１配線層１００ｂの配線１００ｂ２が露出する。
　次のステップＳ４５では、配線４００を形成する。具体的には、配線４００を所謂セミアディティブ法で形成する。先ず、ＰＥ－ＰＶＤ法によりバリアメタル膜としてＴｉ膜を成膜した後、該Ｔｉ膜上にシードメタル膜としてＣｕ膜を成膜して金属膜ＭＦを形成する（図５Ｂ参照）。次いで、フォトリソグラフィーにより、配線４００が形成されない箇所を覆うレジストパターンＲを形成する（図５Ｃ参照）。次いで、レジストパターンＲをマスクとして電界メッキを行い、金属メッキＭＰ（例えばＣｕメッキ）を形成する（図６Ａ参照）。次いで、レジストを除去し（図６Ｂ参照）、ウェットエッチングにより、配線４００が形成されない箇所を覆う金属膜ＭＦを除去する（図６Ｃ参照）。この結果、配線４００が形成される。
　次のステップＳ４６では、埋め込み膜５００を成膜し、平坦化する（図７Ａ参照）。具体的には、ＰＥ－ＣＶＤ法により埋め込み膜５００を成膜した後、グラインダー、ＣＭＰ装置等により埋め込み膜５００を平坦化する。
　次のステップＳ４７では、支持基板ＳＢを接着剤Ｇで接合する（図１８Ａ参照）。
　次のステップＳ４８では、第１素子チップ１００を薄肉化する（１８Ｂ参照）。具体的には、例えばグラインダー、ＣＭＰ装置等により、第１素子チップ１００の第１半導体基板１００ａの裏面（上面）を研削、研磨して第１素子チップ１００を例えば厚さ１０μｍに薄肉化する。
　次のステップＳ４９では、反射防止膜、カラーフィルタ９１０及びマイクロレンズ９２０を形成する（図１８Ｃ参照）。
　次のステップＳ５０では、透明基板９４０を接着剤層９３０を介して接合する（図１９Ａ参照）。
　次のステップＳ５１では、支持基板ＳＢ及び接着剤Ｇを除去する（図１９Ｂ参照）。
　次のステップＳ５２では、第２コンタクトホールＣＨ２を形成する（図１９Ｃ参照）。具体的には、フォトリソグラフィー及びドライエッチングにより、埋め込み膜５００を開口し、第２コンタクトホールＣＨ２を形成する。この結果、第２コンタクトホールＣＨ２を介して配線４００（金属メッキＭＰ）が露出する。
　次のステップＳ５３では、保護膜６００を成膜する（図２０Ａ参照）。具体的には、例えば感光性の樹脂材料を保護膜６００として成膜する。
　次のステップＳ５４では、第３コンタクトホールＣＨ３を形成する（図２０Ｂ参照）。具体的には、フォトリソグラフィー及びドライエッチングにより、保護膜６００を第２コンタクトホールＣＨ２に対応する箇所を開口し、第３コンタクトホールＣＨ３を形成する。この結果、第２及び第３コンタクトホールＣＨ２、ＣＨ３を介して配線４００（金属メッキＭＰ）の一部が露出する。
　最後のステップＳ５５では、外部接続端子７００を形成する（図２０Ｃ参照）。具体的には、第２及び第３コンタクトホールＣＨ２、ＣＨ３に外部接続端子７００（例えば半田ボール）を配線４００（金属メッキＭＰ）と接続されるようにボールマウントにより形成する。
≪半導体装置の効果≫
　半導体装置６０によれば、プロセス温度に制約のある、カラーフィルタや、オンチップレンズの形成前に、チップ間の接合や、絶縁膜３００、配線４００及び埋め込み膜５００の形成が可能となり、より高品質で信頼性の高い半導体装置を実現できる。また、第１素子チップ１００が画素チップである場合には、第１素子チップ１００の厚さを例えば３０μｍ以下とする必要があるため、機械的強度を確保するために第２素子チップ２００を厚くする必要があり、本技術の外部接続配線のレイアウトが非常に有効である。
＜７．本技術の一実施形態の実施例７に係る半導体装置＞
≪半導体装置の構成≫
　図２１は、本技術の一実施形態の実施例７に係る半導体装置７０の断面図である。実施７に係る半導体装置７０は、図２１に示すように、埋め込み膜５００及び保護膜５５０を含む絶縁層を介して第２素子チップ２００に接合された支持基板５６０を備える。外部接続端子７００は、支持基板５６０の絶縁層側とは反対側に設けられている。
　支持基板５６０は、一例として、第１素子チップ１００と略同一の大きさである。支持基板５６０は、一例として半導体基板（例えばシリコン基板）である。
　埋め込み膜５００及び保護膜５５０を含む絶縁層は、第２素子チップ２００の側面側及び該第２素子チップ２００の裏面側に設けられている。
　配線４００Ｇは、第２素子チップ２００の側面側の絶縁層を貫通する第１貫通電極４００ａ１（縦配線）と、支持基板５６０を貫通する第２貫通電極４００ｃ１（縦配線）と、絶縁層内に配置され、第１及び第２貫通電極４００ａ１、４００ｃ１と電気的に接続される横配線４００ｂ１とを有する。
　第１貫通電極４００ａ１は、絶縁層の埋め込み膜５００を積層方向に貫通し、一端部が第１配線層１００ｂの内部配線１００ｂ２に接続されている。横配線４００ｂ１は、絶縁層の保護膜５５０内で面内方向に延び、一端部が第１貫通電極４００ａ１の他端部に接続されている。第２貫通電極４００ｃ１は、支持基板５６０を積層方向に貫通し、一端部が保護膜５５０内で横配線４００ｂ１の他端部に接続され、他端部が保護膜６００内で外部接続端子７００と接続されている。支持基板５６０と第２貫通電極４００ｃ１との間、及び、支持基板５６０と保護膜６００との間には、絶縁膜５７０が設けられている。絶縁膜５７０は、保護膜６００と同一の材料からなってもよいし、異なる材料（誘電体）からなってもよい。
　半導体装置７０では、第１素子チップ１００の厚さは３～１００μｍ程度が好適であり、第２素子チップ２００の厚さは２～５０μｍ程度が好適であり、特に実施例１よりも第２素子チップ２００の厚さが薄い場合に有効である。支持基板５６０の厚さは、３０～２００μｍ程度が好適である。ビア部４００ａ１の径は、０．１～１０μｍ程度が好適である。各貫通電極は、径が３～６０μ程度であることが好ましく、アスペクト比が１０以下であることが好ましい。
≪半導体装置の製造方法≫
　以下、半導体装置７０の製造方法について、図２２のフローチャート、図２３Ａ～図２６Ｃ等を参照して説明する。
　最初のステップＳ６１では、第１素子チップ１００及び複数の第２素子チップ２００を用意する（図４Ａ及び図４Ｂ参照）。具体的には、第１素子チップ１００は、フォトリソグラフィーにより、第１半導体基板１００ａに素子を形成し、第１半導体基板１００ａ上に第１配線層１００ｂを形成することにより生成される。複数の第２素子チップ２００は、フォトリソグラフィーにより、第２半導体基板２００ａとなるウェハにチップ毎の素子を形成し、該ウェハ上に第２配線層２００ｂとなる配線膜を形成した後、ダイシングによりチップ毎に分離することにより生成される。
　次のステップＳ６２では、第１素子チップ１００と複数の第２素子チップ２００とを接合する（図２３Ａ参照）。具体的には、第１素子チップ１００の第１配線層１００ｂと第２素子チップ２００の第２配線層２００ｂとを向かい合わせに例えば金属接合等により直接接合する。
　次のステップＳ６３では、埋め込み膜５００を成膜し、平坦化する（図２３Ｂ参照）。具体的には、ＰＥ－ＣＶＤ法により埋め込み膜５００を成膜した後、グラインダー、ＣＭＰ装置等により埋め込み膜５００を研削、研磨して平坦化する。
　次のステップＳ６４では、第１貫通孔ＴＨ１を形成する（図２３Ｃ参照）。具体的には、フォトリソグラフィーとプラズマエッチングにより、埋め込み膜５００及び第１配線層１００ｂの絶縁膜１００ｂ１を開口して第１貫通孔ＴＨ１を形成する。この結果、第１貫通孔ＴＨ１を介して第１配線層１００ｂの内部配線１００ｂ２が露出する。
　次のステップＳ６５では、第１配線を形成する（図２４Ａ参照）。具体的には、第１貫通電極４００ａ１及び横配線４００ｂ１から成る第１配線を所謂セミアディティブ法で形成する。先ず、ＰＥ－ＰＶＤ法によりバリアメタル膜としてＴｉ膜を成膜した後、該Ｔｉ膜上にシードメタル膜としてＣｕ膜を成膜して金属膜ＭＦを形成する。次いで、フォトリソグラフィーにより、第１配線が形成されない箇所を覆うレジストパターンＲを形成する。次いで、レジストパターンＲをマスクとして電界メッキを行い、金属メッキＭＰ１（例えばＣｕメッキ）を形成する。次いで、レジストを除去し、ウェットエッチングにより、第１配線が形成されない箇所を覆う金属膜ＭＦを除去する。この結果、金属メッキＭＰ１から成る第１配線が形成される。なお、第１貫通電極４００ａ１及び／又は横配線４００ｂ１は、例えばダマシン法で形成してもよい。
　次のステップＳ６６では、第１絶縁膜としての保護膜５５０を成膜し、平坦化する（図２４Ｂ参照）。具体的には、ＰＥ－ＣＶＤ（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法又はＡＬＤ法（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）で絶縁膜３００を成膜し、該絶縁膜３００を例えばグラインダー、ＣＭＰ装置等により研削、研磨して平坦化する。
　次のステップＳ６７では、第１絶縁膜としての保護膜５５０と支持基板５６０とを接合する（図２４Ｃ参照）。具体的には、表面に僅かに酸化膜が形成された半導体基板である支持基板５６０と、保護膜５５０とを直接接合する。支持基板５６０は、ウェハの状態で貼り合わせられる。この際、必要に応じて第１素子チップ１００の第１半導体基板１００ａを研削、研磨して薄肉化することができる。
　次のステップＳ６８では、支持基板５６０に第２貫通孔ＴＨ２を形成する（図２５Ａ参照）。具体的には、リソグラフィー及びプラズマエッチングにより、支持基板５６０に第２貫通孔ＴＨ２を形成する。
　次のステップＳ６９では、第２絶縁膜５７０を成膜する（図２５Ｂ参照）。具体的には、ＰＥ－ＣＶＤ法又はＡＬＤ法により、第２絶縁膜５７０を成膜する。
　次のステップＳ７０では、第１コンタクトホールを形成する。具体的には、ドライエッチングにより、第２貫通孔ＴＨ２の底部の第２絶縁膜５７０及び保護膜５５０を開口し、第１コンタクトホールを形成する。この結果、第１コンタクトホールを介して第１配線（金属メッキＭＰ１）が露出する。
　次のステップＳ７１では、第２配線を形成する（図２５Ｃ参照）。具体的には、所謂セミアディティブ法により、第１コンタクトホール内及び第２貫通孔ＴＨ２内に、第２貫通電極４００ｃ１を有し、且つ、支持基板５６０の裏面の第２貫通孔ＴＨ２の周辺部に裏面配線を有する第２配線となる金属メッキＭＰ２を形成する。
　次のステップＳ７２では、保護膜６００を成膜する（図２６Ａ参照）。具体的には、例えば感光性の樹脂材料を保護膜６００として成膜する。
　次のステップＳ７３では、第２コンタクトホールＣＨ２を形成する（図２６Ｂ参照）。具体的には、フォトリソグラフィー及びドライエッチングにより、保護膜６００を開口し、第２コンタクトホールＣＨ２を形成する。この結果、第２コンタクトホールＣＨ２を介して第２配線（金属メッキＭＰ２）の一部（裏面配線）が露出する。
　最後のステップＳ７４では、外部接続端子７００を形成する（図２６Ｃ参照）。具体的には、第２コンタクトホールＣＨ２に外部接続端子７００（例えば半田ボール）を第２ハ配線（金属メッキＭＰ２）の一部（裏面配線）と接続されるようにボールマウントにより形成する。
≪半導体装置の効果≫
　半導体装置７０によれば、例えば第１及び第２素子チップ１００、２００の両方が薄い場合でも、支持基板５６０で機械的な強度を確保しつつ、外部接続配線及び外部接続端子７００を高い集積度で配置することが可能である。また、製造中も支持基板５６０により、反りなどによる歩留まりの低下やプロセス精度の低下を抑制することが可能である。
　半導体装置７０の製造方法は、第１半導体基板１００ａ及び第１配線層１００ｂが積層された第１積層体の第１配線層１００ｂと、第２半導体基板２００ａ及び第２配線層２００ｂが積層された、第１積層体よりも小さい第２積層体の第２配線層２００ｂとを向かい合わせに接合する工程と、第２積層体の第１積層体側とは反対側から埋め込み膜５００を成膜する工程と、埋め込み膜５００を平坦化する工程と、第２積層体の周辺の埋め込み膜５００及び第１配線層１００ｂをエッチングして一端が第１配線層１００ｂの内部配線１００ｂ２（層内配線）に接続される第１貫通電極４００ａ１（ビア）を形成する工程と、埋め込み膜５００の第２積層体側とは反対側の面に第１貫通電極４００ａ１の他端に電気的に接続される横配線４００ｂ１を形成する工程と、横配線４００ｂ１を保護膜５５０で覆う工程と、保護膜５５０の第１積層体側とは反対側に支持基板５６０を配置する工程と、支持基板５６０に横配線４００ｂ１と接続される第２貫通電極４００ｃ１を形成する工程と、を含む。
＜８．本技術の一実施形態の実施例８に係る半導体装置＞
　図２７は、本技術の一実施形態の実施例８に係る半導体装置８０の断面図である。実施例８に係る半導体装置８０は、図２７に示すように、支持基板５６０が半導体基板であり、埋め込み膜５００及び保護膜５５０を含む絶縁層と支持基板５６０との間に配置された配線層５５５を備える点を除いて、実施例７に係る半導体装置７０と同様の構成を有する。支持基板５６０としての半導体基板には、例えばアナログ回路、ロジック回路、メモリ回路、ＡＩ回路、インターフェース回路等を含む素子が設けられている。配線層５５５は、絶縁膜と該絶縁膜内に設けられた内部配線とを有する。該内部配線は、支持基板５６０に設けられた素子と電気的に接続されている。
　半導体装置８０では、第２貫通電極４００ｃ１は、支持基板５６０を積層方向に貫通し、一端部が横配線４００ｂ１と接続され、他端部が外部接続端子７００と接続されている。半導体装置８０では、第２貫通電極４００ｄ１は、支持基板５６０を積層方向に貫通し、一端部が配線層５５５の内部配線と接続され、他端部が外部接続端子７００と接続されている。
　半導体装置８０によれば、支持基板５６０としての半導体基板に素子が設けられるので、装置全体をより集積化することができる。なお、半導体装置８０の製造方法は、保護膜５５０で覆う工程と支持基板５６０を配置する工程との間に、保護膜５５０上に配線層５５５を形成する工程を含む点を除いて、半導体装置７０の製造方法と同様である。
＜９．本技術の一実施形態の実施例９に係る半導体装置＞
≪半導体装置の構成≫
　図２８は、本技術の一実施形態の実施例９に係る半導体装置９０の断面図である。実施例９に係る半導体装置６０は、図２８に示すように、第１素子チップ１００としての画素チップの画素領域の各画素がカラーフィルタ９１０及びマイクロレンズ９２０（オンチップレンズ）を有している点を除いて、実施例７に係る半導体装置７０と概ね同様の構成を有する。例えば画素領域に反射防止膜が設けられてもよい。第１半導体装置１００ａは、３～３０μｍ程度に薄肉化されている。
　半導体装置６０は、さらに、画素チップ１００の、複数のマイクロレンズ９２０側の面に接着剤層９３０を介して接合された透明基板９４０を備える。接着剤層９３０は、全面に限らず、例えば画素領域の周辺の領域にのみ設けられもよい。
≪半導体装置の製造方法≫
　以下、半導体装置７０の製造方法について、図２９のフローチャート、図３１Ａ～図３５Ｂ等を参照して説明する。
　最初のステップＳ８１では、第１素子チップ１００及び複数の第２素子チップ２００を用意する（図４Ａ及び図４Ｂ参照）。具体的には、第１素子チップ１００は、フォトリソグラフィーにより、第１半導体基板１００ａに素子を形成し、第１半導体基板１００ａ上に第１配線層１００ｂを形成することにより生成される。複数の第２素子チップ２００は、フォトリソグラフィーにより、第２半導体基板２００ａとなるウェハにチップ毎の素子を形成し、該ウェハ上に第２配線層２００ｂとなる配線膜を形成した後、ダイシングによりチップ毎に分離することにより生成される。
　次のステップＳ８２では、第１素子チップ１００と複数の第２素子チップ２００とを接合する（図２３Ａ参照）。具体的には、第１素子チップ１００の第１配線層１００ｂと第２素子チップ２００の第２配線層２００ｂとを向かい合わせに例えば金属接合等により直接接合する。
　次のステップＳ８３では、埋め込み膜５００を成膜し、平坦化する（図２３Ｂ参照）。具体的には、ＰＥ－ＣＶＤ法により埋め込み膜５００を成膜した後、グラインダー、ＣＭＰ装置等により埋め込み膜５００を研削、研磨して平坦化する。
　次のステップＳ８４では、第１貫通孔ＴＨ１を形成する（図２３Ｃ参照）。具体的には、フォトリソグラフィーとプラズマエッチングにより、埋め込み膜５００及び第１配線層１００ｂの絶縁膜１００ｂ１を開口して第１貫通孔ＴＨ１を形成する。この結果、第１貫通孔ＴＨ１を介して第１配線層１００ｂの内部配線１００ｂ２が露出する。
　次のステップＳ８５では、第１配線を形成する（図２４Ａ参照）。具体的には、第１貫通電極４００ａ１及び横配線４００ｂ１から成る第１配線を所謂セミアディティブ法で形成する。先ず、ＰＥ－ＰＶＤ法によりバリアメタル膜としてＴｉ膜を成膜した後、該Ｔｉ膜上にシードメタル膜としてＣｕ膜を成膜して金属膜ＭＦを形成する。次いで、フォトリソグラフィーにより、第１配線が形成されない箇所を覆うレジストパターンＲを形成する。次いで、レジストパターンＲをマスクとして電界メッキを行い、金属メッキＭＰ１（例えばＣｕメッキ）を形成する。次いで、レジストを除去し、ウェットエッチングにより、第１配線が形成されない箇所を覆う金属膜ＭＦを除去する。この結果、金属メッキＭＰ１から成る第１配線が形成される。
　次のステップＳ８６では、第１絶縁膜としての保護膜５５０を成膜し、平坦化する（図２４Ｂ参照）。具体的には、ＰＥ－ＣＶＤ（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法又はＡＬＤ法（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）で絶縁膜３００を成膜し、該絶縁膜３００を例えばグラインダー、ＣＭＰ装置等により研削、研磨して平坦化する。
　次のステップＳ８７では、第１絶縁膜としての保護膜５５０と支持基板５６０とを接合する（図３１Ａ参照）。具体的には、表面に僅かに酸化膜が形成された半導体基板である支持基板５６０と、保護膜５５０とを直接接合する。支持基板５６０は、ウェハの状態で貼り合わせられる。
　次のステップＳ８８では、第１素子チップ１００を薄肉化する（図３１Ｂ参照）。具体的には、例えばグラインダー、ＣＭＰ装置等により、第１素子チップ１００の第１半導体基板１００ａの裏面（上面）を研削、研磨して第１素子チップ１００を厚さ１０μｍに薄肉化する。
　次のステップＳ８９では、反射防止膜、カラーフィルタ９１０及びマイクロレンズ９２０を形成する（図３１Ｃ参照）。
　次のステップＳ９０では、透明基板９４０を接着剤９３０で接合する（図３２Ａ参照）。
　次のステップＳ９１では、支持基板５６０を薄肉化する（図３２Ｂ参照）。具体的には、例えばグラインダー、ＣＭＰ装置等により、支持基板５６０を厚さ１００μｍ程度に薄肉化する。
　次のステップＳ９２では、支持基板５６０に第２貫通孔ＴＨ２を形成する（図３３Ａ参照）。具体的には、リソグラフィー及びプラズマエッチングにより、支持基板５６０に第２貫通孔ＴＨ２を形成する。
　次のステップＳ９３では、第２絶縁膜としての絶縁膜５７０を成膜する（図３３Ｂ参照）。具体的には、ＰＥ－ＣＶＤ法又はＡＬＤ法により、絶縁膜５７０を成膜する。
　次のステップＳ９４では、第１コンタクトホールを形成する。具体的には、ドライエッチングにより、第２貫通孔ＴＨ２の底部の絶縁膜５７０及び保護膜５５０を開口し、第１コンタクトホールを形成する。この結果、第１コンタクトホールを介して第１配線（金属メッキＭＰ１）の一部が露出する。
　次のステップＳ９５では、第２配線を形成する（図３４Ａ参照）。具体的には、所謂セミアディティブ法により、第１コンタクトホール内及び第２貫通孔ＴＨ２内に第２貫通電極４００ｃ１を有し、且つ、支持基板５６０の裏面の第２貫通孔ＴＨ２の周辺部に裏面配線を有する第２配線となる金属メッキＭＰ２を形成する。
　次のステップＳ９６では、保護膜６００を成膜する（図３４Ｂ参照）。具体的には、例えば感光性の樹脂材料を保護膜６００として成膜する。
　次のステップＳ９７では、第２コンタクトホールＣＨ２を形成する（図３５Ａ参照）。具体的には、フォトリソグラフィー及びドライエッチングにより、保護膜６００を開口し、第２コンタクトホールＣＨ２を形成する。この結果、第２コンタクトホールＣＨ２を介して第２配線（金属メッキＭＰ２）の一部（裏面配線）が露出する。
　最後のステップＳ９８では、外部接続端子７００を形成する（図３５Ｂ参照）。具体的には、第２コンタクトホールＣＨ２に外部接続端子７００（例えば半田ボール）を第２ハ配線（金属メッキＭＰ２）の一部（裏面配線）と接続されるようにボールマウントにより形成する。
≪半導体装置の効果≫
　半導体装置９０によれば、プロセス温度に制約のある、カラーフィルタや、オンチップレンズの形成前に、チップ間の接合や、配線、埋め込み膜及び保護膜の形成が可能となり、より高品質で信頼性の高い半導体装置を実現できる。また、第１素子チップ１００が画素チップである場合には、第１素子チップ１００を例えば厚さを３０μｍ以下とする必要があるため、機械的強度を確保するために第２素子チップ２００を厚くする必要があり、本技術の外部接続配線のレイアウトが非常に有効である。
　さらに、半導体装置９０は、支持基板５６０を有し、第２素子チップ２００を薄くできるので、小径のビア４００ａ１を比較的容易に形成することが可能である。
　支持基板５６０は、半導体基板及び／又は配線層を有していてもよい。この場合に、半導体基板に素子が設けられていてもよい。この素子としては、高集積化の不要な素子が適している。
＜１０．本技術の一実施形態の実施例１０に係る半導体装置＞
≪半導体装置の構成≫
　図３６は、本技術の一実施形態の実施例１０に係る半導体装置１１０の断面図である。実施例１０に係る半導体装置１１０は、図３６に示すように、第２素子チップ２００に絶縁層としての埋め込み膜５００を介して接合された支持基板５６０を備えている。外部接続端子７００は、支持基板５６０の埋め込み膜５００側とは反対側に設けられている。配線４００Ｈは、埋め込み膜５００及び支持基板５６０を貫通する貫通電極を有する。埋め込み膜５００は、平坦化されており、支持基板５６０と接合されている。
　支持基板５６０は、一例として、第１素子チップ１００と略同一の大きさである。
　埋め込み膜５００は、第２素子チップ２００の側面側及び第２素子チップ２００の第１素子チップ１００側とは反対側に設けられている。埋め込み膜５００及び支持基板５６０と配線４００Ｈとの間、及び、支持基板５６０の第１素子チップ１００側とは反対側の面には、絶縁膜５７０が設けられている。絶縁膜５７０は、保護膜６００により覆われている。配線４００Ｈの貫通電極は、第２素子チップ２００の側面側の埋め込み膜５００及び支持基板５６０を積層方向に貫通し、一端部が第１配線層１００ｂの内部配線１００ｂ２に接続され、他端部が保護膜６００の近傍に位置する。配線４００Ｈは、さらに、貫通電極の他端部に保護膜６００の近傍で接続される裏面配線を有する。この裏面配線は、保護膜６００内で外部接続端子７００に接続されている。
　半導体装置１１０では、少なくとも、第１配線層１００ｂの第２配線層２００ｂとは接合されていない部分にエッチング停止層９５０が設けられている。ここでは、エッチング停止層９５０は、一例として、第１及び第２素子チップ１００、２００に沿って設けられている。
　エッチング停止層９５０には、例えばＳｉＯ2、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣ、ＳｉＣＮ等の無機膜や、例えばシリコーン、ポリイミド、アクリル、エポキシなどを骨格とする樹脂からなる有機膜が用いられる。エッチング停止層９５０は、埋め込み膜５００とドライエッチングの選択比が得られる材料が良く、一例として、埋め込み膜５００がＳｉＯ2であれば、エッチング停止層はＳｉＮが好適である。
≪半導体装置の製造方法≫
　以下、半導体装置１１０の製造方法について、図３７のフローチャート、図３８Ａ～図４０Ｃ等を参照して説明する。
　最初のステップＳ１０１では、第１素子チップ１００及び複数の第２素子チップ２００を用意する（図４Ａ及び図４Ｂ参照）。具体的には、第１素子チップ１００は、フォトリソグラフィーにより、第１半導体基板１００ａに素子を形成し、第１半導体基板１００ａ上に第１配線層１００ｂを形成することにより生成される。複数の第２素子チップ２００は、フォトリソグラフィーにより、第２半導体基板２００ａとなるウェハにチップ毎の素子を形成し、該ウェハ上に第２配線層２００ｂとなる配線膜を形成した後、ダイシングによりチップ毎に分離することにより生成される。
　次のステップＳ１０２では、第１素子チップ１００と複数の第２素子チップ２００とを接合する（図２３Ａ参照）。具体的には、第１素子チップ１００の第１配線層１００ｂと第２素子チップ２００の第２配線層２００ｂとを向かい合わせに例えば金属接合等により直接接合する。
　次のステップＳ１０３では、第１絶縁膜としてのエッチング停止層９５０（例えばＳｉＮ）を成膜する（図３８Ａ参照）。
　次のステップＳ１０４では、埋め込み膜５００を成膜し、平坦化する（図３８Ｂ参照）。具体的には、ＰＥ－ＣＶＤ法により埋め込み膜５００を成膜した後、グラインダー、ＣＭＰ装置等により埋め込み膜５００を研削、研磨して平坦化する。
　次のステップＳ１０５では、埋め込み膜５００と支持基板５６０とを接合する（図３８Ｃ参照）。具体的には、表面に僅かに酸化膜が形成された半導体基板である支持基板５６０と、埋め込み膜５００とを直接接合する。支持基板５６０は、ウェハの状態で貼り合わせられる。この際、必要に応じて第１素子チップ１００の第１半導体基板１００ａを研削、研磨して薄肉化することができる。
　次のステップＳ１０６では、支持基板５６０及び埋め込み膜５００に貫通孔ＴＨを形成する（図３８Ｄ参照）。具体的には、リソグラフィー及びプラズマエッチングにより、支持基板５６０に貫通孔ＴＨを形成する。この際、エッチング停止層９５０でエッチングを停止させることができる。
　次のステップＳ１０７では、第２絶縁膜としての絶縁膜５７０を成膜する（図３９Ａ参照）。具体的には、ＰＥ－ＣＶＤ法又はＡＬＤ法により、全面に絶縁膜５７０を成膜する。
　次のステップＳ１０８では、第１コンタクトホールＣＨ１を形成する（図３９Ｂ参照）。具体的には、プラズマエッチングして絶縁膜５７０、エッチング停止層９５０及び第１配線層１００ｂの絶縁膜１００ｂ１を開口し、第１コンタクトホールＣＨ１を形成する。この結果、貫通孔ＴＨ及び第１コンタクトホールＣＨ１を介して第１配線層１００ｂの内部配線１００ｂ２が露出する。
　次のステップＳ１０９では、配線４００Ｈを形成する（図３９Ｃ参照）。具体的には、貫通電極及び裏面配線から成る配線４００Ｈを所謂セミアディティブ法で形成する。先ず、ＰＥ－ＰＶＤ法によりバリアメタル膜としてＴｉ膜を成膜した後、該Ｔｉ膜上にシードメタル膜としてＣｕ膜を成膜して金属膜ＭＦを形成する。次いで、フォトリソグラフィーにより、配線４００Ｈが形成されない箇所を覆うレジストパターンＲを形成する。次いで、レジストパターンＲをマスクとして電界メッキを行い、金属メッキＭＰ（例えばＣｕメッキ）を形成する。次いで、レジストを除去し、ウェットエッチングにより、配線４００Ｈが形成されない箇所を覆う金属膜ＭＦを除去する。この結果、金属メッキＭＰから成る配線４００Ｈが形成される。
　次のステップＳ１１０では、保護膜６００を成膜する（図４０Ａ参照）。具体的には、例えば感光性の樹脂材料を保護膜６００として成膜する。
　次のステップＳ１１１では、第２コンタクトホールＣＨ２を形成する（図４０Ｂ参照）。具体的には、フォトリソグラフィー及びドライエッチングにより、保護膜６００を開口し、第２コンタクトホールＣＨ２を形成する。この結果、第２コンタクトホールＣＨ２を介して配線４００Ｈ（金属メッキＭＰ）の一部（裏面配線）が露出する。
　最後のステップＳ１１２では、外部接続端子７００を形成する（図４０Ｃ参照）。具体的には、第２コンタクトホールＣＨ２に外部接続端子７００（例えば半田ボール）を配線４００Ｈ（金属メッキＭＰ）の一部（裏面配線）と接続されるようにボールマウントにより形成する。
≪半導体装置の効果≫
　半導体装置１１０によれば、比較的簡素な構成により高集積化を図ることができる半導体装置１１０を提供できる。
　半導体装置１１０の製造方法は、第１半導体基板１００ａ及び第１配線層１００ｂが積層された第１積層体の第１配線層１００ｂと、第２半導体基板２００ａ及び第２配線層２００ｂが積層された、第１積層体よりも小さい第２積層体の第２配線層２００ｂとを向かい合わせに接合する工程と、第２積層体の第１積層体側とは反対側からエッチング停止層９５０を成膜する工程と、エッジング停止層９５０の第１積層体とは反対側から埋め込み膜５００を成膜する工程と、埋め込み膜５００を平坦化する工程と、埋め込み膜５００に支持基板５６０を接合する工程と、支持基板５６０、第２積層体の周辺の埋め込み膜５００及びエッチング停止層９５０を貫通する貫通電極を形成する工程と、を含む。
＜１１．本技術の一実施形態の実施例１１に係る半導体装置＞
≪半導体装置の構成≫
　図４１は、本技術の一実施形態の実施例１１に係る半導体装置１１１の断面図である。実施例１１に係る半導体装置１１１は、図４１に示すように、第１素子チップ１００としての画素チップの画素領域の各画素がカラーフィルタ９１０及びマイクロレンズ９２０（オンチップレンズ）を有している点を除いて、実施例１０に係る半導体装置１０と概ね同様の構成を有する。画素領域に反射防止膜が設けられてもよい。第１半導体装置１００ａは、３～３０μｍ程度に薄肉化されている。
　半導体装置１１１は、さらに、画素チップ１００の、複数のマイクロレンズ９２０側の面に接着剤層９３０を介して接合された透明基板９４０を備える。接着剤層９３０は、全面に限らず、例えば画素領域の周辺の領域にのみ設けられもよい。
≪半導体装置の製造方法≫
　以下、半導体装置１１０の製造方法について、図４２及び図４３に示すフローチャート、図４４Ａ～図４８Ｂ等を参照して説明する。
　最初のステップＳ１２１では、第１素子チップ１００及び複数の第２素子チップ２００を用意する（図４Ａ及び図４Ｂ参照）。具体的には、第１素子チップ１００は、フォトリソグラフィーにより、第１半導体基板１００ａに素子を形成し、第１半導体基板１００ａ上に第１配線層１００ｂを形成することにより生成される。複数の第２素子チップ２００は、フォトリソグラフィーにより、第２半導体基板２００ａとなるウェハにチップ毎の素子を形成し、該ウェハ上に第２配線層２００ｂとなる配線膜を形成した後、ダイシングによりチップ毎に分離することにより生成される。
　次のステップＳ１２２では、第１素子チップ１００と複数の第２素子チップ２００とを接合する（図２３Ａ参照）。具体的には、第１素子チップ１００の第１配線層１００ｂと第２素子チップ２００の第２配線層２００ｂとを向かい合わせに例えば金属接合等により直接接合する。
　次のステップＳ１２３では、第１絶縁膜としてのエッチング停止層９５０（例えばＳｉＮ）を成膜する（図３８Ａ参照）。
　次のステップＳ１２４では、埋め込み膜５００を成膜し、平坦化する（図３８Ｂ参照）。具体的には、ＰＥ－ＣＶＤ法により埋め込み膜５００を成膜した後、グラインダー、ＣＭＰ装置等により埋め込み膜５００を研削、研磨して平坦化する。
　次のステップＳ１２５では、埋め込み膜５００と支持基板５６０とを接合する（図３８Ｃ参照）。具体的には、表面に僅かに酸化膜が形成された半導体基板である支持基板５６０と、保護膜５５０とを直接接合する。支持基板５６０は、ウェハの状態で貼り合わせられる。
　次のステップＳ１２６では、第１素子チップ１００を薄肉化する（図４４Ａ参照）。具体的には、例えばグラインダー、ＣＭＰ装置等により、第１素子チップ１００の第１半導体基板１００ａの裏面（上面）を研削、研磨して第１素子チップ１００を厚さ１０μｍに薄肉化する。
　次のステップＳ１２７では、反射防止膜、カラーフィルタ９１０及びマイクロレンズ９２０を形成する（図４４Ｂ参照）。
　次のステップＳ１２８では、透明基板９４０を接着剤９３０で接合する（図４５Ａ参照）。
　次のステップＳ１２９では、支持基板５６０を薄肉化する。具体的には、例えばグラインダー、ＣＭＰ装置等により、支持基板５６０を厚さ１００μｍ程度に薄肉化する。
　次のステップＳ１３０では、支持基板５６０及び埋め込み膜５００に貫通孔ＴＨを形成する（図４５Ｂ参照）。具体的には、リソグラフィー及びプラズマエッチングにより、支持基板５６０に貫通孔ＴＨを形成する。この際、エッチング停止層９５０でエッチングを停止させることができる。
　次のステップＳ１３１では、第２絶縁膜としての絶縁膜５７０を成膜する（図４６Ａ参照）。具体的には、ＰＥ－ＣＶＤ法又はＡＬＤ法により、全面に絶縁膜５７０を成膜する。
　次のステップＳ１３２では、第１コンタクトホールＣＨ１を形成する（図４６Ｂ参照）。具体的には、プラズマエッチングして絶縁膜５７０、エッチング停止層９５０及び第１配線層１００ｂの絶縁膜１００ｂ１を開口し、第１コンタクトホールＣＨ１を形成する。この結果、貫通孔ＴＨ及び第１コンタクトホールＣＨ１を介して第１配線層１００ｂの内部配線１００ｂ２が露出する。
　次のステップＳ１３３では、配線４００Ｈを形成する（図４７Ａ参照）。具体的には、貫通電極及び裏面配線から成る配線４００Ｈを所謂セミアディティブ法で形成する。先ず、ＰＥ－ＰＶＤ法によりバリアメタル膜としてＴｉ膜を成膜した後、該Ｔｉ膜上にシードメタル膜としてＣｕ膜を成膜して金属膜ＭＦを形成する。次いで、フォトリソグラフィーにより、配線４００Ｈが形成されない箇所を覆うレジストパターンＲを形成する。次いで、レジストパターンＲをマスクとして電界メッキを行い、金属メッキＭＰ（例えばＣｕメッキ）を形成する。次いで、レジストを除去し、ウェットエッチングにより、配線４００Ｈが形成されない箇所を覆う金属膜ＭＦを除去する。この結果、金属メッキＭＰから成る配線４００Ｈが形成される。
　次のステップＳ１３４では、保護膜６００を成膜する（図４７Ｂ参照）。具体的には、例えば感光性の樹脂材料を保護膜６００として成膜する。
　次のステップＳ１３５では、第２コンタクトホールＣＨ２を形成する（図４８Ａ参照）。具体的には、フォトリソグラフィー及びドライエッチングにより、保護膜６００を開口し、第２コンタクトホールＣＨ２を形成する。この結果、第２コンタクトホールＣＨ２を介して配線４００Ｈ（金属メッキＭＰ）の一部（裏面配線）が露出する。
　最後のステップＳ１３６では、外部接続端子７００を形成する（図４８Ｂ参照）。具体的には、第２コンタクトホールＣＨ２に外部接続端子７００（例えば半田ボール）を配線４００Ｈ（金属メッキＭＰ）の一部（裏面配線）と接続されるようにボールマウントにより形成する。
≪半導体装置の効果≫
　半導体装置１１１によれば、プロセス温度に制約のある、カラーフィルタや、オンチップレンズの形成前に、チップ間の接合や、絶縁膜、配線及び埋め込み膜の形成が可能となり、より高品質で信頼性の高い半導体装置を実現できる。また、第１素子チップ１００が画素チップである場合には、第１素子チップ１００の例えば厚さを３０μｍ以下とする必要があるため、機械的強度を確保するために第２素子チップ２００を厚くする必要があり、本技術の外部接続配線のレイアウトが非常に有効である。
＜１２．本技術の変形例＞
　以上説明した各実施例の半導体装置の構成は、適宜変更可能である。
　例えば、上記各実施例の半導体装置の構成を技術的に矛盾しない範囲内で相互に組み合わせてもよい。
　例えば、第２素子チップを含む少なくとも１つのチップの周辺に少なくとも一部が設けられる外部接続配線に加えて、該チップを貫通する貫通電極を設けてもよい。
　例えば、第２素子チップを含む少なくとも１つのチップに沿って配置される配線部と、該チップの第１素子チップ側とは反対側に配置された支持基板を貫通する貫通電極とを含む配線を設けてもよい。
　例えば、第２素子チップを含む少なくとも１つのチップは、単一の第２素子チップであってもよい。
　例えば、少なくとも１つの第１素子チップは、複数の第１素子チップであってもよい。
　例えば、上記実施例６、９、１１に係る半導体装置は、反射防止膜、カラーフィルタ及びマイクロレンズ（オンチップレンズ）の少なくとも１つを有していなくてもよい。例えば白黒画像の生成に用いられる場合は、カラーフィルタが設けられていなくてもよい。例えば測距等のセンシングに用いられる場合は、カラーフィルタ及びマイクロレンズの少なくとも一方が設けられていなくてもよい。
　上記各実施例では、本技術に係る半導体装置が固体撮像装置を構成する場合を例にとって説明したが、本技術に係る半導体装置は、固体撮像装置の一部（例えば処理部）を構成してもよい。例えば、本技術に係る半導体装置は、メモリチップ、ロジックチップ、アナログチップ、インターフェースチップ、ＡＩチップのいずれかを第１素子チップ、第２素子チップとしてもよい。
　上記各実施例の説明で用いた数値、材料、形状、寸法等は、一例であって、これらに限定されるものではない。
＜１３．本技術を適用した固体撮像装置の使用例＞
　図４９は、本技術に係る半導体装置（例えば各実施例及に係る半導体装置）が固体撮像装置（イメージセンサ）を構成する場合の使用例を示す図である。
　上述した各実施例は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングするさまざまなケースに使用することができる。すなわち、図４９に示すように、例えば、鑑賞の用に供される画像を撮影する鑑賞の分野、交通の分野、家電の分野、医療・ヘルスケアの分野、セキュリティの分野、美容の分野、スポーツの分野、農業の分野等において用いられる装置に使用することができる。
　具体的には、鑑賞の分野においては、例えば、デジタルカメラやスマートフォン、カメラ機能付きの携帯電話機等の、鑑賞の用に供される画像を撮影するための装置に、本技術に係る半導体装置を使用することができる。
　交通の分野においては、例えば、自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置に、本技術に係る半導体装置を使用することができる。
　家電の分野においては、例えば、ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビ受像機や冷蔵庫、エアーコンディショナ等の家電に供される装置で、本技術に係る半導体装置を使用することができる。
　医療・ヘルスケアの分野においては、例えば、内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置に、本技術に係る半導体装置を使用することができる。
　セキュリティの分野においては、例えば、防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置に、本技術に係る半導体装置を使用することができる。
　美容の分野においては、例えば、肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置に、本技術に係る半導体装置を使用することができる。
　スポーツの分野において、例えば、スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置に、本技術に係る半導体装置を使用することができる。
　農業の分野においては、例えば、畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置に、本技術に係る半導体装置を使用することができる。
　次に、本技術に係る半導体装置（例えば各実施例に係る半導体装置）の使用例を具体的に説明する。例えば、上述で説明をした各実施例に係る半導体装置は、固体撮像装置５０１として、例えばデジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話など、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。図５０に、その一例として、電子機器５１０（カメラ）の概略構成を示す。この電子機器５１０は、例えば静止画または動画を撮影可能なビデオカメラであり、固体撮像装置５０１と、光学系（光学レンズ）５０２と、シャッタ装置５０３と、固体撮像装置５０１およびシャッタ装置５０３を駆動する駆動部５０４と、信号処理部５０５とを有する。
　光学系５０２は、被写体からの像光（入射光）を固体撮像装置５０１の画素領域へ導くものである。この光学系５０２は、複数の光学レンズから構成されていてもよい。シャッタ装置５０３は、固体撮像装置５０１への光照射期間および遮光期間を制御するものである。駆動部５０４は、固体撮像装置５０１の転送動作およびシャッタ装置５０３のシャッタ動作を制御するものである。信号処理部５０５は、固体撮像装置５０１から出力された信号に対し、各種の信号処理を行うものである。信号処理後の映像信号Ｄｏｕｔは、メモリなどの記憶媒体に記憶されるか、あるいは、モニタ等に出力される。
＜１４．本技術を適用した固体撮像装置の他の使用例＞
　本技術に係る半導体装置（例えば各実施例に係る半導体装置）は、例えば、ＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）センサなど、光を検出する他の電子機器へ適用することもできる。ＴＯＦセンサへ適用する場合は、例えば、直接ＴＯＦ計測法による距離画像センサ、間接ＴＯＦ計測法による距離画像センサへ適用することが可能である。直接ＴＯＦ計測法による距離画像センサでは、フォトンの到来タイミングを各画素において直接時間領域で求めるため、短いパルス幅の光パルスを送信し、高速に応答する受信機で電気的パルスを生成する。その際の受信機に本開示を適用することができる。また、間接ＴＯＦ法では、光で発生したキャリアーの検出と蓄積量が、光の到来タイミングに依存して変化する半導体素子構造を利用して光の飛行時間を計測する。本開示は、そのような半導体構造としても適用することが可能である。ＴＯＦセンサへ適用する場合は、図１６等に示したようなカラーフィルタアレイ及びマイクロレンズアレイを設けることは任意であり、これらを設けなくても良い。
＜１５．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図５１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図５１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図５２は、撮像部１２０３１の設置位置の例を示す図である。
　図５２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図５２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術（本技術）が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。具体的には、本開示の固体撮像装置１１１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、歩留まりを向上させ、製造に係るコストを低減させることが可能となる。
＜１６．内視鏡手術システムへの応用例＞
　本技術は、様々な製品へ応用することができる。例えば、本開示に係る技術（本技術）は、内視鏡手術システムに適用されてもよい。
　図５３は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図５３では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図５４は、図５３に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）等に適用され得る。具体的には、本開示の固体撮像装置１１１は、撮像部１０４０２に適用することができる。内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）等に本開示に係る技術を適用することにより、歩留まりを向上させ、製造に係るコストを低減させることが可能となる。
　ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　また、本技術は、以下のような構成をとることもできる。
（１）少なくとも１つの第１素子チップと、
　前記第１素子チップと積層され、前記第１素子チップよりも小さい少なくとも１つのチップと、
　を備え、
　前記少なくとも１つのチップは、少なくとも１つの第２素子チップを含み、
　前記第１素子チップは、第１半導体基板と第１配線層とが積層された積層構造を有し、
　前記第２素子チップは、第２半導体基板と第２配線層とが積層された積層構造を有し、
　前記第１配線層と前記第２配線層とが向かい合わせに接合され、
　積層方向に関して、前記チップの前記第１素子チップ側とは反対側の面である裏面よりも前記第１素子チップから離れた位置に配置された外部接続端子と、
　前記チップの周辺に少なくとも一部が設けられ、前記第１配線層と前記外部接続端子とを電気的に接続する配線と、
　を更に備える、半導体装置。
（２）前記配線は、積層方向に延びる少なくとも１つの縦配線を有する、（１）に記載の半導体装置。
（３）前記配線は、面内方向に延び、前記縦配線と接続された少なくとも１つの横配線を有する、（２）に記載の半導体装置。
（４）前記少なくとも１つの縦配線は、前記横配線から前記第１半導体基板側に延在する少なくとも１つの第１縦配線と、前記横配線から前記第１半導体基板側とは反対側に延在する少なくとも１つの第２縦配線と、を含む、（３）に記載の半導体装置。
（５）前記配線は、少なくとも前記チップの側面に絶縁膜を介して設けられている、（１）～（４）のいずれか１つに記載の半導体装置。
（６）前記配線は、一端が前記第１配線層に電気的に接続され、且つ、他端が、積層方向に関して、前記裏面よりも前記第１素子チップから離れた位置で前記外部接続端子に接続されている、（１）～（５）のいずれか１つに記載の半導体装置。
（７）前記チップの側面側及び前記裏面側のうち少なくとも前記側面側に設けられた埋め込み膜を更に備える、（１）～（６）のいずれか１つに記載の半導体装置。
（８）前記埋め込み膜は、平坦化されている、（７）に記載の半導体装置。
（９）前記埋め込み膜は、前記チップの前記第１素子チップ側とは反対側の面側に前記外部接続端子の一部を覆うように設けられている、（７）又は（８）に記載の半導体装置。
（１０）前記埋め込み膜及び前記外部接続端子の一部を覆い、該外部接続端子の他部を露出させる絶縁層を更に備える、（７）～（９）のいずれか１つに記載の半導体装置。
（１１）前記チップは、前記第１素子チップから遠ざかるほど幅が狭くなる形状を有する、（１）～（１０）のいずれか１つに記載の半導体装置。
（１２）前記チップの縦断面は、前記第１素子チップから遠ざかるほど幅が狭くなる略テーパ形状である、（１）～（１１）のいずれか１つに記載の半導体装置。
（１３）前記チップの角部は、丸みを帯びている、（１）～（１２）のいずれか１つに記載の半導体装置。
（１４）前記少なくとも１つのチップは、少なくとも１つのダミーチップを含む、（１）～（１３）のいずれか１つに記載の半導体装置。
（１５）前記外部接続端子は、平面視において、少なくとも一部が前記チップとは重ならない、（１）～（１４）のいずれか１つに記載の半導体装置。
（１６）前記絶縁膜は、前記側面側にのみ設けられ、前記チップの前記第１素子チップ側とは反対側の面に設けられた保護膜を更に備える、（５）に記載の半導体装置。
（１７）前記保護膜及び前記外部接続端子の一部を覆い、該外部接続端子の他部を露出させる別の保護膜を更に備える、（１６）に記載の半導体装置。
（１８）前記第１素子チップは、前記第１半導体基板に画素領域が設けられた画素チップである、（１）～（１７）のいずれか１つに記載の半導体装置。
（１９）前記第１素子チップは、前記第１半導体基板に接着剤層を介して透明基板が接合されている、（１８）に記載の半導体装置。
（２０）前記チップに絶縁層を介して接合された支持基板を更に備え、前記外部接続端子は、前記支持基板の前記絶縁層側とは反対側に設けられ、前記配線は、前記絶縁層及び／又は前記支持基板を貫通する貫通電極を有する、（１）～（１９）のいずれか１つに記載の半導体装置。
（２１）前記支持基板は、前記第１素子チップと略同一の大きさである、（２０）に記載の半導体装置。
（２２）前記絶縁層は、前記チップの側面側及び前記チップの前記第１素子チップ側とは反対側に設けられ、前記配線は、前記チップの側面側の前記絶縁層を貫通する第１貫通電極と、前記支持基板を貫通する第２貫通電極と、前記絶縁層内に配置され、前記第１及び第２貫通電極と電気的に接続する横配線と、を有する、（２０）又は（２１）に記載の半導体装置。
（２３）前記支持基板は、半導体基板である、（２０）～（２２）のいずれか１つに記載の半導体装置。
（２４）前記半導体基板には、素子が設けられている、（２３）に記載の半導体装置。
（２５）前記絶縁層は、前記チップの側面側及び前記チップの前記第１素子チップ側とは反対側に設けられ、前記貫通電極は、前記チップの側面側の前記絶縁層及び前記支持基板を貫通する、（２０）～（２４）に記載の半導体装置。
載の半導体装置。
（２６）少なくとも、前記第１配線層の前記第２配線層とは接合されていない部分にエッチング停止層が設けられている、（２０）～（２５）のいずれか１つに記載の半導体装置。
（２７）前記第１素子チップは、第１半導体基板に画素領域が設けられた画素チップである、（２０）～（２６）のいずれか１つに記載の半導体装置。
（２８）前記第１素子チップは、前記第１半導体基板に接着剤層を介して透明基板が接合されている、（２７）に記載の半導体装置。
（２９）（１）～（２８）のいずれか１つに記載の半導体装置を備える、機器。
（３０）第１半導体基板及び第１配線層が積層された第１積層体の前記第１配線層と、前記第２半導体基板及び第２配線層が積層された、前記第１積層体よりも小さい少なくとも１つの第２積層体の前記第２配線層とを向かい合わせに接合する工程と、
　前記第２積層体の前記第１積層体とは反対側から絶縁膜を成膜する工程と、
　前記第２積層体の周辺の前記絶縁膜及び前記第１配線層をエッチングして前記第１配線層の層内配線を露出させる工程と、
　前記第２積層体の少なくとも側面側に前記層内配線に接続される配線を形成する工程と、
　を含む、半導体装置の製造方法。
（３１）前記第２積層体の前記第１積層体とは反対側から埋め込み膜を成膜する工程と、
　少なくとも前記埋め込み膜を研磨して平坦化する工程と、を更に含む、（３０）に記載の半導体装置の製造方法。
（３２）前記少なくとも１つの第２積層体は、厚さが異なる複数の第２積層体であり、
　前記平坦化する工程では、前記複数の第２積層体も研磨して平坦化する、（３１）に記載の半導体装置の製造方法。
（３３）前記平坦化する工程の後に、前記埋め込み膜に支持基板を接合する工程を更に含む、（３１）又は（３２）に記載の半導体装置の製造方法。
（３４）前記第１積層体は、画素チップとなり、前記支持基板を接合する工程の後に、前記第１半導体基板の前記第１配線層側とは反対側に反射防止膜、カラーフィルタ及びオンチップレンズの少なくとも１つを形成する工程を更に含む、（３３）に記載の半導体装置の製造方法。
（３５）第１半導体基板及び第１配線層が積層された第１積層体の前記第１配線層と、前記第２半導体基板及び第２配線層が積層された、前記第１積層体よりも小さい第２積層体の前記第２配線層とを向かい合わせに接合する工程と、
　前記第２積層体の前記第１積層体とは反対側から埋め込み膜を成膜する工程と、
　前記埋め込み膜を平坦化する工程と、
　前記第２積層体の周辺の前記埋め込み膜及び前記第１配線層をエッチングして一端が前記第１配線層の層内配線に接続されるビアを形成する工程と、
　前記埋め込み膜の前記第２積層体側とは反対側の面に前記ビアの他端に電気的に接続される横配線を形成する工程と、
　前記横配線を保護膜で覆う工程と、
　前記保護膜の前記第１積層体とは反対側に支持基板を配置する工程と、
　前記支持基板に前記横配線と接続される貫通電極を形成する工程と、
　を含む、半導体装置の製造方法。
（３６）前記支持基板は、半導体基板であり、前記保護膜で覆う工程と前記支持基板を配置する工程との間に、前記保護膜上に配線層を形成する工程を更に含む、（３５）に記載の半導体装置の製造方法。
（３７）前記第１積層体は、画素チップとなり、前記支持基板を接合する工程の後に、前記第１半導体基板の前記第１配線層側とは反対側に反射防止膜、カラーフィルタ及びオンチップレンズの少なくとも１つを形成する工程を更に含む、（３５）に記載の半導体装置の製造方法。
（３８）第１半導体基板及び第１配線層が積層された第１積層体の前記第１配線層と、前記第２半導体基板及び第２配線層が積層された、前記第１積層体よりも小さい第２積層体の前記第２配線層とを向かい合わせに接合する工程と、
　前記第２積層体の前記第１積層体側とは反対側からエッチング停止層を成膜する工程と、
　前記エッジング停止層の前記第１積層体とは反対側から埋め込み膜を成膜する工程と、
　前記埋め込み膜を平坦化する工程と、
　前記埋め込み膜に支持基板を接合する工程と、
　前記支持基板、前記第２積層体の周辺の前記埋め込み膜及び前記エッチング停止層を貫通する貫通電極を形成する工程と、
　を含む、半導体装置の製造方法。
（３９）前記第１積層体は、画素チップとなり、前記支持基板を接合する工程の後に、前記第１半導体基板の前記第１配線層側とは反対側に反射防止膜、カラーフィルタ及びオンチップレンズの少なくとも１つを形成する工程を更に含む、（３８）に記載の半導体装置の製造方法。
（４０）前記配線は、前記チップを貫通しない、（１）～（２８）に記載の半導体装置。
　１０、２０、３０、４０、５０、６０、７０、８０、９０、１１０、１１１：半導体装置、１００：第１素子チップ、１００ａ：第１半導体基板、１００ｂ：第１配線層、２００、２００Ｂ：第２素子チップ、２００Ｃ：ダミーチップ、２００ａ：第２半導体装置、２００ｂ：第２配線層、３００：絶縁膜、４００、４００Ｄ、４００Ｅ、４００Ｇ、４００Ｈ：配線、４００ａ１：第１貫通電極（貫通電極）、４００ｂ１：横配線、４００ｃ１、４００ｄ１：第２貫通電極（貫通電極）、５００：埋め込み膜、５１０：電子機器（機器）。５５０：保護膜、５６０：支持基板、５７０：絶縁膜、６００：保護膜、７００：外部接続端子、９１０：カラーフィルタ、９２０：オンチップレンズ、９３０：接着剤層、９４０：透明基板。

Claims (39)

  1. 　少なくとも１つの第１素子チップと、
    　前記第１素子チップと積層され、前記第１素子チップよりも小さい少なくとも１つのチップと、
    　を備え、
    　前記少なくとも１つのチップは、少なくとも１つの第２素子チップを含み、
    　前記第１素子チップは、第１半導体基板と第１配線層とが積層された積層構造を有し、
    　前記第２素子チップは、第２半導体基板と第２配線層とが積層された積層構造を有し、
    　前記第１配線層と前記第２配線層とが向かい合わせに接合され、
    　積層方向に関して、前記チップの前記第１素子チップ側とは反対側の面である裏面よりも前記第１素子チップから離れた位置に配置された外部接続端子と、
    　前記チップの周辺に少なくとも一部が設けられ、前記第１配線層と前記外部接続端子とを電気的に接続する配線と、
    　を更に備える、半導体装置。
  2. 　前記配線は、積層方向に延びる少なくとも１つの縦配線を有する、請求項１に記載の半導体装置。
  3. 　前記配線は、面内方向に延び、前記縦配線と接続された少なくとも１つの横配線を有する、請求項２に記載の半導体装置。
  4. 　前記少なくとも１つの縦配線は、
    　前記横配線から前記第１半導体基板側に延在する少なくとも１つの第１縦配線と、
    　前記横配線から前記第１半導体基板側とは反対側に延在する少なくとも１つの第２縦配線と、
    　を含む、請求項３に記載の半導体装置。
  5. 　前記配線は、少なくとも前記チップの側面に絶縁膜を介して設けられている、請求項１に記載の半導体装置。
  6. 　前記配線は、一端が前記第１配線層に電気的に接続され、且つ、他端が、積層方向に関して、前記裏面よりも前記第１素子チップから離れた位置で前記外部接続端子に接続されている、請求項５に記載の半導体装置。
  7. 　前記チップの側面側及び前記裏面側のうち少なくとも前記側面側に設けられた埋め込み膜を更に備える、請求項１に記載の半導体装置。
  8. 　前記埋め込み膜は、平坦化されている、請求項７に記載の半導体装置。
  9. 　前記埋め込み膜は、前記裏面側に前記外部接続端子の一部を覆うように設けられている、請求項７に記載の半導体装置。
  10. 　前記埋め込み膜及び前記外部接続端子の一部を覆い、該外部接続端子の他部を露出させる絶縁層を更に備える、請求項７に記載の半導体装置。
  11. 　前記チップは、前記第１素子チップから遠ざかるほど幅が狭くなる形状を有する、請求項１に記載の半導体装置。
  12. 　前記チップの縦断面は、前記第１素子チップから遠ざかるほど幅が狭くなる略テーパ形状である、請求項１に記載の半導体装置。
  13. 　前記チップの角部は、丸みを帯びている、請求項１に記載の半導体装置。
  14. 　前記少なくとも１つのチップは、少なくとも１つのダミーチップを含む、請求項１に記載の半導体装置。
  15. 　前記外部接続端子は、平面視において、少なくとも一部が前記チップとは重ならない、請求項１に記載の半導体装置。
  16. 　前記絶縁膜は、前記側面側にのみ設けられ、
    　前記チップの前記裏面を覆う保護膜を更に備える、請求項５に記載の半導体装置。
  17. 　前記保護膜及び前記外部接続端子の一部を覆い、該外部接続端子の他部を露出させる別の保護膜を更に備える、請求項１６に記載の半導体装置。
  18. 　前記第１素子チップは、前記第１半導体基板に画素領域が設けられた画素チップである、請求項１に記載の半導体装置。
  19. 　前記第１素子チップは、前記第１半導体基板に接着剤層を介して透明基板が接合されている、請求項１８に記載の半導体装置。
  20. 　前記チップに絶縁層を介して接合された支持基板を更に備え、
    　前記外部接続端子は、前記支持基板の前記絶縁層側とは反対側に設けられ、
    　前記配線は、前記絶縁層及び／又は前記支持基板を貫通する貫通電極を有する、請求項１に記載の半導体装置。
  21. 　前記支持基板は、前記第１素子チップと略同一の大きさである、請求項２０に記載の半導体装置。
  22. 　前記絶縁層は、前記チップの側面側及び前記裏面側に設けられ、
    　前記配線は、
    　前記チップの側面側の前記絶縁層を貫通する第１貫通電極と、
    　前記支持基板を貫通する第２貫通電極と、
    　前記絶縁層内に配置され、前記第１及び第２貫通電極と電気的に接続する横配線と、
    　を有する、請求項２０に記載の半導体装置。
  23. 　前記支持基板は、半導体基板である、請求項２０に記載の半導体装置。
  24. 　前記支持基板には、素子が設けられている、請求項２３に記載の半導体装置。
  25. 　前記絶縁層は、前記チップの側面側及び前記裏面側に設けられ、
    　前記貫通電極は、前記チップの側面側の前記絶縁層及び前記支持基板を貫通する、請求項２０に記載の半導体装置。
    載の半導体装置。
  26. 　少なくとも、前記第１配線層の前記第２配線層とは接合されていない部分にエッチング停止層が設けられている、請求項２５に記載の半導体装置。
  27. 　前記第１素子チップは、第１半導体基板に画素領域が設けられた画素チップである、請求項２０に記載の半導体装置。
  28. 　前記第１素子チップは、前記第１半導体基板に接着剤層を介して透明基板が接合されている、請求項２７に記載の半導体装置。
  29. 　請求項１に記載の半導体装置を備える、機器。
  30. 　第１半導体基板及び第１配線層が積層された第１積層体の前記第１配線層と、前記第２半導体基板及び第２配線層が積層された、前記第１積層体よりも小さい少なくとも１つの第２積層体の前記第２配線層とを向かい合わせに接合する工程と、
    　前記第２積層体の前記第１積層体側とは反対側から絶縁膜を成膜する工程と、
    　前記第２積層体の周辺の前記絶縁膜及び前記第１配線層をエッチングして前記第１配線層の層内配線を露出させる工程と、
    　前記第２積層体の少なくとも側面側に前記層内配線に接続される配線を形成する工程と、
    　を含む、半導体装置の製造方法。
  31. 　前記第２積層体の前記第１積層体側とは反対側から埋め込み膜を成膜する工程と、
    　少なくとも前記埋め込み膜を研磨して平坦化する工程と、
    　を更に含む、請求項３０に記載の半導体装置の製造方法。
  32. 　前記少なくとも１つの第２積層体は、厚さが異なる複数の第２積層体であり、
    　前記平坦化する工程では、前記複数の第２積層体も研磨して平坦化する、請求項３１に記載の半導体装置の製造方法。
  33. 　前記平坦化する工程の後に、前記埋め込み膜に支持基板を接合する工程を更に含む、請求項３１に記載の半導体装置の製造方法。
  34. 　前記第１積層体は、画素チップとなり、
    　前記支持基板を接合する工程の後に、前記第１半導体基板の前記第１配線層側とは反対側に反射防止膜、カラーフィルタ及びオンチップレンズの少なくとも１つを形成する工程を更に含む、請求項３３に記載の半導体装置の製造方法。
  35. 　第１半導体基板及び第１配線層が積層された第１積層体の前記第１配線層と、前記第２半導体基板及び第２配線層が積層された、前記第１積層体よりも小さい第２積層体の前記第２配線層とを向かい合わせに接合する工程と、
    　前記第２積層体の前記第１積層体側とは反対側から埋め込み膜を成膜する工程と、
    　前記埋め込み膜を平坦化する工程と、
    　前記第２積層体の周辺の前記埋め込み膜及び前記第１配線層をエッチングして一端が前記第１配線層の層内配線に接続されるビアを形成する工程と、
    　前記埋め込み膜の前記第２積層体側とは反対側の面に前記ビアの他端に電気的に接続される横配線を形成する工程と、
    　前記横配線を保護膜で覆う工程と、
    　前記保護膜の前記第１積層体側とは反対側に支持基板を配置する工程と、
    　前記支持基板に前記横配線と接続される貫通電極を形成する工程と、
    　を含む、半導体装置の製造方法。
  36. 　前記支持基板は、半導体基板であり、
    　前記保護膜で覆う工程と前記支持基板を配置する工程との間に、前記保護膜上に配線層を形成する工程を含む、請求項３５に記載の半導体装置の製造方法。
  37. 　前記第１積層体は、画素チップとなり、
    　前記支持基板を接合する工程の後に、前記第１半導体基板の前記第１配線層側とは反対側に反射防止膜、カラーフィルタ及びオンチップレンズの少なくとも１つを形成する工程を更に含む、請求項３５に記載の半導体装置の製造方法。
  38. 　第１半導体基板及び第１配線層が積層された第１積層体の前記第１配線層と、前記第２半導体基板及び第２配線層が積層された、前記第１積層体よりも小さい第２積層体の前記第２配線層とを向かい合わせに接合する工程と、
    　前記第２積層体の前記第１積層体側とは反対側からエッチング停止層を成膜する工程と、
    　前記エッジング停止層の前記第１積層体側とは反対側から埋め込み膜を成膜する工程と、
    　前記埋め込み膜を平坦化する工程と、
    　前記埋め込み膜に支持基板を接合する工程と、
    　前記支持基板、前記第２積層体の周辺の前記埋め込み膜及び前記エッチング停止層を貫通する貫通電極を形成する工程と、
    　を含む、半導体装置の製造方法。
  39. 　前記第１積層体は、画素チップとなり、
    　前記支持基板を接合する工程の後に、前記第１半導体基板の前記第１配線層側とは反対側に反射防止膜、カラーフィルタ及びオンチップレンズの少なくとも１つを形成する工程を更に含む、請求項３８に記載の半導体装置の製造方法。
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