JP2004296922A - 積層チップ - Google Patents

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芳信 関口
Takao Yonehara
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Abstract

【課題】小型化・高密度化をはかること。
【解決手段】半導体装置１００は、半導体チップ１と、第１半導体チップ１の上方に配置された半導体チップ２と、第１半導体チップ１の端部から第２半導体チップ２の端部に向かって延びる導電性の接続部１４と、を備える。これによって、第１半導体チップ１と第２半導体チップ２とが電気的に接続される。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の半導体チップが積層された積層チップ及び積層チップを搭載した半導体装置並びにその製造方法に関するものである。
【０００２】
【従来の技術】
プリント回路基板へ半導体装置を高密度に配置すべく、半導体装置の小型化が進んでおり、近年では、ほぼチップサイズにまで小型化された半導体装置ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が開発されている。また、携帯機器等では、メモリ等の付加価値を高めたり容量を増大させたりするため、内部に複数固の半導体チップを搭載したパッケージがある。例えば、複数個の半導体チップを積層させて搭載することにより実装密度を高める構造のパッケージ（以下、「スタックドパッケージ」という。）が開示されている（例えば、特許文献１参照。）。特許文献１には、図８に示すように、半導体チップ５１の回路形成面上に、回路形成面と反対の面を向かい合わせて他の半導体チップ５２が搭載された構造でセラミックパッケージに実装されている半導体装置が開示されている。スタックドパッケージによって小型で高密度の半導体装置が提供されるが、更なる小型化が要求されており、スタックドパッケージでもＣＳＰ構造で半導体チップを積層する方法が求められている。
【０００３】
【特許文献１】
特開平１１−２０４７２０号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のスタックドパッケージでは、図８に示されるように、半導体チップ５１、５２と絶縁性基板５３との間の電気的な接続は、半導体チップ５１、５２の各々の回路形成面の周辺に設けられた電極パッドと絶縁性基板５３上の電極部８０とをワイヤーボンディング５９で接続して行われており、半導体チップ５１、５２の周辺及び絶縁性基板５３に比較的大きな電極パッド及び電極部８０を必要とするため、接続数の増大ともに半導体チップ５１、５２の電極パッド及び絶縁性基板５３の電極部８０の割合が増大し、半導体装置が大型化してしまう。また、ワイヤーボンディングを行う際に、ワイヤーボンダーの治具が半導体チップ５１、５２やすでに配線されたワイヤー５９と接触しないようにするために、電極パッドの間隔を離すことが必要になり、半導体チップ５１、５２及び絶縁性基板５３の回路エリヤの割合が減少してしまう。更に、このような空間配線としてのワイヤー５９は、機械的強度を持たせるために、最終的には絶縁性樹脂５１０によりモールドされるが、ボンディングされたワイヤー５９は、最上の半導体チップ面（図８では半導体チップ５２の上面）よりも高くなるため、最終形態となる半導体装置の高さも高くなってしまう。
【０００５】
本発明は、上記の問題点に鑑みてなされたものであり、小型化・高密度化をはかることを目的とする。
【０００６】
【課題を解決するための手段】
本発明の第１の側面は、積層チップに係り、第１半導体チップと、前記第１半導体チップの上方に配置された第２半導体チップと、前記第１半導体チップの端部から前記第２半導体チップの端部に向かって延びる導電性の接続部と、を備えることを特徴とする。
【０００７】
本発明の好適な実施の形態によれば、前記接続部は、前記第１、２半導体チップの少なくとも一方の側面に接して形成されていることが望ましい。
【０００８】
本発明の好適な実施の形態によれば、前記接続部は、フォトリソグラフィ又は直接描画塗布によって形成されることが望ましい。
【０００９】
本発明の好適な実施の形態によれば、前記第２半導体チップは、前記第１半導体チップの端部と前記第２半導体チップの端部との間に段差が生じるように配置されることが望ましい。
【００１０】
本発明の好適な実施の形態によれば、前記接続部は前記段差部分に沿って延びた部分を含むことが望ましい。
【００１１】
本発明の好適な実施の形態によれば、前記第２半導体チップは、厚さが５０μｍ以下であることが望ましい。
【００１２】
本発明の好適な実施の形態によれば、前記接続部は、厚さが５０μｍ以下であることが望ましい。
【００１３】
本発明の好適な実施の形態によれば、前記第１、２半導体チップの少なくとも一方は、その表面から裏面まで貫通する開口部を通して前記第１半導体チップから前記第２半導体チップに向かって延びる貫通配線を備えることが望ましい。
【００１４】
本発明の好適な実施の形態によれば、前記第１、２半導体チップの少なくとも一方は、断面が台形状であることが望ましい。
【００１５】
本発明の好適な実施の形態によれば、前記第１、２半導体チップの少なくとも一方は、シリコン、ゲルマニウムの少なくとも一方を含むことが望ましい。
【００１６】
本発明の好適な実施の形態によれば、前記第１、２半導体チップの少なくとも一方は、半導体エピタキシャル層を備え、前記半導体エピタキシャル層は、所望の回路が形成された面と、表面を分離して形成された面と、を有することが望ましい。
【００１７】
本発明の好適な実施の形態によれば、前記半導体エピタキシャル層は、シリコン、ゲルマニウム、シリコン・ゲルマニウム混晶半導体、砒化ガリウム化合物半導体の少なくとも１つを含むことが望ましい。
【００１８】
本発明の第２の側面は、半導体装置に係り、上記の積層チップと、配線層が形成された第１面と、貫通孔を通して前記配線層と電気的に接続された実装用外部端子が形成された第２面とを有し、前記第１面に積層チップが搭載された絶縁性基板と、前記配線層と前記積層チップとを電気的に接続する配線と、を備えることを特徴とする。
【００１９】
本発明の第３の側面は、携帯機器に係り、上記の積層チップ又は半導体装置を備えることを特徴とする。
【００２０】
本発明の第４の側面は、積層チップの製造方法に係り、第１半導体チップの上に第２半導体チップを積層する工程と、前記第１半導体チップと前記第２半導体チップの電極間を、フォトリソグラフィ・プロセス又は直接描画塗布による金属配線パターンで接続する工程と、を含むことを特徴とする。
【００２１】
本発明の第５の側面は、積層チップの製造方法に係り、表面に配線層が形成された第１面と、貫通孔を通して前記配線層と電気的に接続された実装用外部端子が形成された第２面とを有する絶縁性基板の所定位置に第１半導体チップを配置する工程と、前記第１半導体チップの上に第２半導体チップを積層する工程と、前記第１半導体チップと前記第２半導体チップの電極間、及び、前記第１、第２半導体チップの少なくとも一方の電極と前記絶縁性基板上の前記配線層との間を、フォトリソグラフィ・プロセス又は直接描画塗布による金属配線パターンで接続する工程と、を含むことを特徴とする。
【００２２】
本発明の好適な実施の形態によれば、前記半導体チップを作製する工程を更に含み、前記半導体チップを作製する工程は、半導体ウエハの表面にポーラス層を形成する工程と、前記ポーラス層に半導体エピタキシャル層を形成する工程と、前記半導体エピタキシャル層に所望の回路を形成する工程と、前記ポーラス層の部分で前記半導体ウエハを分離する工程と、を含むことを特徴とする。
【００２３】
本発明の好適な実施の形態によれば、前記金属配線パターンを形成する工程の後に、前記第１半導体チップの裏面を研磨又はエッチングする工程を含むことが望ましい。
【００２４】
本発明の好適な実施の形態によれば、前記金属配線パターンを形成する工程の後に、第１半導体チップを分離する工程を含むことが望ましい。
【００２５】
【発明の実施の形態】
以下、本発明の好適な実施の形態に係る積層チップ及びこれを搭載した半導体装置について説明する。
【００２６】
［第１の実施の形態］
図１は、本発明の好適な第１の実施の形態に係る積層チップを搭載した半導体装置の概略を示す断面図である。半導体装置１００は、半導体チップを積層して形成された積層チップ３０と、絶縁性基板４と、積層チップ３０を取り囲む封止樹脂１５とを備える。
【００２７】
積層チップ３０は、半導体チップ１と、半導体チップ１の上方に配置された半導体チップ２と、半導体チップ２の上方に配置された半導体チップ３とで構成されている。半導体チップ１、２、３としては、例えば、Ｓｉ、Ｇｅ、Ｃ等の元素半導体を用いてもよいし、ＳｉＧｅ混晶半導体、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＡｌＮ、ＳｉＣ等の２元化合物半導体や各元素を構成元素とする３元、４元化合物半導体を用いてもよい。また、半導体チップ１、２、３の形状は特に限定しないが、半導体チップ１、２、３のエッジに曲率を持たせたり、半導体チップ１、２、３自体を台形状にしたりして、半導体チップ１、２、３の側壁に傾斜を持たせてもよい。半導体チップ１と半導体チップ２との間には接着層９が、半導体チップ２と半導体チップ３との間には接着層１０が、それぞれ設けられており、半導体チップ１、２、３を積層した構造となっている。接着層９、１０としては、半導体チップ間を接着できる材料であればよく、液状のものであってもフィルム状のものであってもよい。また、半導体チップ１、２、３は、最終形態としては接続部１２、１３、１４や封止樹脂１５によって固定されるため、フォトリソグラフィ工程の間に半導体チップ１、２、３を保持できるものであればよい。従って、半導体チップ１、２、３の表面張力等を利用する等の他の方法を用いてもよい。なお、本実施形態では、積層チップとして３枚の半導体チップが積層される場合を一例として示したが、２枚の半導体チップを積層してもよいし、４枚以上の半導体チップを積層してもよい。
【００２８】
積層チップ３０は、接着層８によって配線層５上に接着されている。また、積層チップ３０は、ワイヤーボンディングによってワイヤー配線１１が形成され、配線層５の所定の電極部に電気的に接続されている。さらに、半導体チップ１の端部には、半導体チップ２の端部に向かって延びる導電性の接続部１４が形成され、半導体チップ２の端部には、接続部１４に連結されて半導体チップ３の端部に向かって延びる導電性の接続部１３が形成されており、半導体チップ３と半導体チップ１とが電気的に接続されている。半導体チップ２の端部には、半導体チップ３の端部に向かって延びる導電性の接続部１２が形成されており、半導体チップ２と半導体チップ１とが電気的に接続されている。なお、接続部１４は、接続部１３とは連結されないで、半導体チップ１と半導体チップ２とが電気的に接続されるよう形成されてもよい。
【００２９】
接続部１３、１４は、特に限定しないが、半導体チップ２、３の少なくとも一方の側面に接して形成されるのが望ましく、その厚さは５０μｍ以下であることが望ましい。また、接続部１２、１３、１４に使用する材料としては、Ｃｕ、Ａｌ、Ａｕ、Ｎｉ等が挙げられるが、シリコンプロセスで実績のあるＡｌ、或いは、低コストかつ低抵抗のＣｕを用いることが望ましい。接続部１２、１３、１４の形成方法としては、例えば、蒸着法、スパッタ法、メッキ法等を用いることができる。また、接続部１２、１３、１４は、半導体チップ１、２、３上にパターニングされて形成されるが、そのパターニング法としては、例えば、フォトリソグラフィ法を用いてもよいし、導電性ペーストを配線パターンに塗布する直接描画塗布法を用いてもよい。
【００３０】
絶縁性基板４には、絶縁性基板４を貫通する穴６が形成されている。この穴６の間には、実装用外部端子７が設けられており、プリント基板等に実装する際に、プリント基板上の電極と電気的に接続される。絶縁性基板４としては、絶縁性の材料であれば特に限定しないが、用途に応じて、例えば、ポリイミド、セラミック、ベークライト等を用いることができる。
【００３１】
このように、半導体チップ１と半導体装置全体（パッケージ）とは、ワイヤーボンディングによるワイヤー配線１１で電気的に接続され、半導体チップ１、２、３の各々は、フォトリソグラフィ・プロセス又は直接描画塗布により金属配線が形成されて電気的に接続されている。
【００３２】
半導体チップ２は、半導体チップ１の端部と半導体チップ２の端部との間に段差が生じるように配置されている。この段差は、半導体チップ２の大きさを半導体チップ１よりも小さく設計し、半導体チップ１の上方に配置することによって、半導体チップ１の端部との間に生じたものである。接続部１４は、この段差に沿って形成される。また、半導体チップ２は、この段差で接続部１４が断線しない薄い厚さ（例えば、５０μｍ程度）を有することが望ましい。
【００３３】
同様にして、半導体チップ３は、その大きさを半導体チップ２よりも小さく設計し、半導体チップ２の上方に配置して、半導体チップ２の端部との間に段差が生じるように配置される。接続部１２、１３は、この段差に沿って形成される。また、半導体チップ３は、この段差で接続部１２、１３が断線しない薄い厚さ（例えば、５０μｍ程度）を有することが望ましい。
【００３４】
このように、本実施形態では、半導体チップ２、３は、半導体チップ１上に積層した形態において、フォトリソグラフィ・プロセスで半導体チップ間の配線を形成する場合には、半導体チップのエッジ部におけるレジストの盛り上がりを低減し、また、半導体チップ間の配線の段差部での断線を避けるために、積層された半導体チップの厚さを薄くすることが望ましい。
【００３５】
そこで、本実施形態では、各半導体チップの裏面を研磨やエッチング等によって、半導体チップの厚さを薄くすることが望ましい。また、回路が形成された層をウエハから分離して、他のウエハ、ガラス基板、プラスチック基板などに転写するデバイスレイヤートランスファー（Ｄｅｖｉｃｅ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）技術を利用して、半導体チップの厚さを薄くすることも効果的である。
【００３６】
デバイスレイヤートランスファーの一例としては、例えば、以下のような方法を用いることができる。まず、シリコン単結晶基板を陽極化成してその表面に多孔質シリコンを形成し、この多孔質シリコン上にシリコン単結晶薄膜をエピタキシャル成長させ、このエピタキシャル層に素子を形成する。次に、この素子形成面を支持基板とワックス等で張り合わせて、多孔質シリコン部分を選択的にエッチングする。次に、素子が形成されたエピタキシャル層を、ＳｉＯ２を主成分とする透明絶縁性基板と接着剤により接着した後に、ワックスを過熱軟化させて、支持基板と素子が形成されたエピタキシャル層とを分離して、ＳｉＯ２上のエピタキシャル層にデバイスを作製する。
【００３７】
なお、上記の方法では、シリコン単結晶基板の表面に多孔質シリコン層を形成し、その上に、シリコン層をエピタキシャル成長させた後に、デバイスを作成したが、エピタキシャル層としては、例えば、ＧｅやＳｉＧｅを含む層を成長させた後に、この層にデバイスを形成することができる。このようにＧｅやＳｉＧｅ等を含む層を用いた場合では、歪の効果によってデバイス性能を向上させることができる。
【００３８】
また、半導体チップに用いられるウエハとしては、Ｇｅウエハを用いてもよい。この場合、Ｇｅウエハの表面に多孔質Ｇｅ層を形成し、多孔質Ｇｅ層上にエピタキシャル層としてＧｅや砒化Ｇａを形成し、このエピタキシャル層にデバイスを形成することができる。
【００３９】
また、接続部の配線プロセスの前にポリイミド樹脂等を塗布・除去することによって段差部を埋める等の処置は、接続部の配線パターンを形成プロセスにおいて、半導体チップのエッジ部におけるレジストの盛り上がりを低減し、また、半導体チップ間の接続部の段差部での断線を避ける上で有効である。
【００４０】
また、絶縁性基板４と半導体チップ１、２、３との電気的な接続は、ワイヤーボンディング法や金バンプによる接続だけではなく、例えば、絶縁性基板４が個々の半導体チップに対応した領域を多数有し、絶縁性基板４上のそれぞれの対応する位置に、複数のスタックされた積層チップを配置し、フォトリソグラフィ又は直接描画塗布によるメタル配線形成プロセスにより、半導体チップ間の配線と同時に半導体チップと絶縁性基板４との電気配線を形成してもよい。これによって、一層小型化・高密度化された半導体装置を実現することができる。
【００４１】
また、樹脂封止法としては、金型を利用した樹脂封止法を用いてもよいし、ポッティングのように金型を利用しない樹脂封止法を用いてもよい。封止樹脂１５としては、エポキシ樹脂等の熱硬化樹脂を使用するのが望ましい。
【００４２】
本発明の好適な実施形態に係る半導体装置は、例えば、高密度実装が要求される携帯電話、ＰＤＡ、カメラ、カムコーダー、電子ぺーパー等の携帯機器への搭載に適している。また、このような用途では、積層チップをそのままＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）により直接回路基板やディスプレイ駆動基板に搭載することによって、携帯機器の一層の小型化が可能である。
【００４３】
以上、説明したように、本実施形態によれば、半導体チップ間の電気配線をフォトリソグラフィを使用した一括メタル配線又は電気配線の直接描画塗布等によって形成することにより、半導体チップ間にワイヤーボンディングによって配線を形成する工程を不要にすることができる。これによって、各半導体チップ及び絶縁性基板に設けられる電極パッドが不要となるため、半導体チップの有効エリヤを拡大できるとともに、ワイヤーボンディングに要する空間が不要となり、パッケージ実装の更なる小型化・高密度化が実現される。
【００４４】
［第２の実施の形態］
以下、本発明の第２の実施の形態に係る積層チップを搭載した半導体装置について説明する。本実施形態に係る半導体装置２００は、概略的には、第１の実施の形態に係る半導体装置１００の一部の構成を変更したものである。即ち、半導体装置２００は、図２に示すように、積層チップ３０を上下に引っくり返して配置し、半導体チップ３の表面に絶縁層１７が形成され、絶縁層１７に形成された穴の間にバンプ１６が形成されたものである。また、本実施形態では、ワイヤー配線１１は不要である。バンプ１６としては、導電性の材料を用いることができるが、例えば、金等の金属が用いることが望ましい。半導体チップ３と半導体装置全体（パッケージ）とは、フリップチップボンディングによって電気的に接続され、半導体チップ１、２、３の各々は、フォトリソグラフィ・プロセスにより金属配線が形成されている。
【００４５】
従って、本実施形態によれば、ワイヤーボンディングによって配線を形成する工程を不要にすることができるため、各半導体チップに設けられる電極パッドだけでなく、絶縁性基板上の電極パッドが不要となり、パッケージ実装の更なる小型化・高密度化が実現される。
【００４６】
［第３の実施の形態］
以下、本発明の第３の実施の形態に係る積層チップを搭載した半導体装置について説明する。本実施形態に係る半導体装置３００は、概略的には、第１の実施の形態に係る半導体装置１００の一部の構成を変更したものである。即ち、半導体装置３００は、図３に示すように、ワイヤー配線１１に代わって、配線層５から半導体チップ１の端部に延びる接続部２１が形成されたものである。本実施形態では、半導体チップ間の接続部１２、１３、１４に加えて、絶縁性基板４に形成された配線層５と半導体チップ１との間の電気配線をもフォトリソグラフィを使用した一括メタル配線又は配線パターンの直接描画塗布等によって形成することも可能である。
【００４７】
従って、本実施形態によれば、積層チップを実装する絶縁性基板４において、配線部を形成するためのフォトリソグラフィ又は直接描画塗布を行うことによって、半導体チップ同士の配線に加えて、絶縁性基板と積層チップとの配線も一括して行えるため、更にコンパクトな半導体装置３００を得ることができる。
【００４８】
［第４の実施の形態］
以下、本発明の第４の実施の形態に係る積層チップを搭載した半導体装置について説明する。本実施形態に係る半導体装置４００は、概略的には、第１の実施の形態に係る半導体装置１００の一部の構成を変更したものである。即ち、半導体装置４００は、図４に示すように、半導体チップ２、３の少なくとも一方の表面から裏面まで貫通する開口部に貫通配線１８、１９が形成されたものである。従って、本実施形態では、半導体チップ２、３を貫通する貫通配線１８、１９によって、半導体チップの表面に形成された回路と半導体チップの裏面に配置される別の半導体チップの回路とを電気的に接続することができる。
【００４９】
このような貫通配線１８、１９は、半導体チップを積層する時に形成することも可能であるが、各半導体チップの製造工程において、ウエハの状態で形成することによって、半導体チップを積層した状態でのプロセスを簡略化することができる。
【００５０】
また、これらの貫通配線１８、１９と配線層５との間には、接着層９、１０として異方性導電層を用い、上下方向における電気的な経路を設けることによって、電気的に接続することも可能である。また、このような異方性導電層を用いる代わりに、貫通配線１８、１９と配線層５とを直接接触させ、圧力又は圧力と熱とを同時に印加することによって、電気的に接続することも可能である。
【００５１】
従って、本実施形態によれば、半導体チップ表面の回路と絶縁性基板上の配線層とを電気的に接続する経路の自由度が増し、その結果、例えば半導体チップ表面の回路と絶縁性基板上の配線層との間により短い配線経路を設けることも可能となる。
【００５２】
［第５の実施の形態］
以下、本発明の第５の実施の形態に係る積層チップを搭載した半導体装置について説明する。本実施形態に係る半導体装置５００は、概略的には、第４の実施の形態に係る半導体装置４００の一部の構成を更に変更したものである。即ち、半導体装置５００は、図５に示すように、ワイヤー配線１１に代わって、半導体チップ１の表面から裏面まで貫通する開口部に貫通配線２０が形成されるとともに、配線層５から半導体チップ１の端部に延びる接続部２２が形成されたものである。
【００５３】
従って、本実施形態によれば、半導体チップ表面の回路と絶縁性基板上の配線層とを電気的に接続する経路の自由度が更に増すとともに、絶縁性基板上の電極パッドが不要となり、パッケージ実装の更なる小型化・高密度化をも実現することができる。
【００５４】
以下、上記の積層チップを搭載した半導体装置の製造方法を例示的に説明する
［第１の製造方法］
図６Ａ〜図６Ｄは、本発明の好適な実施の形態に係る半導体装置の第１の製造方法を概略的に説明するための模式図である。まず、図６Ａに示す工程では、回路が形成された半導体チップ１の対応する位置に半導体チップ２を積層し、半導体チップ２の上に半導体チップ３を積層して、積層チップ６００ａを形成する。図７は、積層チップ６００ａを上から見た平面図である。なお、図６Ａ〜図６Ｄでは、図７に示すように、多数の積層チップのうちの２つの断面図を例示的に示したものであり、本実施形態における積層チップの個数はこれに限定されない。なお、半導体チップ２、３は、裏面研磨により厚さ５０μｍ程度まで薄く加工され、接着層としての熱圧着シート９，１０によって接着されるのが望ましい。
【００５５】
次に、図６Ｂに示す工程では、図６Ａに示した積層チップ６００ａ上にレジストを塗布し、露光装置を用いてレジストを塗布した積層チップ６００ａ上にマスクを通して光を照射し、マスクのパターンを積層チップ６００ａ上に焼き付けた後に、積層チップ６００ａに現像処理等を施すフォトリソグラフィを行う。マスクのパターンとしては、配線１２を形成する場合を例にすると、上記フォトリソグラフィによって半導体チップ２の端部から半導体チップ３の端部に向かって延びるパターンの部分のレジストを除去した後に、この部分に、例えば、蒸着法、スパッタ法、メッキ法等を用いて導電性の接続部を形成することができる。配線１３、１４についても同様にして形成されうる。
【００５６】
図６Ｂは、半導体チップ２と半導体チップ３とを接続する配線１２、および、半導体チップ１と半導体チップ３とを接続する配線１３、１４（または、半導体チップ１と半導体チップ２とを接続する配線１４、及び、半導体チップ２と半導体チップ３とを接続する配線１３）が形成された積層チップ６００ｂを表している。本工程では、半導体チップ１と半導体チップ２との間、及び、半導体チップ２と半導体チップ３との間にそれぞれ段差（例えば、約５０μｍ程度）が存在するため、厚膜レジストの塗布及び／又は多数回のレジスト塗布によってレジストパターンを形成するのが望ましい。
【００５７】
なお、この接続部の形成方法としては、フォトリソグラフィ以外の方法を用いてもよく、例えば、導電性ペーストを配線パターンに塗布する直接描画塗布を用いてもよい。
【００５８】
次に、図６Ｃに示す工程では、半導体チップ１の裏面を研磨又はエッチング等により薄くして半導体チップ１’とし（例えば５０μｍ程度）、より薄型化した積層チップ６００ｃが形成される。
【００５９】
次に、図６Ｄに示す工程では、スクライブ（ダイシング）により半導体チップ１を切り分けて半導体チップ１”とし、１個１個の積層チップに分離して、積層チップ６００ｄが完成する。
【００６０】
その後、この積層チップ６００ｄの表面に配線層を形成し、裏面に貫通孔を通して表面の配線層と電気的に接続された実装用外部端子が設けられた絶縁性基板の所定位置にフェイスアップで積層し、半導体チップ１と絶縁性基板の配線とをワイヤーボンディングにより接続した後、封止樹脂１５で取り囲んで、図１の半導体装置１００が完成する。
【００６１】
なお、本実施形態では、半導体チップの裏面を研磨又はエッチング等により薄型化したが、第１の実施形態に記載のデバイスレイヤートランファー技術によって薄型化することも可能である。この技術を用いると半導体層の厚さを更に薄くできるとともに、高精度かつ再現性よく形成することができるため、半導体チップの製造工程を短縮し、歩留りを向上させることができる。また、素子が形成された半導体層と支持基板とを多孔質シリコン層で分離することが可能であるため、半導体チップの裏面を研磨又はエッチングして薄型化する工程が不要となるとともに、元のウエハをリサイクルすることもできる。
【００６２】
［第２の製造方法］
以下、本発明の好適な実施の形態に係る積層チップを搭載した半導体装置の第２の製造方法を例示的に説明する。本実施形態に係る第２の製造方法は、概略的には、第１の製造方法の一部の工程を変更したものである（図２に対応）。即ち、第２の製造方法は、予め半導体チップ３の表面に絶縁性基板４上の配線との接続部を形成しておく、あるいは、図６Ａに示す工程の後に、半導体チップ３上に絶縁膜を形成し、この絶縁膜をフォトリソグラフィ・プロセス等によってパターニングした後に、図６Ｂに示す工程において接続部を形成するものである。また、図６Ｄに示す工程で、１個１個の積層チップに分離した後に、半導体チップ３のうち上記パターニングによって半導体チップ３の表面が露出した部分に金バンプ１６を形成し、絶縁性基板４上の所定位置にフェイスダウンで積層する。これによって、ワイヤーボンディングを用いない図２の半導体装置２００が得られる。また、第２の製造方法では、ワイヤー配線１１を作成する工程が不要である。
【００６３】
［第３の製造方法］
以下、本発明の好適な実施の形態に係る積層チップを搭載した半導体装置の第３の製造方法を例示的に説明する。本実施形態に係る第３の製造方法は、概略的には、第１の製造方法の一部の工程を変更したものである（図３に対応）。即ち、第３の製造方法は、図６Ｂに示す工程において、接続部２１を形成するものである。
【００６４】
第１、２の製造方法では、回路が多数形成された半導体チップ１上で配線部を形成するためのフォトリソグラフィ・プロセス又は直接描画塗布を行っているが、第３の製造方法では、積層チップを実装する絶縁性基板４上で配線部を形成するためのフォトリソグラフィ又は直接描画塗布を行うことにより、半導体チップ同士の配線に加えて、絶縁性基板４と積層チップとの配線も一括して行えるので、図３に示すように、更にコンパクトな半導体装置３００を得ることができる。
【００６５】
［第４の製造方法］
以下、本発明の好適な実施の形態に係る積層チップを搭載した半導体装置の第４の製造方法を例示的に説明する。本実施形態に係る第４の製造方法は、概略的には、第１の製造方法の一部の工程を変更したものである（図４に対応）。即ち、第４の製造方法は、図６Ａに示す工程の前に、半導体チップ２、３に貫通配線１８、１９を形成するものである。
【００６６】
第４の製造方法を実現するための半導体チップの貫通配線の形成方法としては、例えば、半導体製造プロセスで用いられている埋め込み配線形成技術を用いることができる。即ち、半導体チップ２、３の製造工程において、半導体チップ２、３単体の厚さ（例えば、約５０μｍ）よりも深い穴をリアクティブ・イオンビーム・エッチング（ＲＩＥ）を用いて形成し、メッキ、スパッタ等により配線のための金属をその穴に充填する。次に、半導体チップ２、３の裏面を研磨又はエッチングすることによって、半導体チップ２、３の厚さを約５０μｍ以下に薄くして、裏面まで貫通する貫通配線１８、１９を形成することができる。なお、裏面研磨の最終段階で化学エッチングを加えることにより、貫通配線１８、１９が半導体チップ２、３表面から１００ｎｍ程度突き出た形状とするのが望ましい。
【００６７】
一方、積層される側の半導体チップ２、３の回路が形成された面は、化学的機械的研磨（ＣＭＰ）により、部分的に電極が露出した平坦表面に加工される。この露出した電極の所望の位置と貫通配線１８、１９が形成された半導体チップ２、３の裏面の金属配線部との位置合わせを行い、約１０Ｍｐａの圧力を印加することによって、低抵抗の接続が実現される。その他の工程は、第１の製造方法と同様である。
【００６８】
このような貫通配線１８、１９は、半導体チップ２、３を積層する時に形成することも可能であるが、各半導体チップ２、３の製造工程において、ウエハの状態で形成することによって、半導体チップ２、３を積層した状態でのプロセスを簡略化することができる。
【００６９】
［第５の製造方法］
以下、本発明の好適な実施の形態に係る積層チップを搭載した半導体装置の第５の製造方法を例示的に説明する。本実施形態に係る第５の製造方法は、概略的には、第４の製造方法の一部の工程を変更したものである（図５に対応）。即ち、第５の製造方法は、図６Ｂに示す工程において、接続部２２を形成し、更に、第４の製造方法の貫通配線を形成する工程において、半導体チップ１に貫通配線２０を形成するものである。また、第５の製造方法では、ワイヤー配線１１を作成する工程が不要である。
【００７０】
以上、説明したように、本発明の好適な実施形態によれば、半導体チップ間の電気配線をフォトリソグラフィを使用した一括メタル配線又は電気配線の直接描画塗布等によって形成することにより、半導体チップ間にワイヤーボンディングによって配線を形成する工程を不要にすることができる。これによって、各半導体チップに設けられる電極パッドが不要となるため、半導体チップの有効エリヤを拡大できるとともに、ワイヤーボンディングに要する空間が不要となり、パッケージ実装の更なる小型化・高密度化が実現される。また、ワイヤーボンディング工程を省略することによって、実装に要する時間・コストを低減することができる。
【００７１】
さらに、半導体チップと絶縁性基板と間の配線をフォトリソグラフィを使用した一括メタル配線又は電気配線の直接描画塗布等を用いて形成することによって、パッケージ用基板への配線も含めて、ワイヤーボンディング用のパッドが不要となるため、パッケージ実装の一層の小型化・高密度化が実現される。
【００７２】
【発明の効果】
本発明によれば、小型化・高密度化をはかることができる。
【図面の簡単な説明】
【図１】本実施形態の好適な第１の実施形態に係る半導体装置の断面図である。
【図２】本実施形態の好適な第２の実施形態に係る半導体装置の断面図である。
【図３】本実施形態の好適な第３の実施形態に係る半導体装置の断面図である。
【図４】本実施形態の好適な第４の実施形態に係る半導体装置の断面図である。
【図５】本実施形態の好適な第５の実施形態に係る半導体装置の断面図である。
【図６Ａ】本実施形態の好適な半導体装置の製造工程を示す図である。
【図６Ｂ】本実施形態の好適な半導体装置の製造工程を示す図である。
【図６Ｃ】本実施形態の好適な半導体装置の製造工程を示す図である。
【図６Ｄ】本実施形態の好適な半導体装置の製造工程を示す図である。
【図７】本実施形態の好適な積層チップを上から見た平面図である。
【図８】従来のスタックドパッケージ型の半導体装置を示す図である。
【符号の説明】
１：第１半導体チップ
２：第２半導体チップ
３：第３半導体チップ
４：絶縁性基板
５：絶縁性基板に形成された配線層
６：絶縁性基板を貫通する穴
７：実装用外部端子
８、９、１０：接着層
１１：第１半導体チップと絶縁性基板の電極部を接続するワイヤー配線
１２：第１半導体チップ上に積層された第２半導体チップとその上に積層された第３半導体チップを電気的に接続する配線
１３、１４：第１半導体チップと第３半導体チップとを電気的に接続する配線、または、第１半導体チップ、第２半導体チップ、第３半導体チップを電気的に接続する配線
１５：封止樹脂
１６：金バンプ
１８、１９、２０：半導体チップの貫通配線

Claims (1)

  1. 第１半導体チップと、
    前記第１半導体チップの上方に配置された第２半導体チップと、
    前記第１半導体チップの端部から前記第２半導体チップの端部に向かって延びる導電性の接続部と、
    を備えることを特徴とする積層チップ。
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* Cited by examiner, † Cited by third party
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WO2023074136A1 (ja) * 2021-10-26 2023-05-04 ソニーセミコンダクタソリューションズ株式会社 半導体装置、機器及び半導体装置の製造方法

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