JP2765670B2 - 高速ライトスルー機能を有するマルチポートメモリ - Google Patents
高速ライトスルー機能を有するマルチポートメモリInfo
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- JP2765670B2 JP2765670B2 JP5002542A JP254293A JP2765670B2 JP 2765670 B2 JP2765670 B2 JP 2765670B2 JP 5002542 A JP5002542 A JP 5002542A JP 254293 A JP254293 A JP 254293A JP 2765670 B2 JP2765670 B2 JP 2765670B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、メモリセル、ビット
線、ワード線、読み出しポート及び書き込みポートを有
し、これによって、読み出しに使用されるワード線が読
み出しアドレスデコーダに接続され、書き込みに使用さ
れるワード線が書き込みアドレスデコーダに接続され、
また、クロック信号が供給される、マルチポートメモリ
に関する。この発明は、さらに、マルチポートメモリセ
ルによりデータを書き込むための方法からなる。
線、ワード線、読み出しポート及び書き込みポートを有
し、これによって、読み出しに使用されるワード線が読
み出しアドレスデコーダに接続され、書き込みに使用さ
れるワード線が書き込みアドレスデコーダに接続され、
また、クロック信号が供給される、マルチポートメモリ
に関する。この発明は、さらに、マルチポートメモリセ
ルによりデータを書き込むための方法からなる。
【０００２】
【従来の技術】中央処理装置（ＣＰＵ）で用いられる高
速汎用レジスタは、マルチポートスタティックランダム
アクセスメモリ（ＳＲＡＭ）からなる。マルチポートＳ
ＲＡＭは、ｎ個のデータ入力及びデータ出力ポートを有
し、また、ｎ個の別個の書き込み及び読み出しアドレス
ポートを有する。それらは、このように、単一マシンサ
イクル間に、ｎ個の別個のデータ転送を実行することが
できる。このようなレジスタは、いわゆるライトスルー
ケイパビリティを有することを、通常は必要とされる。
すなわち、書き込みポートを介してメモリのメモリセル
の１つに書き込まれるデータは、同一サイクル間で、１
つ以上の読み出しポートを介して読み出される必要があ
る。この手順は、ドイツ特許ＤＥ−Ｃ−２８ １７ ４
３１（ＩＢＭ）を含む多くの従来技術に記載されてい
る。
速汎用レジスタは、マルチポートスタティックランダム
アクセスメモリ（ＳＲＡＭ）からなる。マルチポートＳ
ＲＡＭは、ｎ個のデータ入力及びデータ出力ポートを有
し、また、ｎ個の別個の書き込み及び読み出しアドレス
ポートを有する。それらは、このように、単一マシンサ
イクル間に、ｎ個の別個のデータ転送を実行することが
できる。このようなレジスタは、いわゆるライトスルー
ケイパビリティを有することを、通常は必要とされる。
すなわち、書き込みポートを介してメモリのメモリセル
の１つに書き込まれるデータは、同一サイクル間で、１
つ以上の読み出しポートを介して読み出される必要があ
る。この手順は、ドイツ特許ＤＥ−Ｃ−２８ １７ ４
３１（ＩＢＭ）を含む多くの従来技術に記載されてい
る。
【０００３】ヨーロッパ特許出願ＥＰ−Ａ−０ ４３４
８５２（ＩＢＭ）で知られている、１つのこのような
レジスタ１０の実現例が図１に示される。図示の例は、
データ入力線２０に接続される１個の書き込みポート３
０のみを有する。３個の読み出しポート５０ａ、５０ｂ
及び５０ｃは、図中に示される。それらは、別個のデー
タ出力線６０ａ、６０ｂ及び６０ｃにそれぞれ接続され
る。デコーダ７０は、線１００ａ−ｃ及び８０にそれぞ
れ生じる読み出しアドレス信号ＡＲ１、ＡＲ２、ＡＲ３
及び書き込みアドレス信号ＡＷを復号し、セルアレー４
０内に指示されたワード線を選択する。セルアレー４０
は、従来技術で周知のように、多くのスタティックラッ
チからなる。クロック信号（ＣＥ）は、線９０を介して
セルデコーダ７０及びセルアレー４０に供給される。
８５２（ＩＢＭ）で知られている、１つのこのような
レジスタ１０の実現例が図１に示される。図示の例は、
データ入力線２０に接続される１個の書き込みポート３
０のみを有する。３個の読み出しポート５０ａ、５０ｂ
及び５０ｃは、図中に示される。それらは、別個のデー
タ出力線６０ａ、６０ｂ及び６０ｃにそれぞれ接続され
る。デコーダ７０は、線１００ａ−ｃ及び８０にそれぞ
れ生じる読み出しアドレス信号ＡＲ１、ＡＲ２、ＡＲ３
及び書き込みアドレス信号ＡＷを復号し、セルアレー４
０内に指示されたワード線を選択する。セルアレー４０
は、従来技術で周知のように、多くのスタティックラッ
チからなる。クロック信号（ＣＥ）は、線９０を介して
セルデコーダ７０及びセルアレー４０に供給される。
【０００４】図２には、従来技術のライトスルー手順の
タイミング図が示される。ライトスルー手順は、クロッ
ク信号（ＣＥ）でタイミング規定されると共にエッジで
トリガされる。クロック信号（ＣＥ）は、書き込みポー
ト３０を介してセルアレー４０へ供給されるデータ入力
線２０に生じる有効入力データ（ＤＩ）をストローブす
るために使用される。クロック信号（ＣＥ）が立ち上が
る前に、データ入力線２０のデータ入力（ＤＩ）信号及
びアドレス信号（ＡＷ、ＡＲ）が有効でなければならな
い。アドレス信号は、データ入力線２０の入力データ
（ＤＩ）が書き込まれるアドレスを示す書き込みアドレ
ス信号（ＡＷ）と、出力データ（ＤＯ１、ＤＯ２、ＤＯ
３）が読み出しポート５０ａ−５０ｃを介してデータ出
力線６０ａ−ｃに出力されるアドレスを示す読み出しア
ドレス信号（ＡＲ；ＡＲ１、ＡＲ２、ＡＲ３）とからな
る。アドレス信号（ＡＷ、ＡＲ）に関する最小必要セッ
トアップタイムが図２にＴｓとして示される。
タイミング図が示される。ライトスルー手順は、クロッ
ク信号（ＣＥ）でタイミング規定されると共にエッジで
トリガされる。クロック信号（ＣＥ）は、書き込みポー
ト３０を介してセルアレー４０へ供給されるデータ入力
線２０に生じる有効入力データ（ＤＩ）をストローブす
るために使用される。クロック信号（ＣＥ）が立ち上が
る前に、データ入力線２０のデータ入力（ＤＩ）信号及
びアドレス信号（ＡＷ、ＡＲ）が有効でなければならな
い。アドレス信号は、データ入力線２０の入力データ
（ＤＩ）が書き込まれるアドレスを示す書き込みアドレ
ス信号（ＡＷ）と、出力データ（ＤＯ１、ＤＯ２、ＤＯ
３）が読み出しポート５０ａ−５０ｃを介してデータ出
力線６０ａ−ｃに出力されるアドレスを示す読み出しア
ドレス信号（ＡＲ；ＡＲ１、ＡＲ２、ＡＲ３）とからな
る。アドレス信号（ＡＷ、ＡＲ）に関する最小必要セッ
トアップタイムが図２にＴｓとして示される。
【０００５】クロック信号（ＣＥ）が正になると直ち
に、レジスタ１０は、ライトスルーサイクルを開始す
る。アクセスタイムＴａｃ後、データ出力線６０ａ−ｃ
に有効出力データ（ＤＯ）が生じるまで、クロック信号
（ＣＥ）は、最小時間Ｔｃｅの間でハイに保持される。
データ入力（ＤＩ）及びアドレス信号（ＡＲ、ＡＷ）
は、時間Ｔｃｅよりも長く有効のままでなければならな
い。これらの信号が有効に保たれる延長時間は、Ｔｈで
示され、負のクロックエッジを基準とする。次の書き込
みサイクルが始まる前に、クロック信号（ＣＥ）はロー
になる。
に、レジスタ１０は、ライトスルーサイクルを開始す
る。アクセスタイムＴａｃ後、データ出力線６０ａ−ｃ
に有効出力データ（ＤＯ）が生じるまで、クロック信号
（ＣＥ）は、最小時間Ｔｃｅの間でハイに保持される。
データ入力（ＤＩ）及びアドレス信号（ＡＲ、ＡＷ）
は、時間Ｔｃｅよりも長く有効のままでなければならな
い。これらの信号が有効に保たれる延長時間は、Ｔｈで
示され、負のクロックエッジを基準とする。次の書き込
みサイクルが始まる前に、クロック信号（ＣＥ）はロー
になる。
【０００６】この従来技術の問題点は、書き込みアドレ
スＡＷおよび読み出しアドレスＡＲのタイミングが共通
のクロック信号ＣＥによって制御されており、したがっ
て読み出しアドレスＡＲのデコード（復号）動作が開始
してからデータ出力ＤＯが発生されるまでの読み出しア
クセス時間Ｔａｃが、セルから出力されるデータを読み
出すために必要とされる時間ばかりでなく、ＳＲＡＭセ
ルのラッチをオーバーライトするために必要とされる時
間をも含むので、長くなることである。
スＡＷおよび読み出しアドレスＡＲのタイミングが共通
のクロック信号ＣＥによって制御されており、したがっ
て読み出しアドレスＡＲのデコード（復号）動作が開始
してからデータ出力ＤＯが発生されるまでの読み出しア
クセス時間Ｔａｃが、セルから出力されるデータを読み
出すために必要とされる時間ばかりでなく、ＳＲＡＭセ
ルのラッチをオーバーライトするために必要とされる時
間をも含むので、長くなることである。
【０００７】
【発明が解決しようとする課題】従って、この発明の目
的は、読み出しアクセス時間が短いマルチポートメモリ
を提供することにある。
的は、読み出しアクセス時間が短いマルチポートメモリ
を提供することにある。
【０００８】
【課題を解決するための手段】この目的は、メモリセル
に対してスタティック読み出しワード線を提供すること
により、また、クロック信号を使用してメモリセルへの
書き込みワード線をクロックすることにより達成され
る。本発明のマルチポートメモリは、メモリセル（例え
ば、図３のラッチ２９０）と、上記メモリセルに書き込
まれるべきデータ入力（例えば、ＤＩ）を受け取る書き
込みポート（例えば、２１０）と、上記メモリセルから
読み出されるデータ出力を受け取る読み出しポート（例
えば、２２０）と、書き込み選択信号（例えば、書込み
ワード線信号ＷＬＷ）に応答して上記書き込みポートの
データ入力を上記メモリセルに転送する第１の転送手段
（例えば、２６０）と、読み出し選択信号（例えば、読
み出しワード線信号ＷＬＲ）に応答して上記メモリセル
からのデータ出力を上記読み出しポートに転送する第２
の転送手段（例えば、２７０、２７２、２７４）と、書
き込みアドレス信号（例えば、ＡＷ）をデコード（すな
わち、復号）し、クロック信号（例えば、ＣＥ）の制御
の下に、上記第１の転送手段へ上記書き込み選択信号を
与える第１の回路手段（例えば、書き込みアドレスワー
ドデコーダ２４４およびＡＮＤゲート２４５）と、読み
出しアドレス信号（例えば、ＡＲ）をデコードして上記
第２の転送手段へ上記読み出し選択信号を与える第２の
回路手段（例えば、読み出しアドレスワードデコーダ２
５４）とを含む。上記第２の回路手段は上記クロック信
号に応答せずに動作し、上記第２の回路手段は書き込み
サイクルの期間中に上記読み出しアドレス信号のデコー
ド動作を開始し（例えば、図４および図５において、書
き込みサイクル開始時間ＴｏからＴｗの時間の後に、書
き込みサイクル中に、読み出しアドレス信号ＡＲのデコ
ードを開始し）、かつ上記第１の回路手段は上記第２の
回路手段が上記読み出し選択信号を発生するのとほぼ同
時に上記書き込み選択信号を終端させる（例えば、図５
および図６において、読み出しワード線信号ＷＬＲは読
み出しアドレス信号ＡＲのデコード動作に続いて立上る
が、書込みワード線信号ＷＬＷは読み出しワード線信号
ＷＬＲの立上りとほほ同じ時間に終端する）ことを特徴
とする。
に対してスタティック読み出しワード線を提供すること
により、また、クロック信号を使用してメモリセルへの
書き込みワード線をクロックすることにより達成され
る。本発明のマルチポートメモリは、メモリセル（例え
ば、図３のラッチ２９０）と、上記メモリセルに書き込
まれるべきデータ入力（例えば、ＤＩ）を受け取る書き
込みポート（例えば、２１０）と、上記メモリセルから
読み出されるデータ出力を受け取る読み出しポート（例
えば、２２０）と、書き込み選択信号（例えば、書込み
ワード線信号ＷＬＷ）に応答して上記書き込みポートの
データ入力を上記メモリセルに転送する第１の転送手段
（例えば、２６０）と、読み出し選択信号（例えば、読
み出しワード線信号ＷＬＲ）に応答して上記メモリセル
からのデータ出力を上記読み出しポートに転送する第２
の転送手段（例えば、２７０、２７２、２７４）と、書
き込みアドレス信号（例えば、ＡＷ）をデコード（すな
わち、復号）し、クロック信号（例えば、ＣＥ）の制御
の下に、上記第１の転送手段へ上記書き込み選択信号を
与える第１の回路手段（例えば、書き込みアドレスワー
ドデコーダ２４４およびＡＮＤゲート２４５）と、読み
出しアドレス信号（例えば、ＡＲ）をデコードして上記
第２の転送手段へ上記読み出し選択信号を与える第２の
回路手段（例えば、読み出しアドレスワードデコーダ２
５４）とを含む。上記第２の回路手段は上記クロック信
号に応答せずに動作し、上記第２の回路手段は書き込み
サイクルの期間中に上記読み出しアドレス信号のデコー
ド動作を開始し（例えば、図４および図５において、書
き込みサイクル開始時間ＴｏからＴｗの時間の後に、書
き込みサイクル中に、読み出しアドレス信号ＡＲのデコ
ードを開始し）、かつ上記第１の回路手段は上記第２の
回路手段が上記読み出し選択信号を発生するのとほぼ同
時に上記書き込み選択信号を終端させる（例えば、図５
および図６において、読み出しワード線信号ＷＬＲは読
み出しアドレス信号ＡＲのデコード動作に続いて立上る
が、書込みワード線信号ＷＬＷは読み出しワード線信号
ＷＬＲの立上りとほほ同じ時間に終端する）ことを特徴
とする。
【０００９】クロックされた書き込みワード線は、メモ
リセルの書き込みアドレスデコーダの出力をＡＮＤゲー
トに対して接続することにより構成され、その他方の入
力は、クロック信号に接続される。メモリレジスタのメ
モリセルは、バッファラッチを構成し、その一方のノー
ドは、書き込みビット線に接続され、他方のノードは、
転送デバイスを介して読み出しビット線に接続される。
リセルの書き込みアドレスデコーダの出力をＡＮＤゲー
トに対して接続することにより構成され、その他方の入
力は、クロック信号に接続される。メモリレジスタのメ
モリセルは、バッファラッチを構成し、その一方のノー
ドは、書き込みビット線に接続され、他方のノードは、
転送デバイスを介して読み出しビット線に接続される。
【００１０】読み出しアドレスデコーダは、クロックさ
れないので、読み出しアドレスのタイミングは、もはや
重要ではなく、従って、書き込みアドレスよりも後の時
間でセットアップ可能である。メモリセルは、パイプラ
インモードで動作され、そこでは、書き込み及び読み出
しのフェーズがインタリーブされる。
れないので、読み出しアドレスのタイミングは、もはや
重要ではなく、従って、書き込みアドレスよりも後の時
間でセットアップ可能である。メモリセルは、パイプラ
インモードで動作され、そこでは、書き込み及び読み出
しのフェーズがインタリーブされる。
【００１１】セルを介してデータを書き込むための方法
は、メモリセルに接続される書き込みビット線に対して
書き込まれるべきデータを配置するステップと、書き込
みアドレスポートからクロックされる書き込みワード線
へ書き込みアドレスをストローブするステップと、メモ
リセル内のラッチの内容をオーバーライトするステップ
と、スタティック読み出しワード線を選択するために、
読み出しアドレスをセットアップし、メモリセルのラッ
チの出力データを読み出しビット線上に読み出すステッ
プとからなる。
は、メモリセルに接続される書き込みビット線に対して
書き込まれるべきデータを配置するステップと、書き込
みアドレスポートからクロックされる書き込みワード線
へ書き込みアドレスをストローブするステップと、メモ
リセル内のラッチの内容をオーバーライトするステップ
と、スタティック読み出しワード線を選択するために、
読み出しアドレスをセットアップし、メモリセルのラッ
チの出力データを読み出しビット線上に読み出すステッ
プとからなる。
【００１２】
【実施例】図３には、この発明の実施例が示される。こ
の実施例は、１つの書き込みポート２１０及び３つの読
み出しポート２２０の４ポートメモリセル２００からな
る。書き込みポート２１０は、データ入力バッファ２１
５に接続され、読み出しポート２２０のそれぞれは、デ
ータ出力バッファ２２５に接続される。実施例におい
て、４ポートメモリセル２００は、クロックされた書き
込みワード線２４６及び３つの別個のスタティック読み
出しワード線２５６によりアクセスされる。読み出しワ
ード線２５６は、書き込みワード線２４６とは異なり、
メモリレジスタに供給されるクロック信号（ＣＥ）によ
りクロックされない。図３においては、簡単のために、
読み出しワード線２５６の１本のみが示される。
の実施例は、１つの書き込みポート２１０及び３つの読
み出しポート２２０の４ポートメモリセル２００からな
る。書き込みポート２１０は、データ入力バッファ２１
５に接続され、読み出しポート２２０のそれぞれは、デ
ータ出力バッファ２２５に接続される。実施例におい
て、４ポートメモリセル２００は、クロックされた書き
込みワード線２４６及び３つの別個のスタティック読み
出しワード線２５６によりアクセスされる。読み出しワ
ード線２５６は、書き込みワード線２４６とは異なり、
メモリレジスタに供給されるクロック信号（ＣＥ）によ
りクロックされない。図３においては、簡単のために、
読み出しワード線２５６の１本のみが示される。
【００１３】書き込みアドレス信号（ＡＷ）は書き込み
アドレスポート２４０に生じ、書き込みアドレスバッフ
ァ２４２によりバッファされる。書き込みアドレスワー
ドデコーダ２４４は、書き込みアドレス信号（ＡＷ）を
復号し、データが書き込まれるべきセルに対応する出力
線２４１に信号を出力する。この出力線２４１は、ＡＮ
Ｄゲート２４５に接続され、その他方の入力は、線２３
０のクロック信号（ＣＥ）である。クロックされた信号
は、ＡＮＤゲート２４５からデータが書き込まれるべき
セル２００の書き込みワード線２４６に対して渡され
る。
アドレスポート２４０に生じ、書き込みアドレスバッフ
ァ２４２によりバッファされる。書き込みアドレスワー
ドデコーダ２４４は、書き込みアドレス信号（ＡＷ）を
復号し、データが書き込まれるべきセルに対応する出力
線２４１に信号を出力する。この出力線２４１は、ＡＮ
Ｄゲート２４５に接続され、その他方の入力は、線２３
０のクロック信号（ＣＥ）である。クロックされた信号
は、ＡＮＤゲート２４５からデータが書き込まれるべき
セル２００の書き込みワード線２４６に対して渡され
る。
【００１４】読み出しアドレス信号（ＡＲ）は、読み出
しアドレスポート２５０に生じ、読み出しアドレスバッ
ファ２５２によりバッファされる。読み出しアドレスワ
ードデコーダ２５４は、読み出しアドレス信号（ＡＲ）
を復号し、データが読み出されるべきセル２００と対応
する読み出しワード線２５６に信号を出力する。
しアドレスポート２５０に生じ、読み出しアドレスバッ
ファ２５２によりバッファされる。読み出しアドレスワ
ードデコーダ２５４は、読み出しアドレス信号（ＡＲ）
を復号し、データが読み出されるべきセル２００と対応
する読み出しワード線２５６に信号を出力する。
【００１５】メモリセル２００自体は、１個の書き込み
ポート及び３個の読み出しポートに接続されたＣＭＯＳ
ラッチ２９０を含み、それぞれは、シングルエンド構成
に配置される。書き込みポートは、ラッチ２９０の第１
のラッチノード２８２と書き込みビット線２１７との間
に接続されたＮＦＥＴ転送デバイス２６０により実現さ
れ、また、書き込みビット線２１７は、データ入力バッ
ファ２１５に接続される。ＮＦＥＴ転送デバイス２６０
は、クロックされた書き込みワード線２４６によりゲー
トされる。読み出しポートのそれぞれは、ＮＦＥＴ転送
デバイス２７０、２７２、２７４により実現され、それ
らは、第２のラッチノード２８４と読み出しビット線２
２７の適切な１つとの間に接続され、また、読み出しビ
ット線２２７は、データ出力バッファ２２５に接続され
る。ＮＦＥＴ転送デバイス２７０、２７２、２７４のゲ
ートは、スタティック読み出しワード線２５６の適切な
１本に接続される。ラッチ２９０は、反転ラッチであ
り、インバータバッファ２８０は、ラッチ２９０の出力
と第２のラッチノード２８４との間に接続され、接続さ
れた読み出しビット線のために充分な駆動ケイパビリテ
ィを提供する。
ポート及び３個の読み出しポートに接続されたＣＭＯＳ
ラッチ２９０を含み、それぞれは、シングルエンド構成
に配置される。書き込みポートは、ラッチ２９０の第１
のラッチノード２８２と書き込みビット線２１７との間
に接続されたＮＦＥＴ転送デバイス２６０により実現さ
れ、また、書き込みビット線２１７は、データ入力バッ
ファ２１５に接続される。ＮＦＥＴ転送デバイス２６０
は、クロックされた書き込みワード線２４６によりゲー
トされる。読み出しポートのそれぞれは、ＮＦＥＴ転送
デバイス２７０、２７２、２７４により実現され、それ
らは、第２のラッチノード２８４と読み出しビット線２
２７の適切な１つとの間に接続され、また、読み出しビ
ット線２２７は、データ出力バッファ２２５に接続され
る。ＮＦＥＴ転送デバイス２７０、２７２、２７４のゲ
ートは、スタティック読み出しワード線２５６の適切な
１本に接続される。ラッチ２９０は、反転ラッチであ
り、インバータバッファ２８０は、ラッチ２９０の出力
と第２のラッチノード２８４との間に接続され、接続さ
れた読み出しビット線のために充分な駆動ケイパビリテ
ィを提供する。
【００１６】図４を参照して、図３に示される回路のラ
イトスルー動作を説明する。図示のために、論理「０」
がメモリセル２００のラッチ２９０に初期的に記憶され
ると共に、データがメモリセル２００のラッチ２９０に
書き込まれる際には、書き込みビット線２１７がアップ
（up）レベルであると仮定する。
イトスルー動作を説明する。図示のために、論理「０」
がメモリセル２００のラッチ２９０に初期的に記憶され
ると共に、データがメモリセル２００のラッチ２９０に
書き込まれる際には、書き込みビット線２１７がアップ
（up）レベルであると仮定する。
【００１７】ライトスルー動作の第１のフェーズは、書
き込みパイプライン動作からなり、図４に示されるよう
に、書き込みアドレス（ＡＷ）がＴｏの前の時間Ｔｓで
先にセットアップされている限り、それは、立ち上がる
クロック信号（ＣＥ）によって時点Ｔｏで開始される。
書き込みパイプライン動作の第１ステージにおいて、Ａ
ＮＤゲート２４５を使用して、線２３０のクロック信号
（ＣＥ）は、クロックされた書き込みワード線２４６を
通じて選択されたメモリセルの書き込みポートへ、完全
にスタティックな書き込みアドレスワードデコーダ２４
４の出力をストローブする。書き込みパイプライン動作
の第２ステージにおいて、書き込みワード線２４６が立
ち上がるので、書き込みポートＮＦＥＴ２６０はターン
オンし、このＮＦＥＴが第１のラッチノード２８２をプ
ルアップする。このようにして、ラッチ２９０内に記憶
された「０」をオーバーライトする。図示されたこの発
明の実施例において、書き込みビット線２１７のデータ
は、図４に示されるように、Ｔｏ後の時間Ｔｄｉで有効
となる。第１のラッチノード２８２で獲得されたアップ
レベルは、ラッチ２９０により反転され、付加されたイ
ンバータバッファ２８０により再び反転され、このよう
に、また、第２のラッチノード２８４にアップレベルと
して生じる。ラッチ２９０中の値がオーバーライトされ
た後で、書き込み動作が完了し、また、ラッチ２９０
は、読み出しポートの選択に備えている。データ入力ポ
ート２１０での無効データがラッチ２９０の状態を変化
させないことを確実にするために、書き込みワード線２
４６は、このステージでオフとされる。Ｔｏ後の時間Ｔ
ｃｅでクロック信号（ＣＥ）が立ち下がった後で、書き
込みアドレス信号（ＡＷ）は、さらなる時間であるホー
ルド時間Ｔｈで有効のままでなければならない。その
後、ＡＷ及びデータ入力信号（ＤＩ）は、無効となる。
き込みパイプライン動作からなり、図４に示されるよう
に、書き込みアドレス（ＡＷ）がＴｏの前の時間Ｔｓで
先にセットアップされている限り、それは、立ち上がる
クロック信号（ＣＥ）によって時点Ｔｏで開始される。
書き込みパイプライン動作の第１ステージにおいて、Ａ
ＮＤゲート２４５を使用して、線２３０のクロック信号
（ＣＥ）は、クロックされた書き込みワード線２４６を
通じて選択されたメモリセルの書き込みポートへ、完全
にスタティックな書き込みアドレスワードデコーダ２４
４の出力をストローブする。書き込みパイプライン動作
の第２ステージにおいて、書き込みワード線２４６が立
ち上がるので、書き込みポートＮＦＥＴ２６０はターン
オンし、このＮＦＥＴが第１のラッチノード２８２をプ
ルアップする。このようにして、ラッチ２９０内に記憶
された「０」をオーバーライトする。図示されたこの発
明の実施例において、書き込みビット線２１７のデータ
は、図４に示されるように、Ｔｏ後の時間Ｔｄｉで有効
となる。第１のラッチノード２８２で獲得されたアップ
レベルは、ラッチ２９０により反転され、付加されたイ
ンバータバッファ２８０により再び反転され、このよう
に、また、第２のラッチノード２８４にアップレベルと
して生じる。ラッチ２９０中の値がオーバーライトされ
た後で、書き込み動作が完了し、また、ラッチ２９０
は、読み出しポートの選択に備えている。データ入力ポ
ート２１０での無効データがラッチ２９０の状態を変化
させないことを確実にするために、書き込みワード線２
４６は、このステージでオフとされる。Ｔｏ後の時間Ｔ
ｃｅでクロック信号（ＣＥ）が立ち下がった後で、書き
込みアドレス信号（ＡＷ）は、さらなる時間であるホー
ルド時間Ｔｈで有効のままでなければならない。その
後、ＡＷ及びデータ入力信号（ＤＩ）は、無効となる。
【００１８】ライトスルー動作の第２フェーズは、読み
出しパイプラインからなる。メモリセル２００のラッチ
２９０の書き込みが実行されている間に、既に開始可能
とされており、また、読み出しアドレス信号（ＡＲ）が
有効となると直ちに開始される。読み出しパイプライン
動作の第１ステージにおいて、読み出しアドレス信号
（ＡＲ）は、読み出しアドレスデコーダ２５４で復号さ
れ、読み出しワード線２５６の１本への選択信号とな
る。図４に示されるように、読み出しアドレス信号（Ａ
Ｒ）は、Ｔｏ後の時間Ｔｗで有効となる。第２ステージ
において、読み出しワード線２５６が立ち上がる時、読
み出しＮＦＥＴ転送デバイス２７０−２７４の選択され
た１つがターンオンされる。
出しパイプラインからなる。メモリセル２００のラッチ
２９０の書き込みが実行されている間に、既に開始可能
とされており、また、読み出しアドレス信号（ＡＲ）が
有効となると直ちに開始される。読み出しパイプライン
動作の第１ステージにおいて、読み出しアドレス信号
（ＡＲ）は、読み出しアドレスデコーダ２５４で復号さ
れ、読み出しワード線２５６の１本への選択信号とな
る。図４に示されるように、読み出しアドレス信号（Ａ
Ｒ）は、Ｔｏ後の時間Ｔｗで有効となる。第２ステージ
において、読み出しワード線２５６が立ち上がる時、読
み出しＮＦＥＴ転送デバイス２７０−２７４の選択され
た１つがターンオンされる。
【００１９】図４に示されるように、インバータバッフ
ァ２８０は、選択された読み出しビット線２２７の１つ
を充電し、出力バッファ２２５による増幅後、オーバー
ライトされたセルデータは、Ｔｏ後の時間Ｔｖで選択さ
れた出力ポート２２０に生じる。時間ＴｖとＴｗとの差
は、Ｔａａで示され、Ｔａａは、セル内のデータのため
のアドレスアクセス時間である。それは、図１に示され
る従来技術のメモリレジスタの、図２に示されるアクセ
ス時間Ｔａｃよりも短い。
ァ２８０は、選択された読み出しビット線２２７の１つ
を充電し、出力バッファ２２５による増幅後、オーバー
ライトされたセルデータは、Ｔｏ後の時間Ｔｖで選択さ
れた出力ポート２２０に生じる。時間ＴｖとＴｗとの差
は、Ｔａａで示され、Ｔａａは、セル内のデータのため
のアドレスアクセス時間である。それは、図１に示され
る従来技術のメモリレジスタの、図２に示されるアクセ
ス時間Ｔａｃよりも短い。
【００２０】もしラッチ２９０が最初「１」に充電され
ており、そして、「０」でオーバーライトされる必要が
ある場合、これは、同様の方法で実行される。第１のラ
ッチノード２８２は、書き込みポートＮＦＥＴ２６０を
介して電源電圧から接地へ放電され、このダウン（dow
n）レベル信号は、次の反転ステージを介して伝達さ
れ、選択された読み出しポート転送ＮＦＥＴ２７０−２
７４の１つを介して各出力ポート２２０に読み出され
る。
ており、そして、「０」でオーバーライトされる必要が
ある場合、これは、同様の方法で実行される。第１のラ
ッチノード２８２は、書き込みポートＮＦＥＴ２６０を
介して電源電圧から接地へ放電され、このダウン（dow
n）レベル信号は、次の反転ステージを介して伝達さ
れ、選択された読み出しポート転送ＮＦＥＴ２７０−２
７４の１つを介して各出力ポート２２０に読み出され
る。
【００２１】従来技術の解決に対して、この発明の利点
を図示するために、この発明の外部及び内部信号の基本
的タイミング図が図５に示される。図中に示される参照
文字は、以前に使用されたものと同一である。参照文字
ＷＬＷは、書き込みワード線２４６に発生した信号を示
す。ＢＬＷは、書き込みビット線２１７に発生した信号
を示す。ＷＬＲは、読み出しワード線２５６の１つに発
生した信号を示す。ＢＬＲは、読み出しビット線２２７
の１つに発生した信号を示す。ＮＴは、メモリセル２０
０の第１のラッチノード２８２に発生した信号を示す。
を図示するために、この発明の外部及び内部信号の基本
的タイミング図が図５に示される。図中に示される参照
文字は、以前に使用されたものと同一である。参照文字
ＷＬＷは、書き込みワード線２４６に発生した信号を示
す。ＢＬＷは、書き込みビット線２１７に発生した信号
を示す。ＷＬＲは、読み出しワード線２５６の１つに発
生した信号を示す。ＢＬＲは、読み出しビット線２２７
の１つに発生した信号を示す。ＮＴは、メモリセル２０
０の第１のラッチノード２８２に発生した信号を示す。
【００２２】ライトスルー動作の第１フェーズが図５の
上側に示され、書き込み動作を含む。上述し、図５に示
されるように、それは、２つのステージに分割可能とさ
れ、第１のステージは、書き込みアドレスの復号（図５
にＷ−ｄｅｃとして示される）からなり、第２のステー
ジは、セル２００へのデータの書き込み（図５にＷ−ｃ
ｅｌｌとして示される）からなる。同様に、図５の下側
に示される読み出し動作も、２つのステージに分割さ
れ、第１のステージは、読み出しアドレスの復号（図５
にＲ−ｄｅｃとして示される）からなり、第２のステー
ジは、セル２００からのデータの読み出し（図５にＲ−
ｃｅｌｌとして示される）からなる。
上側に示され、書き込み動作を含む。上述し、図５に示
されるように、それは、２つのステージに分割可能とさ
れ、第１のステージは、書き込みアドレスの復号（図５
にＷ−ｄｅｃとして示される）からなり、第２のステー
ジは、セル２００へのデータの書き込み（図５にＷ−ｃ
ｅｌｌとして示される）からなる。同様に、図５の下側
に示される読み出し動作も、２つのステージに分割さ
れ、第１のステージは、読み出しアドレスの復号（図５
にＲ−ｄｅｃとして示される）からなり、第２のステー
ジは、セル２００からのデータの読み出し（図５にＲ−
ｃｅｌｌとして示される）からなる。
【００２３】図５に示されるように、書き込みアドレス
信号（ＡＷ）は、書き込みクロック信号が時点Ｔｏで立
ち上がる前の時間Ｔｓでセットアップされ、書き込みク
ロック信号（ＣＥ）がＴｏ後の時間Ｔｃｅで立ち下がる
後まで、有効のままでなければならない。これら２つの
信号は、ＡＮＤゲート２４５で結合され、書き込みワー
ド線２４６の信号が立ち上がる。Ｔｏ後の時間Ｔｄｉ
で、データ入力信号（ＤＩ）が現れ、例示されるよう
に、もし、それが「１」であるならば、それによって書
き込みビット線信号（ＢＬＷ）が書き込みビット線２１
７に現れる。書き込みワード線（ＷＬＷ）及び書き込み
ビット線（ＢＬＷ）信号の効果により、上述のように、
セル２００内で第１のラッチノード２８２の電位（信号
ＮＴ）が立ち上がる。
信号（ＡＷ）は、書き込みクロック信号が時点Ｔｏで立
ち上がる前の時間Ｔｓでセットアップされ、書き込みク
ロック信号（ＣＥ）がＴｏ後の時間Ｔｃｅで立ち下がる
後まで、有効のままでなければならない。これら２つの
信号は、ＡＮＤゲート２４５で結合され、書き込みワー
ド線２４６の信号が立ち上がる。Ｔｏ後の時間Ｔｄｉ
で、データ入力信号（ＤＩ）が現れ、例示されるよう
に、もし、それが「１」であるならば、それによって書
き込みビット線信号（ＢＬＷ）が書き込みビット線２１
７に現れる。書き込みワード線（ＷＬＷ）及び書き込み
ビット線（ＢＬＷ）信号の効果により、上述のように、
セル２００内で第１のラッチノード２８２の電位（信号
ＮＴ）が立ち上がる。
【００２４】従来技術の装置とは異なり、書き込みクロ
ック信号（ＣＥ）が立ち上がる前に、読み出しアドレス
信号（ＡＲ）は、有効である必要はない。それは、Ｔｏ
後の時間Ｔｗの後で有効になる。遅れて、読み出しワー
ド線信号（ＷＬＲ）が読み出しワード線２５６上で立ち
上がる。この信号の立ち上がりによって、上述のよう
に、メモリセル２００の第１のラッチノード２８２の値
が読み出しビット線２２７に結合されることになり、立
ち上がる読み出しビット線信号（ＢＬＲ）が読み出しビ
ット線２２７に生じる。この後に、データ出力信号（Ｄ
Ｏ）は、出力２２０に生じる。読み出しアドレスアクセ
スタイムＴａａは、Ｔｏ後の時間Ｔｗで始まる読み出し
サイクル長として図５に示される。
ック信号（ＣＥ）が立ち上がる前に、読み出しアドレス
信号（ＡＲ）は、有効である必要はない。それは、Ｔｏ
後の時間Ｔｗの後で有効になる。遅れて、読み出しワー
ド線信号（ＷＬＲ）が読み出しワード線２５６上で立ち
上がる。この信号の立ち上がりによって、上述のよう
に、メモリセル２００の第１のラッチノード２８２の値
が読み出しビット線２２７に結合されることになり、立
ち上がる読み出しビット線信号（ＢＬＲ）が読み出しビ
ット線２２７に生じる。この後に、データ出力信号（Ｄ
Ｏ）は、出力２２０に生じる。読み出しアドレスアクセ
スタイムＴａａは、Ｔｏ後の時間Ｔｗで始まる読み出し
サイクル長として図５に示される。
【００２５】図５に示される外部信号を用いて達成可能
とされるシミュレーションの結果を図６は示す。図６の
縦軸は信号の電圧値をボルトで示す。横軸は、ナノ秒間
隔で示された時間目盛である。図６は、２つの完全な書
き込み及び読み出しサイクルを示す。２つの書き込みサ
イクルは、Ｗ１−ＣＹＣＬＥ及びＷ０−ＣＹＣＬＥで示
され、図の最上部に記入されている。２つの書き込みサ
イクルは、復号及び書き込みのステージに分割され、図
５と対応して、これらのステージは、Ｗ−ＤＥＣ及びＷ
−ＣＥＬＬでそれぞれ印付けされる。２つの読み出しサ
イクルは、Ｒ１−ＣＹＣＬＥ、Ｒ０−ＣＹＣＬＥで示さ
れ、図の最下部に記入されている。２つの読み出しサイ
クルは、２つの復号及び読み出しのステージに分割さ
れ、図５と対応して、これらのステージは、Ｒ−ＤＥＣ
及びＲ−ＣＥＬＬでそれぞれ示される。
とされるシミュレーションの結果を図６は示す。図６の
縦軸は信号の電圧値をボルトで示す。横軸は、ナノ秒間
隔で示された時間目盛である。図６は、２つの完全な書
き込み及び読み出しサイクルを示す。２つの書き込みサ
イクルは、Ｗ１−ＣＹＣＬＥ及びＷ０−ＣＹＣＬＥで示
され、図の最上部に記入されている。２つの書き込みサ
イクルは、復号及び書き込みのステージに分割され、図
５と対応して、これらのステージは、Ｗ−ＤＥＣ及びＷ
−ＣＥＬＬでそれぞれ印付けされる。２つの読み出しサ
イクルは、Ｒ１−ＣＹＣＬＥ、Ｒ０−ＣＹＣＬＥで示さ
れ、図の最下部に記入されている。２つの読み出しサイ
クルは、２つの復号及び読み出しのステージに分割さ
れ、図５と対応して、これらのステージは、Ｒ−ＤＥＣ
及びＲ−ＣＥＬＬでそれぞれ示される。
【００２６】図６には、時間に対する以下の信号の信号
値が示される。すなわち、アドレス書き込み信号（Ａ
Ｗ）、アドレス読み出し信号（ＡＲ）、クロック信号
（ＣＥ）、書き込みワード線２４６の信号（ＷＬＷ）、
読み出しワード線２５６の信号（ＷＬＲ）、データ入力
信号（ＤＩ）、データ出力信号（ＤＯ）及びラッチ２９
０の第２のラッチノード２８４での信号（ＮＢ）であ
る。これらの信号のそれぞれは、図中の異なる線を用い
て示される。第２の読み出しサイクル（ＲＯ−ＣＹＣＬ
Ｅ）及び第２の書き込みサイクル（Ｗ０−ＣＹＣＬＥ）
においては、書き込みアドレスの立ち下がり（時間２ｎ
ｓにおけるＡＷ）と読み出しアドレスの立ち下がり（時
間４ｎｓにおけるＡＲ）とによって形成される、書き込
みワード線信号（ＷＬＷ）及び読み出しワード線信号
（ＷＬＲ）が第１のサイクル（Ｒ１及びＷ１−ＣＹＣＬ
Ｅにおいて考慮されたメモリセルと同一の書き込みビッ
ト線（ＢＬＷ）及び読み出しビット線（ＢＬＲ）に対し
て付加された他の選択されたメモリセルに関して示され
る。
値が示される。すなわち、アドレス書き込み信号（Ａ
Ｗ）、アドレス読み出し信号（ＡＲ）、クロック信号
（ＣＥ）、書き込みワード線２４６の信号（ＷＬＷ）、
読み出しワード線２５６の信号（ＷＬＲ）、データ入力
信号（ＤＩ）、データ出力信号（ＤＯ）及びラッチ２９
０の第２のラッチノード２８４での信号（ＮＢ）であ
る。これらの信号のそれぞれは、図中の異なる線を用い
て示される。第２の読み出しサイクル（ＲＯ−ＣＹＣＬ
Ｅ）及び第２の書き込みサイクル（Ｗ０−ＣＹＣＬＥ）
においては、書き込みアドレスの立ち下がり（時間２ｎ
ｓにおけるＡＷ）と読み出しアドレスの立ち下がり（時
間４ｎｓにおけるＡＲ）とによって形成される、書き込
みワード線信号（ＷＬＷ）及び読み出しワード線信号
（ＷＬＲ）が第１のサイクル（Ｒ１及びＷ１−ＣＹＣＬ
Ｅにおいて考慮されたメモリセルと同一の書き込みビッ
ト線（ＢＬＷ）及び読み出しビット線（ＢＬＲ）に対し
て付加された他の選択されたメモリセルに関して示され
る。
【００２７】図中の第１の書き込みサイクルは、Ｗ１−
ＣＹＣＬＥである。このサイクルにおいて、１の値は、
メモリセル２００のラッチ２９０内に置かれる。クロッ
ク信号（ＣＥ）が−２ｎｓの時点で「１」（アクティ
ブ）と扱われるしきい値以上に到達する。この時点で、
有効アドレス書き込み信号（ＡＷ）も存在する。−１ｎ
ｓの時点で、データ入力信号（ＤＩ）は、それ以上で論
理的「１」と扱われるしきい値を通過する。その後、こ
の値は、上述のように、メモリセル２００のラッチ２９
０に書き込まれる。読み出しアドレス信号（ＡＲ）は、
０ｎｓの時点で有効となる。第１の読み出しサイクルで
あるＲ１−ＣＹＣＬＥが始まるのがこの時点である。約
３．５ｎｓの時点において、データ出力信号（ＤＯ）が
そのしきい値以上に立ち上がり、有効データが読み出し
ポート２２０の１つに得られる。読み出しアドレス（Ａ
Ｒ）のセットアップから有効データ出力信号（ＤＯ）を
受け取るまでの時間は、略々そ３．５ｎｓであり、図６
にＴａａｌとして示される。従来技術の解決において、
読み出しアドレス信号（ＡＲ）は、クロック信号（Ｃ
Ｅ）がそのしきい値を横切る時点で有効でなければなら
ない。これは、記載のシミュレーションの場合よりも２
ｎｓ早く、従って、従来技術の解決では、Ｔａａｌの値
は、略５．５ｎｓである。
ＣＹＣＬＥである。このサイクルにおいて、１の値は、
メモリセル２００のラッチ２９０内に置かれる。クロッ
ク信号（ＣＥ）が−２ｎｓの時点で「１」（アクティ
ブ）と扱われるしきい値以上に到達する。この時点で、
有効アドレス書き込み信号（ＡＷ）も存在する。−１ｎ
ｓの時点で、データ入力信号（ＤＩ）は、それ以上で論
理的「１」と扱われるしきい値を通過する。その後、こ
の値は、上述のように、メモリセル２００のラッチ２９
０に書き込まれる。読み出しアドレス信号（ＡＲ）は、
０ｎｓの時点で有効となる。第１の読み出しサイクルで
あるＲ１−ＣＹＣＬＥが始まるのがこの時点である。約
３．５ｎｓの時点において、データ出力信号（ＤＯ）が
そのしきい値以上に立ち上がり、有効データが読み出し
ポート２２０の１つに得られる。読み出しアドレス（Ａ
Ｒ）のセットアップから有効データ出力信号（ＤＯ）を
受け取るまでの時間は、略々そ３．５ｎｓであり、図６
にＴａａｌとして示される。従来技術の解決において、
読み出しアドレス信号（ＡＲ）は、クロック信号（Ｃ
Ｅ）がそのしきい値を横切る時点で有効でなければなら
ない。これは、記載のシミュレーションの場合よりも２
ｎｓ早く、従って、従来技術の解決では、Ｔａａｌの値
は、略５．５ｎｓである。
【００２８】第２の書き込みサイクルは、Ｗ０−ＣＹＣ
ＬＥである。このサイクルにおいて、０の値は、メモリ
セル２００のラッチ２９０内に置かれる。クロック信号
（ＣＥ）は、２ｎｓの時点で「１」（アクティブ）と扱
われるしきい値以上に到達する。この時点において、有
効アドレス書き込み信号（ＡＷ）も存在する。３ｎｓの
時点において、データ入力信号（ＤＩ）は、それ以上で
論理的「０」と扱われるしきい値を通過する。それがし
きい値以下に低下するので、この値は、上述のように、
メモリセル２００に書き込まれる。４ｎｓの時点では、
その後、第２の読み出しサイクル、すなわち、Ｒ０−Ｃ
ＹＣＬＥの読み出しアドレス信号（ＡＲ）は、有効とな
る。第２の読み出しサイクルであるＲ０−ＣＹＣＬＥが
始まるのはこの時点である。ライトスルーデータを他の
メモリセルから読み出しポート２２０に導く他の読み出
しワード線信号（ＷＬＲ）が発生される。約７．５ｎｓ
の時点において、データ出力信号（ＤＯ）は、そのしき
い値以下に低下し、有効読み出しが読み出しポート２２
０で得られる。第２の読み出しアドレス信号（ＡＲ）の
セットアップから有効データ出力信号（ＤＯ）の受け取
りまでの時間は、再び略々３．５ｎｓであり、図にＴａ
ａ０として印付けされる。上述のように、これは、従来
技術の解決よりも２ｎｓ早いものである。
ＬＥである。このサイクルにおいて、０の値は、メモリ
セル２００のラッチ２９０内に置かれる。クロック信号
（ＣＥ）は、２ｎｓの時点で「１」（アクティブ）と扱
われるしきい値以上に到達する。この時点において、有
効アドレス書き込み信号（ＡＷ）も存在する。３ｎｓの
時点において、データ入力信号（ＤＩ）は、それ以上で
論理的「０」と扱われるしきい値を通過する。それがし
きい値以下に低下するので、この値は、上述のように、
メモリセル２００に書き込まれる。４ｎｓの時点では、
その後、第２の読み出しサイクル、すなわち、Ｒ０−Ｃ
ＹＣＬＥの読み出しアドレス信号（ＡＲ）は、有効とな
る。第２の読み出しサイクルであるＲ０−ＣＹＣＬＥが
始まるのはこの時点である。ライトスルーデータを他の
メモリセルから読み出しポート２２０に導く他の読み出
しワード線信号（ＷＬＲ）が発生される。約７．５ｎｓ
の時点において、データ出力信号（ＤＯ）は、そのしき
い値以下に低下し、有効読み出しが読み出しポート２２
０で得られる。第２の読み出しアドレス信号（ＡＲ）の
セットアップから有効データ出力信号（ＤＯ）の受け取
りまでの時間は、再び略々３．５ｎｓであり、図にＴａ
ａ０として印付けされる。上述のように、これは、従来
技術の解決よりも２ｎｓ早いものである。
【００２９】
【図１】従来技術のレジスタの実現を示す図である。
【図２】図１の回路を用いるライトスルー手順のタイミ
ング図である。
ング図である。
【図３】この発明を用いる４ポートＳＲＡＭを示す図で
ある。
ある。
【図４】図３の回路を用いるライトスルー手順のタイミ
ング図である。
ング図である。
【図５】この発明のシミュレーションのために使用され
るインタリーブされたタイミング図である。
るインタリーブされたタイミング図である。
【図６】この発明のシミュレーションにより発生される
タイミング信号及び波形を示す図である。
タイミング信号及び波形を示す図である。
２００ ４ポートメモリセル ２１０ 書き込みポート ２２０ 読み出しポート ２８２ 第１のラッチノード ２６０ ＮＦＥＴ転送デバイス ２７０、２７２、２７４ ＮＦＥＴ転送デバイス ２８４ 第２のラッチノード
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−201293（ＪＰ，Ａ) 特開 平３−224197（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41 G11C 11/401
Claims (3)
- 【請求項１】 メモリセルと、 上記メモリセルに書き込まれるべきデータ入力を受け取
る書き込みポートと、 上記メモリセルから読み出されるデータ出力を受け取る
読み出しポートと、 書き込み選択信号に応答して上記書き込みポートのデー
タ入力を上記メモリセルに転送する第１の転送手段と、 読み出し選択信号に応答して上記メモリセルからのデー
タ出力を上記読み出しポートに転送する第２の転送手段
と、 書き込みアドレス信号をデコードし、クロック信号の制
御の下に、上記第１の転送手段へ上記書き込み選択信号
を与える第１の回路手段と、 読み出しアドレス信号をデコードして上記第２の転送手
段へ上記読み出し選択信号を与える第２の回路手段とを
含み、 上記第２の回路手段は上記クロック信号に応答せずに動
作し、上記第２の回路手段は書き込みサイクルの期間中
に上記読み出しアドレス信号のデコード動作を開始し、
かつ上記第１の回路手段は上記第２の回路手段が上記読
み出し選択信号を発生するのとほぼ同時に上記書き込み
選択信号を終端させることを特徴とする、マルチポート
メモリ。 - 【請求項２】 書き込みサイクルは、上記書き込みアド
レス信号をデコードする第１の部分と、データを上記メ
モリセルに書き込む第２の部分からなり、読み出しサイ
クルは、上記読み出しアドレス信号をデコードする第１
の部分と、上記メモリセルからデータを読み出す第２の
部分からなり、上記書き込みサイクルの上記第２の部分
が上記読み出しサイクルの上記第１の部分と同時に生じ
ることを特徴とする請求項１に記載のマルチポートメモ
リ。 - 【請求項３】 上記第１の回路手段は、上記書き込みア
ドレス信号を受け取る第１デコーダと、第１デコーダの
出力およびクロック信号を受け取り、出力に上記書き込
み選択信号を発生するＡＮＤゲートとよりなることを特
徴とする請求項１または２に記載のマルチポートメモ
リ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE92101965.9 | 1992-02-06 | ||
| EP92101965A EP0554489B1 (en) | 1992-02-06 | 1992-02-06 | Multi-port static random access memory with fast write-thru scheme |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684362A JPH0684362A (ja) | 1994-03-25 |
| JP2765670B2 true JP2765670B2 (ja) | 1998-06-18 |
Family
ID=8209307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5002542A Expired - Lifetime JP2765670B2 (ja) | 1992-02-06 | 1993-01-11 | 高速ライトスルー機能を有するマルチポートメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5473574A (ja) |
| EP (1) | EP0554489B1 (ja) |
| JP (1) | JP2765670B2 (ja) |
| DE (1) | DE69230366T2 (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640534A (en) * | 1994-10-05 | 1997-06-17 | International Business Machines Corporation | Method and system for concurrent access in a data cache array utilizing multiple match line selection paths |
| TW330265B (en) | 1994-11-22 | 1998-04-21 | Hitachi Ltd | Semiconductor apparatus |
| JP3569811B2 (ja) * | 1995-01-25 | 2004-09-29 | 株式会社ルネサステクノロジ | パイプライン処理機能を有するデータ処理装置 |
| US5802586A (en) * | 1995-02-27 | 1998-09-01 | Motorola, Inc. | Cache memory having a read-modify-write operation and simultaneous burst read and write operations and a method therefor |
| US5612923A (en) * | 1996-05-09 | 1997-03-18 | Northern Telecom Limited | Multi-port random access memory |
| US5561638A (en) * | 1995-11-30 | 1996-10-01 | Northern Telecom Limited | Multi-port SRAM core array |
| US5831896A (en) * | 1996-12-17 | 1998-11-03 | International Business Machines Corporation | Memory cell |
| US5761147A (en) * | 1997-02-21 | 1998-06-02 | International Business Machines Corporation | Virtual two-port memory structure with fast write-thru operation |
| US5748539A (en) * | 1997-03-05 | 1998-05-05 | Sun Microsystems, Inc. | Recursive multi-channel interface |
| US5959935A (en) * | 1997-05-30 | 1999-09-28 | Sgs-Thomson Microelectronics S.R.L. | Synchronization signal generation circuit and method |
| KR100253391B1 (ko) * | 1997-12-27 | 2000-05-01 | 김영환 | 투 포트 에스램의 라이트 스루 기능을 갖는 고속회로 |
| KR100289386B1 (ko) * | 1997-12-27 | 2001-06-01 | 김영환 | 멀티 포트 에스램 |
| US6330182B1 (en) | 1998-09-23 | 2001-12-11 | Intel Corporation | Method for evaluating soft error immunity of CMOS circuits |
| US6593967B1 (en) | 1998-12-16 | 2003-07-15 | Eastman Kodak Company | Electronic camera having dual clocked line memory |
| US6229754B1 (en) * | 2000-02-09 | 2001-05-08 | International Business Machines Corporation | Write through function for a memory |
| US6504786B1 (en) * | 2000-11-07 | 2003-01-07 | Gautam Nag Kavipurapu | High speed, scalable, dynamic integrated programmable switch (DIPS) device |
| US6938142B2 (en) | 2002-08-28 | 2005-08-30 | Micron Technology, Inc. | Multi-bank memory accesses using posted writes |
| JP4019021B2 (ja) * | 2003-07-14 | 2007-12-05 | 日本テキサス・インスツルメンツ株式会社 | 半導体メモリセル |
| JP4510498B2 (ja) * | 2004-04-05 | 2010-07-21 | セイコーインスツル株式会社 | 半導体集積回路 |
| FR2871922A1 (fr) * | 2004-06-17 | 2005-12-23 | St Microelectronics Sa | Cellule de memoire vive a encombrement et complexite reduits |
| KR100635176B1 (ko) | 2005-01-28 | 2006-10-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그것의 라이트 데이터 멀티플렉싱방법 |
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