KR0160563B1

KR0160563B1 - 동기형 반도체 기억 장치 및 그 판독 제어 방법

Info

Publication number: KR0160563B1
Application number: KR1019950010460A
Authority: KR
Inventors: 요시히로 다케마에
Original assignee: 세키자와 다다시; 후지쯔 가부시키가이샤
Priority date: 1994-07-14
Filing date: 1995-04-29
Publication date: 1998-12-01
Also published as: JP3380050B2; TW275710B; KR960006014A; JPH0831169A; US5568427A

Abstract

본 발명의 목적은 액세스의 낭비 시간을 저감시키는데 있다.

메모리 셀 어레이(10)의 1 행분의 데이타를 유지하는 레지스터(17)와, 비트선(B1, *B1, B2, *B2)과 이것에 대응하는 레지스터의 비트와의 사이를 온/오프 시키는데 제1 스위치 소자군(N11, N14, N21, N24)과, 비트선과 데이타 버스(DB, *DB)와의 사이를 온/오프시키는 제2 스위치 소자군(N12, N15, N22, N25)과, 데이타 버스와 기억 소자와의 사이를 온/오프시키는 제3 스위치 소자군(N13, N16, N23, N26)을 구비하고, 메모리 셀에 대하여 랜덤 액세스하는 경우에는 열디코더(16)의 출력으로 제2 스위치 소자를 선택 제어하며, 레지스터로부터 데이타를 직렬로 판독하는 경우에는 행디코더(12)로 선택된 1행분의 메모리 셀의 내용을 제1 스위치 소자군을 제어하여 레지스터에 기록한 후, 열디코더의 출력으로 제3 스위치 소자를 순차적으로 선택 제어한다.

Description

동기형 반도체 기억 장치 및 그 판독 제어 방법

제1도는 본 발명의 일실시예의 동기형 DRAM의 개략 구성을 도시하는 블록도.

제2도는 메모리 셀 어레이가 2행 2열인 메모리 셀로 구성되어 있는 경우의 제1도의 뱅크 0의 주요부 회로도.

제3도는 제1도의 동기형 DRAM의 동작예를 도시하는 타임 차트.

제4도는 종래의 동기형 DRAM의 개략 구성을 도시하는 블록도.

제5도는 제4도의 동기형 DRAM의 동작예를 도시하는 타임 챠트.

* 도면의 주요부분에 대한 부호의 설명

10 ,20 : 메모리 셀 어레이 11, 21, 21A, 21B : 행 어드레스 버퍼 레지스터

12, 22 : 행디코더 13, 23, 131, 132 : 센스 앰프

14, 14A, 24, 24A : 열스위치 회로

15, 15A, 15B, 25, 25A, 25B : 열 어드레스 카운터

16, 26 : 열디코더 17, 27 : 행데이타 레지스터

18, 28 : 멀티플렉서(MPX) 19, 29 : 디멀티플렉서(DMPX)

30 : 입출력 회로 31, 31A : 제어 회로

171, 172 : 플립플릅

본 발명은 클록에 동기하여 동작하는 동기형 반도체 기억 장치 및 그 판독 제어 방법에 관한 것이다.

VARM(비디오 RAM)에서는 DRAM 메모리 셀 어레이에 대하여 통상의 랜덤 액세스 회로에 부가하여 칩 전유 면적이 비교적 넓은 직렬 액세스 회로를 구비하고 있으며, 입출력 단자수가 통상의 DRAM의 약 2배이므로 가격이 통상 DRAM의 약 2배로 높다.

한편, 마이크로 프로세서의 시스템 클록 주파수의 향상에 따라 제4도에 도시하는 바와 같은 동기형 DRAM이 개발되어 있다.

동기형 DRAM은 외부에서 공급되는 클롤 CLK의 상승 에지에 동기하여 명령의 래치 또는 데이타의 입출력을 행하는 동기형 DRAM으로, 제1데이타까지의 액세스 타임은 비동기형 DRAM과 거의 동일하지만, 제2 데이타 이후를 클록 단위로 고속 판독하는 것이 가능하다. 또한, 뱅크 0의 메모리 셀 어레이(10)와 뱅크 1의 메모리 셀 어레이(20)를 가지며, 메모리 셀 어레이(10)와 메모리 셀 어레이(20)가 교대로 예컨대 4 워드마다 판독함으로써, 프라차지 시간을 외관상 숨길 수 있으며, 행 어드레스가 다르더라도 끊임없이 액세스할 수 있다. 동기형 DRAM은 VRAM보다도 칩면적이 적어서 염가이다.

그래서, 이러한 동기형 DRAM을 VRAM으로서 이용하는 것이 기대되고 있다.

그러나, 예컨대 메모리 셀 어레이(10)로부터 데이타가 연속하여 판독되고, 이 데이타가 비디오 신호로 변환되고 있는 도중에 화상 처리의 응용 프로그램에 있어서, 메모리 셀 어레이(10)의 다른 어드레스로부터 데이타를 판독하고, 그 값에 따라서 메모리 셀 어레이(10)의 내용을 재기록하는 경우에는 메모리 셀 어레이(10)와 메모리 셀 어레이(20)가 교대로 데이타를 판독할 수 없으므로, 제5도에 도시하는 바와 같이 연속적인 데이타 액세스를 할 수 없으며, 낭비 시간이 발생된다.

이 문제의 발생을 제5도에 기초하여 구체적으로 설명한다. 제5도는 JEDEC의 규격에 따른 동작을 도시하고 있으며, 버스트 길이가 4이고 CAS 레이턴시(latency)가 2인 경우를 나타낸다. 또, 메모리 셀 어레이(10)의 비트선은 t0보다 이전에 프리차지되어 있다. 다음에 있어서, 예컨대(t0)의 동작은 시점은 t0으로부터 시작되는 일련의 동작을 의미한다.

(t0)제어 회로(31)는 어드레스 AD를 RA01로 하여 행 어드레스 버퍼레지스터(11)에 유지시킨다. 이 행 어드레스 RA01이 행디코더(12)로 디코드되고, 메모리 셀 어레이(10)내의 1개의 워드선이 선택되며, 1행분의 메모리 셀의 기억 내용이 비트선상에 판독된다. 다음에 비트선상의 데이타가 센스 앰프(13)로 증폭된다.

(t2) 제어회로(31)는 어드레스 AD를 CA01로 하여 열 어드레스 카운터(15)에 유지시킨다. 이 열 어드레스 CA01이 열디코더(16)로 디코드되고, 열디코더(16)의 출력에 따른 비트선상의 데이타 DOO이 열스위치 회로(14)를 통하여 입출력 회로(30)에 공급되며, 입출력 회로(30)내의 플립플롭에 유지되어 출력된다.

(t4) 시점 t4에서 DRAM으로부터 출력되는 데이타 DOO이 외부에서 판독된다. 제어 회로(31)는 열 어드레스 카운터(15)에 클록을 공급하여 열 어드레스를 증분시킨다. 이 열 어드레스에 따른 비트선상의 데이타 DO1이 열스위치 회로(14)를 통하여 입출력 회로(30)에 공급되며, 입출력 회로(30)내의 플립플롭에 유지되어 출력된다.

이하, 시점 t4와 같은 동작이 시점 t7까지 반복되며, t4∼t7에 있어서 연속된 4워드의 데이타 DOO∼DO3이 입출력 회로(30)로부터 출력된다.

(t6) 다음 액세스에 구비하여 메모리 셀(100의 비트선이 프리차지된다. 상기 규격상 상기 프라차지시에는 행 및 열 어드레스 버퍼(11, 15) alc 입출력 회로(30)내의 플립플롭의 내용이 모두 클리어되지만, 클록 CLK의 1 사이클이 예컨대 10ns로 극히 단시간이므로, 시점 t6에서 외부 신호를 접수하고 나서 이 클리어가 실행되기까지의 신호 전과 지연에 의하여 시점 t7에서의 데이타 DO3의 출력은 보증된다.

(t9∼t13) t0∼t4에서의 동작과 동일하게 동일 뱅크의 메모리 셀어레이(10)의 다는 워드선에서 선택된 1행분의 데이타 중 연속된 4워드의 데이타 DX0∼DX3이 t13∼t16에 있어서 입출력 회로(30)로부터 출력된다.

따라서, t8로부터 t12까지의 5클록 사이클이 낭비 시간이 된다.

본 발명의 목적은 이러한 문제점을 감안하여 워드선에서 선택된 메모리셀로부터 1워드씩 연속하여 데이타를 판돈하고 있는 도중에 동일 뱅크에 대하여 랜덤 액세스 요구가 있는 경우, 낭비 시간을 저감할 수 있는 동기형 반도체 기억 장치 및 그 판독 제어 방법을 제공하는 것에 있다.

제1 발명에서는 메모리 셀 어레이와 상기 메모리 셀 어레이에 대하여 데이타 액세스를 위한 데이타 액세스 회로를 가지며, 상기 데이타 액세스 회로는 상기 메모리 셀 어레이내의 워드선을 선택하는 행 어드레스 디코더와 열 디코더를 구비하며, 클록에 동기하여 동작하는 동기형 반도체 기억 장치에 있어서, 상기 데이타 액세스 회로는 상기 메모리 셀 어레이내의 워드선에서 동시에 선택되는 메모리 셀의 수와 같은 기억 소자를 구비한 레지스터와, 상기 비트선과 이것에 대응하는 상기 기억 소자와의 사이를 온/오프시키는 제1 스위치 소자군과, 상기 비트선과 데이타 버스와의 사이를 온/오프시키는 제2 스위치 소자군과, 상기 데이타 버스와 상기 기억 소자와의 사이를 온/오프시키는 제3 스위치 소자군을 구비한 열 스위치 회로와 상기 메모리 셀에 대하여 판독/기록하는 경우에는 상기 열디코더의 출력으로 상기 제2 스위치 소자군의 1워드분을 선택 제어하며, 상기 레지스터로부터 데이타를 판독하는 경우에는 상기 열디코더의 출력으로 상기 제3 스위치 소자군의 1워드분을 선택 제어하고, 워드선에서 선택된 메모리 셀의 내용을 상기 레지스터에 기록하는 경우에는 상기 제1 스위치 소자군을 일괄 제어하는 제어회로를 가진다.

제1발명에서는 워드선에서 선택된 메모리 셀에서 1워드씩 연속하여 데이타를 판독하고 있는 도중에 메모리 셀에 대하여 액세스 요구가 있는 경우, 다음의 제2 발명의 동기형 반도체 기억 장치의 판독 제어 방법으로 동작시킴으로써, 레지스터로부터의 연속 판독과 메모리 셀에 대한 액세스를 부분적으로 병행하여 행할 수 있으므로 낭비 시간을 저감할 수 있다.

제2발명의 판독 제어 방법에서는 상기 메모리 셀의 워드선에서 선택된 메모리 셀로부터 1워드씩 차례로 데이타를 판독하는 직렬 리드의 경우에는 상기 제1 스위치 소자군을 일괄 제어하여 상기 워드선에서 선택된 메모리 셀의 내용을 상기 레지스터에 기록하고, 상기 열디코더의 출력으로 상기 제3스위치 소자군의 1 워드분을 차례로 선택 제어하여 상기 레지스터로부터 데이타를 판독하며, 상기 직렬 리드중에 상기 메모리 셀 어레이에 대하여 액세스를 행하는 경우에는 상기 직렬 리드와 병행하여 액세스 대상의 상기 메모리 셀에 대응한 워드선을 선택시키고, 상기 직렬 리드 동작에 있어서의 상기 제3스위치 소자군의 선택 제어를 중단하고, 상기 제2 스위치 소자군의 1워드분을 선택 제어하여 상기 메모리 셀에 대응한 비트선으로부터 데이타를 판독하고, 직렬 리드 동작을 계속 시킨다.

제1발명의 동기형 반도체 기억 장치는 직렬 리드를 행하지 않는 경우에는 종래의 통상의 동기형 반도체 기억 장치로서 사용할 수 있고, 각종 화상 처리 장치에도 이용할 수 있으며, 범용성이 높다. 또한, 종래의 통상의 동기형 반도체 기억 장치에 부가한 본 발명의 특징 부분의 구성이 간단하므로 고가격화를 억제할 수 있다.

제1 발명의 제1 양태에서는 상기 제1 발명의 구성에 입력단이 어드레스 버스에 접속된 제1열 어드레스 카운터와, 입력단이 상기 어드레스에 접속된 제2열 어드레스 카운터와, 상기 제1 및 제2열 어드레스 카운터의 한쪽의 출력을 선택하여 상기 열디코더에 공급하는 멀티플렉서와, 상기 열디코더의 출력을 상기 제2 스위치 소자군과 제3 스위치 소자군의 한쪽의 제어 입력단에 공급하는 디멀티플렉서를 구비하고 있으며, 상기 제어 회로는 상기 메모리 셀에 대하여 액세스하는 경우에는 상기 어드레스 버스상의 어드레스를 상기 제1열 어드레스 카운터에 유지시키고, 상기 멀티플렉서에 대하여 상기 제1열 어드레스 카운터의 출력을 선택시키며, 상기 디멀티플렉서에 대하여 상기 제2 스위치 소자군을 선택시키고, 상기 레지스터로부터 데이타를 순차적으로 판독하는 직렬 리드의 경우에는 상기 어드레스 버스상의 어드레스를 상기 제2열 어드레스 카운터에 유지시키고, 상기 멀티플렉서에 대하여 상기 제2열 어드레스 카운터의 출력을 선택시키며, 상기 디멀티플렉서에 대하여 상기 제3 스위치 소자군을 선택시키고, 상기 레지스터로부터 데이타를 1 워드 판독할 때마다 상기 제2열 어드레스 카운터의 값을 증분시킨다.

이러한 제1 양태에 의하면, 상기 제2 발명의 방법을 용이하게 실시할 수 있다. 제1 발명의 제2 양태에서는 상기 제1 양태에 있어서 상기 제어회로는 상기 레지스터로부터 데이타를 판독하는 제1 동작 중에 제2 동작으로서 상기 메모리 셀 어레이로부터 데이타를 판독하는 경우에는 상기 제1 동작을 계속하고, 상기 제 1동작으로서 상기 제1 스위치 소자군을 제어하여 상기 워드선에서 선택된 메모리 셀의 내용을 상기 레지스터에 기록한 후에 상기 제2 동작으로 제1 동작과 병행하여 판독 대상인 메모리 셀에 대응한 워드선을 선택시킨다.

제2양태에 의하면, 상기 제2발명의 방법을 더욱 용이하게 실시할 수 있다.

제1 발명의 제3 양태에 있어서, 상기 제어회로는 상기 메모리 셀 어레이에 대한 다음의 리드 동작 또는 라이트 동작을 구성하기 위하여, 상기 제1 동작으로서 상기 워드선에서 선택된 메모리 셀의 내용을 상기 레지스터에 유지시킨 후에 상기 클록에 동기하여 상기 비트선을 프리차지시킨다.

제2발명의 제1양태에서는 상기 메모리 셀 어레이에 대한 다음의 리드 동작 또는 라이트 동작을 구성하기 위하여, 상기 직렬 리드의 경우에는 상기 워드선에서 선택된 메모리 셀의 내용을 상기 레지스터에 유지시킨 후에 상기 클록에 동기하여 상기 비트선을 프리차지시킨다.

이와 같은 제1 발명의 제3양태 또는 제2발명의 제1양태에 의하면, 클록에 동기하여 직렬 리드중에 메모리 셀에 대하여 액세스 요구가 있더라도 끊임없이 액세스할 수 있으며, 본 발명의 효과를 높일수 있다.

제2발명의 제2양태에서는 상기 레지스터에 대한 직렬 리드 동작중에 다른 뱅크의 상기 메모리 셀에 대하여 직렬 리드의 동작을 준비해 둠으로써 다른 뱅크에 걸쳐서 연속적으로 직렬 리드를 행한다.

이와 같은 제2양태에 의하면, 직렬 리드중에 동일 뱅크에 대하여 액세스 요구가 있더라도 복수 뱅크에 걸쳐서 끊임없이 액세스할 수 있으며, 본 발명의 효과를 더욱 높일 수 있다.

이하, 도면에 기초하여 본 발명의 실시예를 설명한다. 도면중 동일 또는 유사한 구성 요소에는 동일 또는 유사한 부호를 붙이고 있다.

[실시예 1]

제1도는 VRAM으로서도 이용이 가능한 제1실시예의 동기형 DRAM의 개략 구성을 도시한다.

이 동기형 DRAM은 서로 동일 구성인 뱅크 0의 메모리 셀 어레이(10)와, 뱅크 1의 메모리 셀 어레이(20)를 구비하고 있다. 메모리 셀 어레이(10)에 대한 액세스 회로와 메모리 셀 어레이(20)에 대한 액세스 회로는 서로 대칭적인 구성으로 되어 있으며, 이하 뱅크 0의 회로에 관하여 설명한다.

어드레스 버스상의 어드레스 AD는 RAO로서 행 어드레스 버퍼레지스터(11)에 유지되며, 유지된 행 어드레스 RAO가 행디코더(12)로 디코드되고, 메모리 셀 어레이(10)내의 하나의 워드선에 선택된다.

제2도는 설명의 간단화를 위하여 메모리 셀 어레이(10)가 2행 2열인 메모리 셀(M11∼M22)로 구성되어 있는 경우를 도시한다. 각 메모리 셀은 MOS 축전기(101)의 일단이 접지선에 접속되고, 타단이 nMOS 트랜지스터(102)를 통하여 비트선 B1에 접속되며, nMOS트랜지스터(102)의 게이트가 워드선 W1에 접속되어 있다. 홀수행의 메모리 셀(M11 및 M12)은 각각 비트선 B1 및 B2에 접속되고, 짝수행의 메모리 셀(M21 ALC M22)은 각각 비트선 *B1 및 *B2에 접속되어 있다.

비트선 B1 및 *B1은 그 일단이 프리차지 회로(제1도에서는 도시 생략)에 접속되며, 타단이 센스 앰프(13) 및 열스위치 회로(14A)를 통하여 행데이타 레지스터(17)에 접속되어 있다. 이들 프리차지 회로, 센스 엠프(13), 열스위치 회로(14A) 및 행데이타 레지스터(17)는 메모리 셀 어레이(10)의 각 열에 관하여 서로 동일한 구성으로 되어 있다.

프리차지 회로의 제1열은 비트선 B1 및 *B1의 일단이 각각 pMOS트랜지스터(P11 및 P12)를 통하여 전위 VCC/2의 전원 공급선에 접속되며, 비트선 B1 과 비트선 *B1의 사이에 등전위화용의 pMOS 트랜지스터(P3)가 접속되어 있다. pMOS 트랜지스터(P11∼P13)의 각 게이트는 공통으로 접속되며, 이것에 프리차지 신호 *φ1이 공급된다. 프리차지 회로의 제2열은 pMOS 트랜지스터(P21∼P23)로 이루어진다.

센스 앰프(군)(13)의 제1열은 비트선 B1과 *B1의 전위차를 증폭하여 전원 전위 VCC 와 OV에 플스윙시키는 센스 앰프(131)이다. 센스 앰프(131)는 제어 회로(31A)에서의 인에이블 신호 φ2에 의하여 동작/비동작 상태가 된다. 센스 앰프(13)의 제2열은 센스 앰프(132)이다.

열스위치 회로(14A)의 제1열은 비트선 B1의 타단에 nMOS 트랜지스터(N11, N12)의 일단이 접속되고, nMOS 트랜지스터(N12)의 타단이 한쪽에서는 데이타 버스 DB에 접속되며, 다른쪽에서는 nMOS 트랜지스터(N13)를 통하여 nMOS 트랜지스터(N11)의 타단에 접속되어 있다. 동일하게, 비트선 *B1의 타단에 nMOS 트랜지스터(N14, N15)의 일단이 접속되고, nMOS 트랜지스터(N15)의 타단이 한쪽에서는 데이타 버스 *DB에 접속되며, 다른쪽에서는 nMOS 트랜지스터(N16)를 통하여 nMOS 트랜지스터(N14)의 타단에 접속되어 있다. nMOS 트랜지스터(N12, N15)의 양 게이트는 공통으로 접속되며, 이것에 열 선택 신호 CS1이 공급된다. nMOS 트랜지스터(N13, N16)의 양 게이트는 공통으로 접속되며, 이것에 레지스터 비트 선택 기호 RS1가 공급된다. 또한, nMOS 트랜지스터(N11, N14)의 게이트는 공통으로 접속되며, 이것에 레지스터 기록신호 RW가 공급된다. 열스위치 회로(14A)의 제2열은 nMOS 트랜지스터(N22∼N26)로 구성되며, nMOS 트랜지스터(N22, N25)의 양 게이트에는 열 선택 신호 CS2가 공급되고, nMOS 트랜지스터(N23, N26)의 양 게이트에는 레지스터 비트 선택 신호 RS2가 공급되며, nMOS 트랜지스터(N21, N24)의 게이트에는 레지스터 기록 신호 RW가 공급된다.

행데이타 레지스터(17)에 제1열은 플립플롭(171)으로, nMOS 트랜지스터(N17, N18)의 소스가 함께 접지선에 접속되고, nMOS 트랜지스터(N17)의 드레인이 nMOS 트랜지스터(N18)의 게이트에 접속되며, nMOS 트랜지스터(N18)의 드레인이 nMOS 트랜지스터(N17)의 게이트에 접속되어 있다. nMOS 트랜지스터(N17, N18)의 드레인은 각각 nMOS 트랜지스터(N11, N14)의 타단에 접속되어 있다. nMOS 트랜지스터(N17, N18)의 각 게이트와 접지선과의 사이에는 데이타 유지에 기여하는 기생 용량이 존재한다. 행데이타 레지스터(17)의 제2열은 플립플롭(172)으로, nMOS 트랜지스터(N27, N28)로 구성된다.

제1도에 있어서, 어드레스 버스상의 어드레스 AD는 레지스터 선택신호 *RS가 고레벨일 때 CAO으로 하여 열 어드레스 카운터(15A)에 로드되고, 레지스터 선택 신호 *RS가 저레벨일 때 CRO로 하여 열 어드레스 카운터(15B)에 로드되며, 로드된 열 어드레스 CAO와 CRO의 한쪽이 멀티플렉서(18)로 선택되고 열디코더(16)로 디코드된다. 디코드 결과는 제2도에 도시하는 바와 같이, 디멀티플렉서(19)를 통하여 그 제어 입력단에 공급되는 메모리/레지스터 선택신호 M/R이 고레벨일 때 열 선택신호 CS1 및 CS2로 하여 열 스위치 회로(14A)에 공급되며, 메모리/레지스터 선택 신호 M/R이 저레벨일 때 레지스터 비트 선택 신호 RS1 ALC RS2로 하여 열스위치 회로(14A)에 공급된다.

데이타 버스 DB 및 *DB는 입출력 회로(30)에 접속되어 있다. 입출력 회로(30)는 데이타 버스 DB 및 *DB상의 데이타를 유지하는 플립플롭과 이 유지선에 데이타 버스 DB와 *DB와의 전위차를 증폭하는 센스 앰프를 구비하고 있다(도시 생략).

제어회로(31A)는 종래와 같이 레지스터를 구비하고 있으며, 버스트 길이, 랩 타입, CAS 레이턴시를 설정 가능하게 되어 있고, 또한, 메모리 셀 어레이(10, 20)에 대한 셀프 리프레시 회로를 구비하고 있다.

제어회로(31A)는 외부에서 공급되는 클록 CLK, 칩 선택 신호 *CS, 행어드레스 스트로브 신호 *RAS, 열 어드레스 스트로브 신호 *CAS, 라이트 인에이블 신호 *WE, 뱅크 선택 신호 BS 및 레지스터 선택 신호 *RS에 기초하여 메모리 액세스 회로의 구성 요소를 제어한다. 제어 회로(31A)는 칩 선택신호 *CS가 저레벨일 때, 클록 CLK의 상승으로부터 일련의 제어 신호를 출력한다.

뱅크 선택 신호 BS는 어드레스 최상위 비트로서 저레벨일 때 뱅크 0의 선택을 의미하여, 고레벨일 때 뱅크 1의 선택을 의미한다. 또한, 레지스터 선택 신호 *RS는 저레벨일 때 행레지스터 액세스 요구를 의미하여, 고레벨일 때 메모리 액세스 요구를 의미한다.

행 어드레스 스트로브 신호 *RAS가 저레벨이고, 또한, 열 어드레스 스트로브 신호 *CAS가 고레벨일 때, 클록 CLK의 상승 에지의 타이밍으로, 어드레스 AD가 행 어드레스 버퍼 레지스터(11)에 유지되고, 이어서 비트선상으로의 데이타의 판독 동작 및 센스 앰프(13)에 의한 증폭 동작이 행해진다. 레지스터 선택 신호 *RS가 저레벨인 경우에는 또 행데이타 레지스터(17)로의 기록이 행해진다.

행 어드레스 스트로브 신호 *RAS가 고레벨이고, 또한, 열 어드레스 스트로브 신호 *CAS가 저레벨일 때, 클록 CLK의 상승 에지의 타이밍으로, 어드레스 AD가 열 어드레스 카운터(15A, 15B)에 유지되고, 이어서, 레지스터 선택 신호 *RS가 고레벨일 경우에는 라이트 인에이블 신호 *WE가 고레벨인지 저레벨인지에 따라서 비트 선상의 데이타의 판독 동작 또는 기록 동작이 행해지며, 레지스터 선택 신호 *RS가 저레벨인 경우에는 행데이타 레지스터(17)로부터의 판독 동작이 행해진다.

제어 회로(31A)는 JEDEC의 규격에 따라서 제어 동작을 행하며, 제5도중의 시점 t6과 같이 행 어드레스 스트로브 신호 *RAS 및 열 어드레스 스트로브 신호 *CAS가 함께 저레벨일 때 프리차지를 행하고, 또한, 규격외이지만, 후술하는 시점 t2에 있어서 프리차지를 행한다.

다음에 제3도에 기초하여, 동기 DRAM의 동작예를 설명한다.

이 예에서는 동기 DRAM을 VRAM으로 하여 이용하고 있으며, 메모리 셀 어레이(10)으로부터 1행분, 행 데이타 레지스터(17)에 유지시키고, 행데이타 레지스터(17)에 유지된 데이타를 1비트씩 순차적으로 판독시키며, 입력 회로(30)를 통하여 도시 생략된 비디오 신호 생성 회로에 공급한다. 이 직렬 리드 중에 메모리 셀 어레이(10)에 대하여 응용 프로그램으로부터 랜덤 액세르 요구가 있는 경우에 그 요구를 접수하여 데이타의 판독 또는 기록을 행한다. 이 랜덤 액세스 요구가 직렬 리드 중의 뱅크에 대한 서일 때에 낭비 시간이 문제가 되므로 제3도는 이 경우의 일부를 도시한다. 제3도는 버스트 길이가 4이고 CAS레이턴시가 2인 경우를 도시한다.

또, 메모리 셀 어레이(10)의 비트선은 t0보다 이전에 프리차지되어 있다. 이하에 있어서, 예컨대 (t0)의 동작은 시점 t0으로부터 시작되는 일련의 동작을 의미한다.

(t0) 칩 선택 신호 *CS가 저레벨, 행 어드레스 스트로브 신호 *RAS가 저레벨, 열 어드레스 스트로브 신호 *CAS가 고레벨, 뱅크 선택 신호 BS가 저레벨이므로, 어드레스 AD를 RA01로 하여 행 어드레스 버퍼 레지스터(11)에 유지시키고, 행디코더(12)로 선택된 행의 기억 내용을 비트선상에 판독시킨다. 이어서, 인에이블 신호 φ2에 의하여 센스앰프(13)를 동작 상태로 하게 하고, 비트선상의 데이타를 센스 앰프(13)로 증폭시킨다. 또한, 시점 t0에서 레지스터 선택 신호 *RS가 저레벨, 라이트 인에이블 신호 *WE가 고레벨이므로 레지스터 기록 신호 RW를 고레벨로 하고, nMOS 트랜지스터(N11, N14, N21, N24)를 온으로 하여, 비트선상의 1 행분의 데이타를 행데이타 레지스터(17)에 유지시킨다.

(t2) 칩 선택 신호 *CS가 저레벨, 행 어드레스 스트로브 신호 *RAS가 고레벨, 열 어드레스 스트로브 신호 *CAS가 저레벨, 라이트 인에이블 신호 *WE가 고레벨, 뱅크 선택 신호 BS가 저레벨, 레지스터 선택 신호 *RS가 저레벨이고, 또한, 상술한 바와 같이 버스트 길이가 4이므로, 아래와 같이하여 행데이타 레지스터(17)로부터 4워드(본 실시예에서는 1워드=1비트)의 데이타 DO0∼DO3의 직렬 리드 제어를 행한다.

먼저, 어드레스 AD를 CA01으로 하여 열 어드레스 카운터(15B)에 유지시키고, 멀티플렉서(18)에 대하여 열 어드레스 카운터(15B)의 출력을 선택시킨다. 또한, 제2도에 있어서 메모리/레지스터 선택 신호 M/R를 저레벨로 하고, 레지스터 비트 선택 신호 RS1를 고레벨로 하여, 플립플롭(171)에 유지된 데이타를 nMOS 트랜지스터(N13, N16)을 통하여 데이타 버스 DB 및 *DB로부터 판독하게 한다. 즉, 열스위치 회로(14A)에 대하여 행데이타 레지스터(17)의 제1 비트를 선택시킨다. 그리고, 입출력 회로(30)내의 플립플롭에 데이타 버스 DB 및 *DB상의 데이타 DO0를 유지시킨다.

한편, 메모리 셀 어레이(10)에 대한 다음 액세스를 준비하여 메모리 셀 어레이(10)의 비트 선을 프리차지시킨다. 즉, 리드 코맨드(행 어드레스 스트로브 신호 *RAS가 고레벨, 열 어드레스 스트로브 신호 *CAS가 저레벨, 라이트 인에이블 신호 *WE가 고레벨)가 행데이타 레지스터(17)에 대한 것(레지스터 선택신호 *RS가 저레벨)일 경우에는 특별히 뱅크 선택 신호 BS로 나타내어지는 뱅크의 비트선에 대하여 프리차지도 행한다. 단지, 이 경우에는 행 및 열 어드레스 버퍼(11, 15A, 15B) 및 입출력 회로(30)내의 플립플롭의 내용은 클리어하지않는다. 이 프리차지는 시점 t2에서 이미 제2 도중의 nMOS 트랜지스터(N11, N14, N21, N24, N12, N15, N22 및 N25)가 오프이므로 가능하게 된다.

(t4) 시점 t4에서 DRAM으로부터 출력되는 데이타 DOO가 외부에서 판독된다.

열 어드레스 카운터(15B)에 클록을 공급하여 열 어드레스를 증분시키고, 열스위치 회로(14A)에 대하여 행데이타 레지스터(17)의 제2비트를 선택시켜서 입출력 회로(30)내의 플립플롭에 데이타 버스 DB 및 *DB상의 데이타 DO1를 유지시킨다.

(t5∼t7) 상기 (t4)의 동작이 t5∼t7에 있어서 반복되며, 행데이타 레지스터(17)로부터의 데이타 DO1∼DO3가 클록 CLK에 동기하여 판독된다.

t4∼t7에서는 이하의 동작도 병행하여 행해진다. 이 병행 동작은 상기한 바와 같이 nMOS 트랜지스터(N11, N14, N21, N24, N12, N15, N22 및 N25)가 오프이므로 가능하게 된다.

(t4) 칩 선택신호 *CS가 저레벨, 행 어드레스 스트로브 신호 *RAS가 저레벨, 열 어드레스 스트로브 신호 *CAS가 고레벨, 뱅크 선택 신호 BS가 저레벨, 레지스터 선택 신호 *RS가 고레벨이므로, 어드레스 AD를 RAOX로 하여 행 어드레스 버퍼 레지스터(11)에 유지시키고, 행디코더(12)에서 선택된 행의 기억 내용을 비트선상에 판독시킨다. 이어서, 인에이블 신호 φ2에 의하여 센스 앰프(13)를 동작 상태로 하고, 비트선상의 데이타를 센스 앰프(13)로 증폭시킨다.

(t6)칩 선택 신호 *CS가 저레벨, 행 어드레스 스트로브 신호 *RAS가 고레벨, 열 어드레스 스트로브 신호 *CAS가 저레벨, 라이트 인에이블 신호 *WE가 고레벨 , 뱅크 선택 신호 BS가 저레벨, 레지스터 선택신호 *RS가 고레벨이며, 또한, 상술한 바와 같이 버스트 길이가 4이므로, 즉, 응용 프로그램으로부터 뱅크 0의 메모리 셀 어레이(10)에 대하여 연속한 4워드의 랜덤 리드 요구가 행해지고 있으므로, 아래와 같이하여 메모리 셀 어레이(10)로부터 4워드의 데이타의 랜덤 리드 제어를 행한다.

먼저, 어드레스 AD를 CAOX로 하여 열 어드레스 카운터(15A)에 유지시킨다. 데이타 DO3가 입출력 회로(30)내의 플립플롭에 유지된 후에 멀티플렉서(18)에 대하여 열 어드레스 카운터(15A)의 출력을 선택시킨다. 이어서, 제2도에 있어서 메모리/레지스터 선택 신호 M/R를 고레벨로 하고, 행디코더(12)에서 선택되어 센스 앰프(13)에서 증폭된 1행분의 데이타 중 선택한 1 비트의 데이타 DXO를 데이타 버스 DB 및 *DB로부터 판독시켜서 입출력 회로(30)내의 플립플롭에 유지시킨다.

(t8)시점 t8에서 DRAM에서 출력되는 데이타 DXO를 외부에서 판독할 수 있다.

열 어드레스 카운터(15A)에 클록을 공급하여 열 어드레스를 증분시키고, 입출력 회로(30)내의 플립 플롭에 데이타 버스 DB 및 *DB 상의 데이타 DX1를 유지시킨다.

(t9∼t11) 상기 (t8)의 동작이 t9∼t11에 있어서 반복되며, 메모리 셀어레이(10)로부터의 데이타 DX1∼DX3가 클록 CLK에 동기하여 판독된다.

(t10) 칩 선택 신호 *CS가 저레벨, 행 어드레스 스트로브 신호 *RAS가 고레벨, 열 어드레스 스트로브 신호 *CAS가 저레벨, 라이트 인에이블 신호 *WE가 고레벨, 뱅크 선택 신호 BS가 저레벨, 레지스터 선택 신호 *RS가 저레벨이므로, 아래와 같이하여 행데이타 레지스터(17)로부터 4 워드의 데이타의 직렬 리드 제어를 행한다. 즉, 행데이타 레지스터(17)의 직렬 리드 제어가 재개된다.

먼저, 어드레스 AD를 CA02로 하여 열 어드레스 카운터(15B)에 유지시킨다. 데이타 DX03가 입출력 회로(30)내의 플립플롭에 유지된 후에 멀티플렉서(18)에 대하여 열 어드레스 카운터(15B)의 출력을 선택시킨다. 또한 제3도에 있어서 메모리/레지스터 선택 신호 M/R를 저레벨로 하여 열스위치 회로(14A)에 대하여 행데이타 레지스터(17)의 비트를 선택시키고, 데이타 D04를 데이타 버스 DB 및 *DBL상에 판독시킨다. 이어서 이것을 입출력 회로(30)내의 플립플롭에 유지시킨다.

시점 t10에서의 코맨드는 상기 시점 t2에서의 코맨드와 동일하므로 상기 프라차지도 행해진다. 상기 종래 기술란의 (t6)에서 기술한 바와 같이, 신호 전파 지연에 의하여 DX3의 출력은 보증된다.

(t12)시점 t12에서 DRAM으로부터 출력되는 데이타 DO4가 외부에서 판독된다.

열 어드레스 카운터(15B)에 클록을 공급하여 열 어드레스를 증분시키고, 열스위치 회로(14A)에 대하여 행데이타 레지스터(17)의 다음 비트를 선택시켜서 입출력 회로(30)내의 플립플롭에 데이타 버스 DB 및 *DB상의 데이타 05를 유지시킨다.

(t13∼t15) 상기 (t12)의 동작이 t13∼t15에 있어서 반복되며, 행데이타 레지스터(17)로부터의 데이타 DO5∼DO7가 클록 CLK에 동기하여 판독된다.

이상과 같이하여, 클록 CLK에 동기하여 직렬 리드 제어 중에 동일 뱅크에 대하여 랜덤 액세스 요구가 있더라도 끊임없이 액세스할 수 있으며, 낭비 시간이 저감된다.

행데이타 레지스터(17)로부터 모든 비트의 데이타를 판독하는 4사이클전부터, 뱅크 1에 관하여 뱅크 0인 경우와 같이 직렬 리드 제어를 개시함으로써, 뱅크 0로부터 뱅크 1의 직렬 리드 제어를 끊임없이 행하며, 이러한 제어를 선순차적으로 반복한다.

행데이타 레지스터(17)에 대해서는 직렬 리드를 행하므로 재생 동작을 행할 필요가 없다.

본 실시예의 동기형 DRAM은 직렬 리드르 행하지 않을 경우에는 종래의 통상의 동기형 DRAM으로서 사용할 수 있고 또한, 각종 화상 처리 장치에도 이용할 수 있으며, 범용성이 높다. 또한, 종래의 통상의 동기형 DRAM에 부가된 구성이 간단하므로 고가격화를 억제할 수 있다.

또, 본 발명에는 이외에도 여러 가지의 변형예가 포함된다.

예컨대, 상기 실시예에서는 시점 t2에서의 외부 신호의 조합인 코맨드를 레지스터 리드 코맨드 또한 특별한 프리차지 코맨드로 하였지만, 프리차지 코맨드르 포함하지 않는 변형예라도 좋다. 이 경우, 제3에 도시하는 범위에서는 동작이 제5도와 동일하게 되고, 시점 t6에서 프리차지 코맨드를 공급하지 않으면 안되며, 또한, 5 클록 사이클의 낭비 시간이 생긴다. 그러나, 제4도의 구성의 경우, 제5도의 계속 동작에 있어서 메모리 셀로부터 데이타 DO4∼DO7를 판독할 때에는 제5도중의 t8∼t12와 같은 낭비 시간이 생긴다. 이것에 대하여, 상기 변형예의 경우에는 제5a도 t0∼t7에서의 메모리 셀로부터의 리드를 제3도의 t0∼t7에서의 레지스터로부터의 리드를 하고, 제3도의 t10에서의 레지스터 리드와 동일한 동작을 제5도의 t15로 메모리 리드 동작과 병행하여 행하며, 도시 생략의 t17∼로 레지스터로부터 데이타를 연속하여 판독할 수 있으므로 본 발명의 표과를 얻을 수 있다.

또한, 설명이 간단화를 위하여 동기 DRAM이 1비트 출력, 즉 1워드가 1비트인 경우를 설명하였지만, 복수 비트 병렬 출력의 구성이라도 좋다. 이 경우, 열스위치 회로(14A)는 행데이타 레지스터(17)로부터의 복수 비트 병렬 출력의 구성을 당업자에게 주지의 메모리 셀 어레이(10)로부터의 복수 비트 병렬 출력의 구성과 동일하게 하면 좋다.

또한, 행데이타 레지스터(17)는 메모리 셀 어레이(10)의 메모리 셀과 동일 구성이라고 좋은 것은 물론이다.

더욱이, 본 발명은 단일 뱅크 구성에 적용해도 효과를 얻을 수 있다.

이상 설명한 바와 같이, 제1 발명에 관한 동기형 반도체 기억 장치에서는 워드선에서 선택된 메모리 셀의 내용을 레지스터에 일괄하여 유지시키고, 이 레지스터로부터 1워드씩 연속하여 데이타를 판독하며, 이 판독중에 메모리 셀 어레이에 대하여 액세스 요구가 있는 경우에는 제2 발명의 판독 제어 방법으로 동작시킴으로써, 레지스터로부터의 직렬 리드와 메모리 셀에 대한 액세스를 부분적으로 병행하여 행할 수 있으므로, 낭비 시간을 저감시킬 수 있는 효과가 있다.

또한, 제1 발명의 동기형 반도체 기억 장치는 직렬 리드를 행하지 않는 경우에는 종래의 통상의 동기형 반도체 기억 장치로서 사용할 수 있고, 각종 화상 처리 장치에도 이용할 수 있으며, 범용성이 높고, 또한 종래의 통상의 동기형 반도체 기억 장치에 부가한 본 발명의 특징 부분의 구성이 간단하므로 고가격화를 억제할 수 있고, 염가로 고속 동작이 가능한 VRAM으로서 이용할 수 있는 효과가 있다.

제1 발명의 제1 양태에 의하면, 제2 발명의 방법을 용이하게 실시할 수 있는 효과가 있다.

제1 발명의 제2 양태에 의하면, 제2 발명의 방법을 더욱이 용이하게 실시할 수 있는 효과가 있다.

제1 발명의 제3 양태 또는 제2 발명의 제1 양태에 의하면, 클록에 동기하여 직렬 리드 중에 메모리 셀 어레이에 대하여 액세스 요구가 있더라도 끊임없이 액세스할 수 있으며, 상기 본 발명의 효과를 높일 수 있다.

제 1발명의 제2 양태에 의하면, 클록에 동기하여 직렬 리드 중에 동일 뱅크에 대하여 액세스 요구가 있더라도 복수 뱅크에 걸쳐서 끊임없이 액세스할 수 있으며, 상기 본 발명의 효과를 더욱더 높일 수 있다.

Claims

메모리 셀 어레이와 이 메모리 셀 어레이에 대하여 데이타 액세스하기 위한 데이타 액세스 회로를 가지며, 상기 데이타 액세스 회로는 상기 메모리 셀어레이내의 워드선을 선택하는 행 어드레스 디코더와 열 디코더를 구비하고, 클록에 동기하여 동작하는 동기형 반도체 기억 장치에 있어서, 상기 데이타 액세스 회로는, 상기 메모리 셀 어레이내의 워드선으로 동시에 선택되는 메모리 셀의 수와 같은 기억 소자를 구비한 레지스터(17)와, 비트선과 이것에 대응하는 상기 기억 소자와의 사이를 온/오프시키는 제1 스위치 소자군(N11, N14)과, 상기 비트선과 데이타 버스와의 사이를 온/오프시키는 제2 스위치 소자군(N12, N15)과, 상기 데이타 버스와 상기 기억 소자와의 사이를 온/오프시키는 제3스위치 소자군(N13, N16)을 구비한 열 스위치 회로(14A)와, 상기 메모리 셀에 대하여 판독/기록하는 경우에는 상기 열디코더의 출력으로 상기 제2 스위치 소자군중의 1워드분을 선택 제어하고, 상기 레지스터로부터 데이타를 판독하는 경우에는 상기 열디코더의 출력으로 상기 제3 스위치 소자군증의 1워드분을 선택 제어하며, 워드선으로 선택된 메모리 셀의 내용을 상기 레지스터에 기록하는 경우에는 상기 제1 스위치 소자군을 일괄 제어하는 제어회로(31A)를 구비한 것을 특징으로 하는 동기형 반도체 기억 장치.
제1항에 있어서, 입력단이 어드레스 버스에 접속된 제1열 어드레스 카운터(15A)와, 입력단이 상기 어드레스 버스에 접속된 제2열 어드레스 카운터(15B)와, 상기 제1 및 제2열 어드레스 카운터의 한쪽의 출력을 선택하여 상기 열디코더에 공급하는 멀티플렉서(18)와, 상기 열디코더의 출력을 상기 제2 스위치 소자군과 제3 스위치 소자군의 한쪽의 제어 입력단에 공급하는 디멀티플렉서(19)를 추가로 구비하고, 상기 제어회로는, 상기 메모리 셀에 대하여 액세스하는 경우에는 상기 어드레스 버스상의 어드레스를 상기 제1 열 어드레스 카운터에 유지시키고, 상기 멀티플렉서에 대하여 상기 제1 열 어드레스 카운터의 출력을 선택시키며, 상기 디멀티플렉서에 대하여 상기 제2 스위치 소자군을 선택시키며, 상기 레지스터로부터 데이타를 판독하는 경우에는 상기 어드레스 버스상의 어드레스를 상기 제2열 어드레스 카운터에 유지시키고, 상기 멀티플렉서에 대하여 상기 제2열 어드레스 카운터의 출력을 선택시키며, 상기 디멀티플렉서에 대하여 상기 제3 스위치 소자군을 선택시키는 것을 특징으로 하는 동기형 반도체 기억 장치.
제2항에 있어서, 상기 제어회로는, 상기 레지스터로부터 데이타를 판독하는 제1 동작중에 제2 동작으로서 상기 메모리 셀 어레이로부터 데이타를 판독하는 경우에는 상기 제1 동작을 계속하며, 상기 제1 동작으로서 상기 제1 스위치 소자군을 제어하여 상기 워드선에서 선택된 메모리 셀의 내용을 상기 레지스터에 기록한 후에 상기 제2 동작으로서 상기 제1 동작과 병행하여 판독 대상인 메모리 셀에 대응한 워드선을 선택시키는 것을 특징으로 하는 동기형 반도체 기억 장치.
제3항에 있어서, 상기 제어 회로는 상기 메모리 셀 어레이에 대한 다음 리드 동작 또는 라이트 동작을 구성하기 위하여 상기 제 1동작으로서 상기 워드선에서 선택된 메모리 셀의 내용을 상기 레지스터에 유지시킨 후에 상기 클록에 동기하여 상기 비트선을 프리차지시키는 것을 특징으로 하는 동기형 반도체 기억장치.
제1항 또는 제2항에 따른 동기형 반도체 기억장치에 대하여 판독 제어하는 방법에 있어서, 상기 메모리 셀의 워드선으로 선택된 메모리 셀에서 1워드씩 차례로 데이타를 판독하는 직렬 리드의 경우에는 상기 제1 스위치 소자군을 일괄 제어하여 상기 워드선으로 선택된 메모리 셀의 내용을 상기 레지스터에 기록하고, 상기 열디코더의 출력으로 상기 제3 스위치 소자군의 1워드분을 차례로 선택 제어하여 상기 레지스터로부터 데이타를 판독하며, 상기 직렬 리드 중에 상기 메모리 셀 어레이에 대하여 액세스를 행하는 경우에는 상기 직렬 리드와 병행하여 액세스 대상인 상기 메모리 샐에 대응한 워드선을 선택하고, 직렬 리드 동작에 있어서 상기 제3 스위치 소자군의 선택 제어를 중단하고, 상기 제2 스위치 소자군의 1워드분을 선택 제어하여 상기 메모리 셀에 대응한 비트선으로부터 데이타를 판독하며, 상기 직렬 리드 동작을 계속행하는 것을 특징으로 하는 판독 제어 방법.
제5항에 있어서, 상기 메모리 셀 어레이에 대한 다음 리드 동작 또는 라이트 동작을 구성하기 위하여 상기 직렬 리드의 경우에는 상기 워드선으로 선택된 메모리 셀의 내용을 상기 레지스터에 유지시킨 후에 상기 클록에 동기하여, 상기 비트선을 프리차지시키는 것을 특징으로 하는 판독제어 방법.
제5항에 또는 제6항에 있어서, 상기 메모리 셀 어레이가 복수 뱅크 구성인 경우에 상기 레지스터에 대한 직렬 리드 동작중에 다른 뱅크의 상기 메모리 셀에 대하여 직렬 리드의 동작을 준비해 둠으로써, 다른 뱅크에 걸쳐서 연속적으로 직렬 리드를 행하는 것을 특징으로 하는 판독 제어 방법.