JP2012022739A - 半導体記憶装置 - Google Patents

Abstract

【課題】ライトバック方式にて書き込みディスターブに対処することを可能としつつ、消費電力を低減する。
【解決手段】半導体記憶装置には、メモリセル２と、ライトバック判定部７と、読み出し制御部８とが設けられている。メモリセル２は、別個の経路を介して書き込みと読み出しとを行うことができる。ライトバック判定部７は、選択カラムの書き込み時に、非選択カラムについてのライトバックを行うかどうかを判定する。読み出し制御部８は、ライトバック判定部７の判定結果に基づいて、非選択カラムについてのライトバックに用いられるデータの読み出しを制御する。
【選択図】図１

Description

本発明の実施形態は半導体記憶装置に関する。

ＳＲＡＭでは、読み出しディスターブを防止するために、６トランジスタセルに読み出し専用の２個のトランジスタが追加された８トランジスタセルを用いる方法がある。さらに、書き込みディスターブに対処するために、８トランジスタセルに対してライトバックを行う方法がある。このライトバック方式では、データ線および信号線での充放電電流が増大するため、消費電力の増大を招いていた。

特開２００７−４８８８号公報

本発明の目的は、ライトバック方式にて書き込みディスターブに対処することを可能としつつ、消費電力を低減することが可能な半導体記憶装置を提供することである。

実施形態の半導体記憶装置によれば、メモリセルと、ライトバック判定部と、読み出し制御部とが設けられている。メモリセルは、別個の経路を介して書き込みと読み出しとを行うことができる。ライトバック判定部は、選択カラムの書き込み時に、非選択カラムについてのライトバックを行うかどうかを判定する。読み出し制御部は、前記ライトバック判定部の判定結果に基づいて、前記非選択カラムについてのライトバックに用いられるデータの読み出しを制御する。

図１は、本発明の第１実施形態に係る半導体記憶装置のセル周辺部分の概略構成を示すブロック図である。 図２は、図１のメモリセルの概略構成を示す回路図である。 図３（ａ）は、図１の半導体記憶装置のライトバックが行われる時の各部の波形を示すタイミングチャート、図３（ｂ）は、図１の半導体記憶装置のライトバックが行われない時の各部の波形を示すタイミングチャートである。 図４は、図１のライトバック制御部の概略構成を示す回路図である。 図５は、図１の半導体記憶装置に適用されるライトバック判定部の概略構成の一例を示すブロック図である。 図６は、図４の参照電圧Ｖｒｅｆを生成するトリミング回路の一例を示す回路図である。 図７は、本発明の第２実施形態に係る半導体記憶装置のセル周辺部分の概略構成を示すブロック図である。

以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置のセル周辺部分の概略構成を示すブロック図である。
図１において、この半導体記憶装置には、メモリセルアレイ１、ビット線負荷回路３、ライトドライバ４、データラッチ回路５、ライトバック制御部６、ライトバック判定部７、読み出し制御部８およびデータラッチ制御部９が設けられている。なお、ビット線負荷回路３、ライトドライバ４、データラッチ回路５およびライトバック制御部６はカラムごとに設けることができる。

メモリセルアレイ１には、メモリセル２がロウ方向およびカラム方向にマトリックス状に配置されている。なお、メモリセル２は、相補的にデータを記憶することができ、例えば、ＳＲＡＭを構成することができる。このメモリセル２としては、６トランジスタセルに読み出し専用の２個のトランジスタが追加された８トランジスタセルを用いることができる。

図２は、図１のメモリセルの概略構成を示す回路図である。
図２において、メモリセル２には、一対の駆動トランジスタＮＤ、ＮＤＢ、一対の負荷トランジスタＰＬ、ＰＬＢ、一対の伝送トランジスタＮＴ、ＮＴＢ、読み出し専用伝送トランジスタＮＲＴ、読み出し専用駆動トランジスタＮＲＤが設けられている。なお、負荷トランジスタＰＬ、ＰＬＢとしては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＮＤ、ＮＤＢ伝送トランジスタＮＴ、ＮＴＢ、読み出し専用伝送トランジスタＮＲＴおよび読み出し専用駆動トランジスタＮＲＤとしては、Ｎチャンネル電界効果トランジスタを用いることができる。

また、このメモリセル２には、書き込み用ワード線ＷＷＬ、読み出し用ワード線ＲＷＬ、一対の書き込み用ビット線ＷＢＬ、ＷＢＬＢおよび読み出し用ビット線ＲＢＬが設けられている。なお、書き込み用ビット線ＷＢＬ、ＷＢＬＢおよび読み出し用ビット線ＲＢＬは、互いに平行に配置することができる。また、書き込み用ワード線ＷＷＬおよび読み出し用ワード線ＲＷＬは、書き込み用ビット線ＷＢＬ、ＷＢＬＢおよび読み出し用ビット線ＲＢＬと直交するように配置することができる。

そして、駆動トランジスタＮＤと負荷トランジスタＰＬとは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＮＤＢと負荷トランジスタＰＬＢとは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。

また、伝送トランジスタＮＴのドレインには、駆動トランジスタＮＤＢのゲートと負荷トランジスタＰＬＢのゲートと駆動トランジスタＮＤのドレインと負荷トランジスタＰＬのドレインが接続されている。

また、伝送トランジスタＮＴＢのドレインには、駆動トランジスタＮＤＢのドレインと負荷トランジスタＰＬＢのドレインと駆動トランジスタＮＤのゲートと負荷トランジスタＰＬのゲートが接続されている。

読み出し専用駆動トランジスタＮＲＤのゲートには、負荷トランジスタＰＬＢのドレインが接続され、読み出し専用駆動トランジスタＮＲＤのドレインには、読み出し専用伝送トランジスタＮＲＴのドレインが接続されている。

書き込み用ワード線ＷＷＬには、伝送トランジスタＮＴ、ＮＴＢのゲートが接続されている。読み出し用ワード線ＲＷＬには、読み出し専用伝送トランジスタＮＲＴのゲートが接続されている。書き込み用ビット線ＷＢＬには、伝送トランジスタＮＴのソースが接続されている。書き込み用ビット線ＷＢＬＢには、伝送トランジスタＮＴＢのソースが接続されている。読み出し用ビット線ＲＢＬには、読み出し専用伝送トランジスタＮＲＴのソースが接続されている。

また、図１において、ビット線負荷回路３は、書き込み用ビット線ＷＢＬ、ＷＢＬＢおよび読み出し用ビット線ＲＢＬに負荷を与えることができ、例えば、書き込み用ビット線ＷＢＬ、ＷＢＬＢおよび読み出し用ビット線ＲＢＬの電位をリセット時にハイレベルにすることができる。

ライトドライバ４は、ライトバック制御部６にて選択された書き込みデータＤｉまたはライトバックデータＤｒに基づいて書き込み用ビット線ＷＢＬ、ＷＢＬＢを駆動することができる。

データラッチ回路５は、読み出し用ビット線ＲＢＬを介してメモリセル２から読み出されデータをラッチし、読み出しデータＤｏまたはライトバックデータＤｒとして出力することができる。なお、データラッチ回路５としては、例えば、センスアンプを用いることができる。

ライトバック制御部６は、書き込み選択信号ＷＣに基づいて、書き込みデータＤｉまたはライトバックデータＤｒを選択し、ライトドライバ４に出力することができる。

ライトバック判定部７は、選択カラムの書き込み時に、非選択カラムについてのライトバックを行うかどうかを判定することができる。

読み出し制御部８は、ライトバック判定部７の判定結果に基づいて、非選択カラムについてのライトバックに用いられるデータの読み出しを制御することができる。

データラッチ制御部９は、ライトバック判定部７の判定結果に基づいて、非選択カラムから読み出されたデータをラッチさせることができる。

そして、図２のメモリセル２では、選択セルから読み出しデータＤｏを読み出す時は、書き込み用ワード線ＷＷＬがロウレベルの状態で読み出し用ワード線ＲＷＬがハイレベルになる。この結果、伝送トランジスタＮＴ、ＮＴＢがオフしたまま読み出し専用伝送トランジスタＮＲＴがオンし、選択セルに記憶されているデータが読み出し用ビット線ＲＢＬを介して読み出される。このため、選択セルからのデータの読み出し時には、非選択カラムのメモリセル２の伝送トランジスタＮＴ、ＮＴＢがオフされたままになり、ディスターブ不良が抑えられる。

一方、図２のメモリセル２では、選択セルに書き込みデータＤｉを書き込む時は、書き込み用ワード線ＷＷＬがハイレベルになる。この結果、伝送トランジスタＮＴ、ＮＴＢがオンし、書き込みデータＤｉが書き込み用ビット線ＷＢＬ、ＷＢＬＢを介して選択セルに供給される。この時、非選択カラムのメモリセル２についても伝送トランジスタＮＴ、ＮＴＢがオンするため、メモリセル２の微細化に伴ってメモリセル２の動作マージンが減少すると、ディスターブ不良が発生する。

このため、ライトバック判定部７は、メモリセル２の動作マージンに基づいて、非選択カラムのメモリセル２のライトバックを行うかどうかを判定することができる。そして、ディスターブ不良を起こさないためにメモリセル２の動作マージンが十分でない場合にはライトバックを行わせ、ディスターブ不良を起こさないためにメモリセル２の動作マージンが十分である場合にはライトバックを行わせないようにすることができる。

図３（ａ）は、図１の半導体記憶装置のライトバックが行われる時の各部の波形を示すタイミングチャート、図３（ｂ）は、図１の半導体記憶装置のライトバックが行われない時の各部の波形を示すタイミングチャートである。
図３（ａ）において、クロック信号ＣＬＫに従ってライトイネーブル信号ＷＥがハイレベルまたはロウレベルに遷移する。そして、非選択カラムについてのライトバックが行われる場合、ライトイネーブル信号ＷＥがロウレベルの時に、非選択カラムのメモリセル２からデータが読み出され、ライトイネーブル信号ＷＥがハイレベルの時に、選択カラムのメモリセル２に書き込みデータＤｉが書き込まれるとともに、非選択カラムのメモリセル２にライトバックデータＤｒが書き戻される。

すなわち、ライトイネーブル信号ＷＥがロウレベルに遷移した後、読み出し用ワード線ＲＷＬがハイレベルになることで、選択ロウの読み出し専用伝送トランジスタＮＲＴがオンする。

このため、非選択カラムのメモリセル２に記憶されているデータは非選択カラムの読み出し用ビット線ＲＢＬを介して読み出される。そして、データラッチ信号ＤＬＥがハイレベルになることで、非選択カラムのメモリセル２から読み出されたデータが非選択カラムのデータラッチ回路５にラッチされ、ライトバックデータＤｒとしてライトバック制御部６に出力される。

そして、ライトイネーブル信号ＷＥがハイレベルに遷移すると、選択カラムに対しては書き込み選択信号ＷＣがハイレベルになり、非選択カラムに対しては書き込み選択信号ＷＣがロウレベルになる。

この結果、ライトバック制御部６において、選択カラムについては書き込みデータＤｉが選択され、選択カラムのライトドライバ４に出力されるとともに、非選択カラムについてはライトバックデータＤｒが選択され、非選択カラムのライトドライバ４に出力される。

そして、選択ロウの書き込み用ワード線ＷＷＬがハイレベルになり、選択ロウの伝送トランジスタＮＴ、ＮＴＢがオンする。この結果、書き込みデータＤｉが選択カラムの書き込み用ビット線ＷＢＬ、ＷＢＬＢを介して選択カラムのメモリセル２に供給され、選択カラムのメモリセル２に書き込まれる。また、ライトバックデータＤｒが非選択カラムの書き込み用ビット線ＷＢＬ、ＷＢＬＢを介して非選択カラムのメモリセル２に供給され、非選択カラムのメモリセル２に書き戻される。
一方、図３（ｂ）において、非選択カラムについてのライトバックが行われない場合、ライトイネーブル信号ＷＥがロウレベルの時に、非選択カラムのメモリセル２からデータが読み出されるのが停止され、ライトイネーブル信号ＷＥがハイレベルの時に、非選択カラムのメモリセル２にライトバックデータＤｒが書き戻されることなく、選択カラムのメモリセル２に書き込みデータＤｉが書き込まれる。

すなわち、ライトイネーブル信号ＷＥがロウレベルに遷移した後においても、読み出し用ワード線ＲＷＬがロウレベルに維持されることで、選択ロウの読み出し専用伝送トランジスタＮＲＴはオフされたままになる。

このため、非選択カラムのメモリセル２に記憶されているデータは非選択カラムの読み出し用ビット線ＲＢＬを介して読み出されることはなく、非選択カラムの読み出し用ビット線ＲＢＬはハイレベルを維持する。

また、データラッチ信号ＤＬＥもロウレベルに維持されることで、非選択カラムのメモリセル２から読み出されたデータが非選択カラムのデータラッチ回路５にラッチされることはなく、ライトバックデータＤｒとしてライトバック制御部６に出力されることもない。

そして、ライトイネーブル信号ＷＥがハイレベルに遷移すると、選択カラムに対しては書き込み選択信号ＷＣがハイレベルになり、非選択カラムに対しては書き込み選択信号ＷＣがロウレベルになる。

この結果、ライトバック制御部６において、選択カラムについては書き込みデータＤｉが選択され、選択カラムのライトドライバ４に出力されるとともに、非選択カラムについてはライトバックデータＤｒが選択された場合においても、非選択カラムのライトドライバ４にライトバックデータＤｒが出力されることはない。

そして、選択ロウの書き込み用ワード線ＷＷＬがハイレベルになり、選択ロウの伝送トランジスタＮＴ、ＮＴＢがオンする。この結果、書き込みデータＤｉが選択カラムの書き込み用ビット線ＷＢＬ、ＷＢＬＢを介して選択カラムのメモリセル２に供給され、選択カラムのメモリセル２に書き込まれる。また、ライトバックデータＤｒが非選択カラムの書き込み用ビット線ＷＢＬ、ＷＢＬＢを介して非選択カラムのメモリセル２に供給されることはなく、非選択カラムのメモリセル２に書き戻されることもない。

これにより、ディスターブ不良を起こさないためにメモリセル２の動作マージンが十分である場合にはライトバックを行わせないようにすることができ、ライトバック方式にて書き込みディスターブに対処することを可能としつつ、消費電力を低減することが可能となる。例えば、ライトバックを行わせないようにすることで、図３（ａ）のハッチング部分のデータ線および信号線での充放電電流を削減することができ、消費電力を低減することが可能となる。

図４は、図１のライトバック制御部の概略構成を示す回路図である。
図４において、ライトバック制御部６には、Ｐチャンネル電界効果トランジスタＭ１、Ｍ３およびＮチャンネル電界効果トランジスタＭ２、Ｍ４が設けられている。なお、ＷＣＢは、書き込み選択信号ＷＣの反転信号である。

そして、Ｐチャンネル電界効果トランジスタＭ１とＮチャンネル電界効果トランジスタＭ２とでトランスファーゲートが構成され、書き込み選択信号ＷＣがハイレベルの時に書き込みデータＤｉを通過させ、書き込み選択信号ＷＣがロウレベルの時に書き込みデータＤｉを遮断することができる。

また、Ｐチャンネル電界効果トランジスタＭ３とＮチャンネル電界効果トランジスタＭ４とでトランスファーゲートが構成され、書き込み選択信号ＷＣがロウレベルの時にライトバックデータＤｒを通過させ、書き込み選択信号ＷＣがハイレベルの時にライトバックデータＤｒを遮断することができる。

図５は、図１の半導体記憶装置に適用されるライトバック判定部の概略構成の一例を示すブロック図である。
図５において、この半導体記憶装置では、図１のライトバック判定部７としてコンパレータ１１が設けられ、読み出し制御部８の一例として読み出し制御部１２が設けられ、データラッチ制御部９の一例としてデータラッチ制御部１３が設けられている。

ここで、コンパレータ１１は、メモリセル２の電源電圧ＶＤＤを参照電圧Ｖｒｅｆと比較し、その比較結果を制御信号ＷＢＥとして読み出し制御部１２およびデータラッチ制御部１３に出力することができる。

読み出し制御部１２には、ＮＡＮＤ回路Ｎ１、インバータＶ１〜Ｖ３、Ｐチャンネル電界効果トランジスタＭ１１、Ｍ１３およびＮチャンネル電界効果トランジスタＭ１２、Ｍ１４が設けられている。なお、ＷＥＢは、ライトイネーブル信号ＷＥの反転信号である。

そして、Ｐチャンネル電界効果トランジスタＭ１１とＮチャンネル電界効果トランジスタＭ１２とでトランスファーゲートが構成され、ライトイネーブル信号ＷＥがハイレベルの時に入力信号を通過させ、ライトイネーブル信号ＷＥがロウレベルの時に入力信号を遮断することができる。

また、Ｐチャンネル電界効果トランジスタＭ１３とＮチャンネル電界効果トランジスタＭ１４とでトランスファーゲートが構成され、ライトイネーブル信号ＷＥがロウレベルの時に入力信号を通過させ、ライトイネーブル信号ＷＥがハイレベルの時に入力信号を遮断することができる。

また、ＮＡＮＤ回路Ｎ１の一方の入力端子には制御信号ＷＢＥが入力され、ＮＡＮＤ回路Ｎ１の他方の入力端子には読み出しワード線信号ＰＲＷＬが入力される。また、Ｐチャンネル電界効果トランジスタＭ１１とＮチャンネル電界効果トランジスタＭ１２とで構成されたトランスファーゲートには、ＮＡＮＤ回路Ｎ１の出力がインバータＶ１を介して入力され、このトランスファーゲートの出力信号は、インバータＶ２、Ｖ３を順次介して読み出し用ワード線ＲＷＬに出力される。

Ｐチャンネル電界効果トランジスタＭ１３とＮチャンネル電界効果トランジスタＭ１４とで構成されたトランスファーゲートには、読み出しワード線信号ＰＲＷＬが入力され、このトランスファーゲートの出力信号は、インバータＶ２、Ｖ３を順次介して読み出し用ワード線ＲＷＬに出力される。なお、読み出しワード線信号ＰＲＷＬは、図３（ａ）の読み出し用ワード線ＲＷＬの波形と同様の信号である。

データラッチ制御部１３は、読み出し制御部１２と同様に構成することができ、読み出しワード線信号ＰＲＷＬの代わりにデータラッチ信号ＰＤＬＥが入力され、出力信号が書き込み用ワード線ＲＷＬに出力される代わりにデータラッチ信号ＤＬＥが出力される。なお、データラッチ信号ＰＤＬＥは、図３（ａ）のデータラッチ信号ＤＬＥと同様である。

そして、コンパレータ１１において、電源電圧ＶＤＤと参照電圧Ｖｒｅｆとが比較され、電源電圧ＶＤＤが参照電圧Ｖｒｅｆ以下の場合には、制御信号ＷＢＥがハイレベルになり、読み出しワード線信号ＰＲＷＬがＮＡＮＤ回路Ｎ１を通過する。

一方、電源電圧ＶＤＤが参照電圧Ｖｒｅｆを超える場合には、制御信号ＷＢＥがハイレベルになり、読み出しワード線信号ＰＲＷＬがＮＡＮＤ回路Ｎ１にて遮断される。

また、読み出し制御部１２において、選択セルからのデータの読み出し時には、ライトイネーブル信号ＷＥがロウレベルになる。このため、Ｐチャンネル電界効果トランジスタＭ１１とＮチャンネル電界効果トランジスタＭ１２とで構成されたトランスファーゲートはオフし、Ｐチャンネル電界効果トランジスタＭ１３とＮチャンネル電界効果トランジスタＭ１４とで構成されたトランスファーゲートはオンする。

このため、読み出しワード線信号ＰＲＷＬが読み出し用ワード線ＲＷＬに入力され、選択ロウの読み出し用ワード線ＲＷＬがハイレベルになる。この結果、選択ロウの読み出し専用伝送トランジスタＮＲＴがオンし、選択セルに記憶されているデータが読み出し用ビット線ＲＢＬを介して読み出される。

また、データラッチ制御部１３において、選択セルからのデータの読み出し時には、データラッチ信号ＰＤＬＥがデータラッチ信号ＤＬＥとしてデータラッチ回路５に入力され、データラッチ信号ＤＬＥがハイレベルになる。この結果、読み出し用ビット線ＲＢＬを介して読み出されたデータがデータラッチ信号ＤＬＥにラッチされ、読み出しデータＤｏとして出力される。

一方、読み出し制御部１２において、選択セルへのデータの書き込み時には、ライトイネーブル信号ＷＥがハイレベルになる。このため、Ｐチャンネル電界効果トランジスタＭ１１とＮチャンネル電界効果トランジスタＭ１２とで構成されたトランスファーゲートはオンし、Ｐチャンネル電界効果トランジスタＭ１３とＮチャンネル電界効果トランジスタＭ１４とで構成されたトランスファーゲートはオフする。

この結果、インバータＶ１の出力信号が読み出し用ワード線ＲＷＬに入力される。ここで、電源電圧ＶＤＤが参照電圧Ｖｒｅｆ以下の場合には、インバータＶ１の出力信号は読み出しワード線信号ＰＲＷＬになり、選択ロウの読み出し用ワード線ＲＷＬがハイレベルになる。この結果、選択ロウの読み出し専用伝送トランジスタＮＲＴがオンし、非選択カラムのメモリセル２に記憶されているデータが非選択カラムの読み出し用ビット線ＲＢＬを介して読み出される。

また、データラッチ制御部１３において、選択セルへのデータの書き込み時に電源電圧ＶＤＤが参照電圧Ｖｒｅｆ以下の場合には、データラッチ信号ＰＤＬＥがデータラッチ信号ＤＬＥとしてデータラッチ回路５に入力され、データラッチ信号ＤＬＥがハイレベルになる。この結果、非選択カラムの読み出し用ビット線ＲＢＬを介して読み出されたデータがデータラッチ信号ＤＬＥにラッチされ、ライトバックデータＤｒとして出力される。

この結果、読み出し用ワード線ＲＷＬ、読み出し用ビット線ＲＢＬ、データラッチ信号ＤＬＥおよびライトバックデータＤｒの波形は図３（ａ）のようになり、非選択カラムのメモリセル２のライトバックが行われる。

一方、読み出し制御部１２において、選択セルへのデータの書き込み時に電源電圧ＶＤＤが参照電圧Ｖｒｅｆを超える場合には、インバータＶ１の出力信号はロウレベルを維持し、選択ロウの読み出し用ワード線ＲＷＬがロウレベルになる。この結果、選択ロウの読み出し専用伝送トランジスタＮＲＴがオフし、非選択カラムのメモリセル２に記憶されているデータが非選択カラムの読み出し用ビット線ＲＢＬを介して読み出されないようになる。

また、データラッチ制御部１３において、選択セルへのデータの書き込み時に電源電圧ＶＤＤが参照電圧Ｖｒｅｆを超える場合には、データラッチ信号ＤＬＥがロウレベルを維持する。この結果、非選択カラムの読み出し用ビット線ＲＢＬを介して読み出されたデータがデータラッチ信号ＤＬＥにラッチされないようになり、ライトバックデータＤｒが出力されないようになる。

この結果、読み出し用ワード線ＲＷＬ、読み出し用ビット線ＲＢＬ、データラッチ信号ＤＬＥおよびライトバックデータＤｒの波形は図３（ｂ）のようになり、非選択カラムのメモリセル２のライトバックが行われないようになる。

これにより、動作マージンを確保するために十分な電源電圧ＶＤＤがメモリセル２に供給される場合には、非選択カラムのメモリセル２のライトバックが行われないようにすることができ、ライトバック方式にて書き込みディスターブに対処することを可能としつつ、消費電力を低減することが可能となる。

図６は、図４の参照電圧Ｖｒｅｆを生成するトリミング回路の一例を示す回路図である。
図６において、このトリミング回路には、Ｎチャンネル電界効果トランジスタＭ２１〜Ｍ２３および抵抗Ｒ１〜Ｒ４が設けられている。なお、抵抗Ｒ１〜Ｒ３の値は互いに異ならせることができる。

Ｎチャンネル電界効果トランジスタＭ２１は抵抗Ｒ１と直列に接続され、Ｎチャンネル電界効果トランジスタＭ２２は抵抗Ｒ２と直列に接続され、Ｎチャンネル電界効果トランジスタＭ２３は抵抗Ｒ３と直列に接続されている。また、抵抗Ｒ４は抵抗Ｒ１〜Ｒ３に共通に接続されている。

そして、Ｎチャンネル電界効果トランジスタＭ２１〜Ｍ２３のいずれか１個をオンさせることで、電源電圧ＶＤＤから抵抗Ｒ１〜Ｒ３のいずれかの電圧降下分だけ下がった値を参照電圧Ｖｒｅｆとすることができ、参照電圧Ｖｒｅｆを変化させることができる。

これにより、図２のメモリセル２の動作マージンに応じて参照電圧Ｖｒｅｆを設定することができ、メモリセル２の動作マージンがばらつく場合においても、ライトバックを行わせないようにするメモリセル２の選択精度を向上させることができる。

（第２実施形態）
図７は、本発明の第２実施形態に係る半導体記憶装置のセル周辺部分の概略構成を示すブロック図である。
図７において、この半導体記憶装置では、図１のライトバック判定部７の一例としてレジスタ２１が設けられ、読み出し制御部８の一例として読み出し制御部２２が設けられ、データラッチ制御部９の一例としてＮＡＮＤ回路Ｎ２が設けられている。

ここで、レジスタ２１は、ライトバックを行わせる非選択カラムのメモリセル２をカラム単位で記憶することができる。なお、レジスタ２１には、ライトバックを行わせる非選択カラムのメモリセル２を複数カラム単位で記憶するようにしてもよいし、ＩＯ単位で記憶するようにしてもよい。

ＮＡＮＤ回路Ｎ２は、レジスタ２１の内容に基づいてデータラッチ信号ＤＬＥを出力することができる。ここで、ＮＡＮＤ回路Ｎ２の一方の入力端子にはデータラッチ信号ＤＰＬＥＢが入力され、ＮＡＮＤ回路Ｎ２の他方の入力端子にはレジスタ２１の内容が入力される。なお、データラッチ信号ＤＰＬＥＢは、図３（ａ）のデータラッチ信号ＤＬＥを反転させた信号である。

読み出し制御部２２は、レジスタ２１の内容に基づいて、非選択カラムについてのライトバックに用いられるデータの読み出しを制御することができる。

そして、ライトバックを行わせる非選択カラムの場合、読み出し用ワード線ＲＷＬ、読み出し用ビット線ＲＢＬ、データラッチ信号ＤＬＥおよびライトバックデータＤｒの波形は図３（ａ）のようになり、非選択カラムのメモリセル２のライトバックが行われる。

一方、ライトバックを行わせない非選択カラムの場合、読み出し用ワード線ＲＷＬ、読み出し用ビット線ＲＢＬ、データラッチ信号ＤＬＥおよびライトバックデータＤｒの波形は図３（ｂ）のようになり、非選択カラムのメモリセル２のライトバックが停止される。

これにより、メモリセル２の動作マージンを確保できる場合には、非選択カラムのメモリセル２のライトバックが行われないようにすることができ、メモリセル２の動作マージンにばらつきがある場合においても、ライトバック方式にて書き込みディスターブに対処することを可能としつつ、消費電力を低減することが可能となる。

なお、ライトバックの有無をカラムごとにレジスタ２１に記憶させる場合、例えば、以下のような手順で行うことができる。
１．ダイソートにてチップごとに良品テストを行う。なお、この良品テストでは、ライトバックが行われるようにする。
２．良品テストで判別された不良セルを冗長セルに置き換えることで、不良セルを救済する。
３．ライトバック無しでダイソートを再度行う。そして、不良セルを含むカラムについてはライトバック有とし、不良セルを含まないカラムについてはライトバック無としてレジスタ２１に登録する。

１ メモリセルアレイ、２ メモリセル、３ ビット線負荷回路、４ ライトドライバ、５ データラッチ回路、６ ライトバック制御部、７ ライトバック判定部、８ 読み出し制御部、９ データラッチ制御部、ＮＴ、ＮＴＢ 伝送トランジスタ、ＰＬ、ＰＬＢ 負荷トランジスタ、ＮＤ、ＮＤＢ 駆動トランジスタ、ＮＲＴ 読み出し専用伝送トランジスタ、ＮＲＤ 読み出し専用駆動トランジスタ、ＲＷＬ 読み出し用ワード線、ＷＷＬ 書き込み用ワード線、ＷＢＬ、ＷＢＬＢ 書き込み用ビット線、ＲＢＬ 読み出し用ビット線、Ｍ１、Ｍ３、Ｍ１１、Ｍ１３ Ｐチャンネル電界効果トランジスタ、Ｍ２、Ｍ４、Ｍ１２、Ｍ１４、Ｍ２１〜Ｍ２３ Ｎチャンネル電界効果トランジスタ、１１ コンパレータ、１２、２２ 読み出し制御部、１３ データラッチ制御部、Ｎ１、Ｎ２ ＮＡＮＤ回路、Ｖ１〜Ｖ３ インバータ、Ｒ１〜Ｒ４ 抵抗、２１ レジスタ

Claims (6)

1. 別個の経路を介して書き込みと読み出しとを行うことが可能なメモリセルと、
   選択カラムの書き込み時に、非選択カラムについてのライトバックを行うかどうかを判定するライトバック判定部と、
   前記ライトバック判定部の判定結果に基づいて、前記非選択カラムについてのライトバックに用いられるデータの読み出しを制御する読み出し制御部とを備えることを特徴とする半導体記憶装置。
2. 前記ライトバック判定部の判定結果に基づいて、前記非選択カラムから読み出されたデータをラッチさせるデータラッチ制御部をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ライトバック判定部は、前記メモリセルの電源電圧を参照電圧と比較するコンパレータを備え、
   前記読み出し制御部は、前記メモリセルの電源電圧が前記参照電圧以下の時は前記非選択カラムからデータを読み出させ、前記メモリセルの電源電圧が前記参照電圧を越える時は前記非選択カラムからデータを読み出させないようにすることを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記参照電圧を変化させるトリミング回路をさらに備えることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記ライトバック判定部は、前記ライトバックを行わせるメモリセルをカラム単位で記憶する記憶部を備え、
   前記読み出し制御部は、前記記憶部に記憶されている内容に基づいて前記非選択カラムからデータを読み出させることを特徴とする請求項１または２に記載の半導体記憶装置。
6. 前記メモリセルは、
   第１の駆動トランジスタと、
   第２の駆動トランジスタと、
   前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、
   前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、
   前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートと前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインにドレインが接続された第１の伝送トランジスタと、
   前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインと前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートにドレインが接続された第２の伝送トランジスタと、
   前記第２の負荷トランジスタのドレインにゲートが接続された読み出し専用駆動トランジスタと、
   前記読み出し専用駆動トランジスタのドレインにドレインが接続された読み出し専用伝送トランジスタと、
   前記第１の伝送トランジスタのゲートと前記第２の伝送トランジスタのゲートに接続された書き込み用ワード線と、
   前記読み出し専用伝送トランジスタのゲートに接続された読み出し用ワード線と、
   前記第１の伝送トランジスタのソースに接続された第１の書き込み用ビット線と、
   前記第２の伝送トランジスタのソースに接続された第２の書き込み用ビット線と、
   前記読み出し専用伝送トランジスタのソースに接続された読み出し用ビット線とを備えることを特徴とする請求項１から５のいずれか１項に記載の半導体記憶装置。

Images