JPH11273361A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 強誘電体メモリ装置に於ける低消費電力化を
図る。 【解決手段】 ビット線センス動作時には、ワード線３
２に電源電圧Ｖｃｃを供給し、メモリセルへの再書き込
み動作時には、ワード線３２に、電源電圧Ｖｃｃを昇圧
した高電圧Ｖｐｐを供給する構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、容量素子の電極間
に介在させた強誘電体膜の分極状態によって情報を記
憶、保持させる不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】強誘電体を用いた半導体記憶装置は、強
誘電体膜の分極方向で情報の記憶、保持を行う不揮発性
半導体記憶装置である。以下、強誘電体を用いた不揮発
性半導体記憶装置の従来例について説明する（特開平６
−２２３５８３号公報、米国特許第４，８７３，６６４
号明細書等）。

【０００３】図４は従来の不揮発性半導体記憶装置の回
路構成図、図８は図４の半導体記憶装置におけるセンス
アンプ部３０の構成を示す回路図、図５は図４の半導体
記憶装置の動作タイミングを示す図、図６は従来の半導
体記憶装置内の本体メモリセルキャパシタで使用する強
誘電体膜のヒステリシス特性を示す図、図７は従来の半
導体記憶装置内のダミーメモリセルキャパシタで使用す
る強誘電体膜のヒステリシス特性を示す図である。

【０００４】図４の従来の不揮発性半導体記憶装置の回
路構成において、センスアンプ３０にビット線２６、ビ
ット線バー２８が接続されている。ビット線２６及びビ
ット線バー２８のそれぞれに、本体メモリセル２０ａ，
２０ｂ，２０ｃ及び同２０ｄ，２０ｅと、ダミーメモリ
セル４６及び同３６とが接続されている。本体メモリセ
ル２０ａは、ＭＯＳトランジスタ２４と本体メモリセル
キャパシタ２２とで構成されている。本体メモリセルキ
ャパシタ２２は、強誘電体膜を２つの電極で挟んで形成
されている。ＭＯＳトランジスタ２４のゲートはワード
線３２に接続され、ドレインはビット線２６に接続さ
れ、ソースは本体メモリセルキャパシタ２２の第１の電
極に接続されている。本体メモリセルキャパシタ２２の
第２の電極はセルプレート線３４に接続されている。同
様に、ダミーメモリセル３６は、ＭＯＳトランジスタ３
８とダミーメモリセルキャパシタ４０とで構成されてい
る。ダミーメモリセルキャパシタ４０は、同様に、強誘
電体膜を２つの電極で挟んで形成されている。ダミーメ
モリセル３６のＭＯＳトランジスタ３８のゲートはダミ
ーワード線４２に接続され、ドレインはビット線バー２
８に接続され、ソースはダミーメモリセルキャパシタ４
０の第１の電極に接続されている。ダミーメモリセルキ
ャパシタ４０の第２の電極はダミーセルプレート線４４
に接続されている。

【０００５】図８のセンスアンプ部において、１１０、
１１１及び１１２はＰチャンネルＭＯＳトランジスタ、
１１８及び１２０はＮチャンネルＭＯＳトランジスタ、
１１４及び１１６は、それぞれ、ビット線２６及びビッ
ト線バー２８である。

【０００６】この従来の不揮発性半導体記憶装置の回路
の動作について、図５の動作タイミング図と、図６の本
体メモリセルキャパシタの強誘電体膜のヒステリシス特
性図、及び図７のダミーメモリセルキャパシタの強誘電
体膜のヒステリシス特性図とを参照しながら説明する。

【０００７】図６及び図７は強誘電体膜のヒステリシス
特性図である。横軸がメモリセルキャパシタに印加され
る電界、縦軸がそのときの電荷を示している。図６及び
図７に示すように、強誘電体のキャパシタでは電界が０
のときでも、点Ｂ、点Ｅ、点Ｈ、点Ｋのように残留分極
が残る。これを利用して不揮発性のデータとし、不揮発
性半導体記憶装置を実現している。本体メモリセルキャ
パシタは、メモリセルのデータが“１”である場合に
は、図６の点Ｂの状態、また、メモリセルのデータが
“０”である場合には、図６の点Ｅの状態である。ま
た、ダミーメモリセルキャパシタの初期状態を、図７の
点Ｋの状態とする。ここで、本体メモリセルのデータを
読み出すために、初期状態として、ビット線２６及びビ
ット線バー２８、ワード線３２、ダミーワード線４２、
セルプレート線３４とダミーセルプレート線４４の各々
の論理電圧を“Ｌ”（接地電圧：ＧＮＤ）とする。その
後、ビット線２６及びビット線バー２８をフローティン
グ状態とする。また、反転センス信号／ＳＥは、論理電
圧“Ｈ”（電源電圧：Ｖｃｃ）とする。

【０００８】次に、図５のように、ワード線３２、ダミ
ーワード線４２、セルプレート線３４とダミーセルプレ
ート線４４とをすべて論理電圧“Ｈ”とする。ここで、
ワード線３２の論理電圧“Ｈ”は電源電圧を昇圧した高
電圧（Ｖｐｐ）であり、、ダミーワード線４２、セルプ
レート線３４とダミーセルプレート線４４の論理電圧
“Ｈ”は電源電圧（Ｖｃｃ）である。これによって、本
体メモリセル２０ａのＭＯＳトランジスタ２４、及びダ
ミーメモリセル３６のＭＯＳトランジスタ３８がオン
し、本体メモリセルキャパシタ２２及びダミーメモリセ
ルキャパシタ４０には電界がかかる。このとき、本体メ
モリセルのデータが“１”であれば、図６の点Ｂの状態
から点Ｄの状態になり、点Ｂの状態と点Ｄの状態におけ
る電荷量の差Ｑ１がビット線２６の電圧として読み出さ
れる。ダミーメモリセルは図７の点Ｋの状態から点Ｊの
状態になり、点Ｋの状態と点Ｊの状態の電荷量の差Ｑｄ
がビット線バー２８の電圧として読み出される。そし
て、反転センス信号／ＳＥを論理電圧“Ｌ”（接地電
圧）とすることにより、ビット線２６に読み出された本
体メモリセルからの電圧と、ビット線バー２８に読み出
されたダミーメモリセルからの電圧との差をセンスアン
プ３０により増幅し、ビット線２６を電源電圧Ｖｃｃレ
ベルに引き上げ、ビット線バー２８を接地電圧ＧＮＤレ
ベルに引き下げて、本体メモリセルのデータ”１”を読
み出す。

【０００９】一方、本体メモリセルのデータが“０”で
あれば、図６の点Ｅの状態から点Ｄの状態になり、点Ｅ
の状態と点Ｄの状態における電荷量の差Ｑ０がビット線
２６の電圧として読み出される。ダミーメモリセルは図
７の点Ｋの状態から点Ｊの状態になり、点Ｋの状態と点
Ｊの状態の電荷量の差Ｑｄがビット線バー２８の電圧と
して読み出される。そして、ビット線２６に読み出され
た本体メモリセルからの電圧と、ビット線バー２８に読
み出されたダミーメモリセルからの電圧との差をセンス
アンプ３０により増幅し、ビット線２６を接地電圧ＧＮ
Ｄレベルに引き下げ、ビット線バー２８を電源電圧Ｖｃ
ｃレベルに引き上げて、本体メモリセルのデータ”０”
を読み出す。

【００１０】センスアンプ３０で増幅された結果、本体
メモリセルのデータが“１”のときは、ビット線２６は
電源電圧Ｖｃｃとなり、セルプレート線３４も電源電圧
Ｖｃｃとなっている。このため、本体メモリセルキャパ
シタ２２には電界がかからなくなり、図６で点Ｅの状態
になる。その後、本体メモリセルキャパシタ２２のデー
タの状態を図６で点Ｂの状態に戻すために、セルプレー
ト線３４の電圧を接地電圧として、図６で点Ａの状態に
１度した後、ワード線３２の論理電圧を“Ｌ”とする。
ワード線３２を論理電圧“Ｌ”とすると、本体メモリセ
ルキャパシタ２２には電界がかからなくなり、図６の点
Ｂの状態に戻る。これで、本体メモリセルへのデータ”
１”の再書き込みが完了する。点Ａの状態で、本体メモ
リセルキャパシタ２２にビット線２６の“Ｈ”電圧が充
分に印加されるように、通常ワ−ド線３２には昇圧され
た電圧（Ｖｐｐ）が供給される。

【００１１】同様に、本体メモリセルのデータが“０”
のときは、ビット線２６は接地電圧となり、セルプレー
ト線３４は電源電圧Ｖｃｃとなっている。このため、本
体メモリセルキャパシタ２２は図６で点Ｄの状態であ
る。その後、セルプレート線３４の論理電圧を“Ｌ”と
すると、本体メモリセルキャパシタ２２には電界がかか
らなくなり、図６で点Ｅの状態となる。その後、ワード
線３２の論理電圧を“Ｌ”とするが、本体メモリセルキ
ャパシタ２２には電界が印加されない状態であることに
は変わりなく、図６の点Ｅの状態のままとなる。これ
で、本体メモリセルへのデータ”０”の再書き込みが完
了する。

【００１２】ダミーメモリセルは、本体メモリセルのデ
ータが“１”のときは、ビット線バー２８が接地電圧と
なり、ダミーセルプレート線４４が電源電圧Ｖｃｃであ
る。このため、ダミーメモリセルキャパシタ４０は図７
で点Ｊの状態になる。その後、ダミーワード線４２を接
地電圧とすると同時にダミーセルプレート線４４も接地
電圧とすることで、ダミーメモリセルキャパシタ４０に
は電界がかからなくなり、図７の点Ｋの状態に戻る。

【００１３】同様に、本体メモリセルのデータが“０”
のときは、ビット線バー２８が電源電圧Ｖｃｃとなり、
セルプレート線４４も電源電圧Ｖｃｃである。このた
め、ダミーメモリセルキャパシタ４０は図７で点Ｋの状
態になる。その後、ダミーワード線４２を接地電圧とす
ると同時にダミーセルプレート線４４も接地電圧として
も、ダミーメモリセルキャパシタ４０に電界が印加され
ない状態は変わらず、図７の点Ｋの状態が維持される。
以上で、ダミーメモリセルへの再書き込みが完了する。

【００１４】

【発明が解決しようとする課題】しかしながら、上記従
来の不揮発性半導体記憶装置には、以下に示す問題点が
あった。

【００１５】すなわち、読み出し動作において、メモリ
セルキャパシタからビット線への読み出し開始時点か
ら、メモリセルキャパシタへの再書き込み終了時点まで
の期間、ワ−ド線には、常に電源電圧Ｖｃｃを昇圧した
高電圧Ｖｐｐを供給していたため、上記従来の不揮発性
半導体記憶装置においては、消費電流が増大するという
問題点があった。

【００１６】また、センスアンプによりビット線の低電
位側を接地電位にしかセンス増幅しなかったため、メモ
リセルキャパシタに充分な分極を生じさせることができ
ず、そのために、本体メモリセルのデータが”０”のと
き、センス時のビット線間電圧マージンを大きくするこ
とができないという問題点があった。

【００１７】本発明は、かかる従来の問題点を解決した
不揮発性半導体記憶装置を提供するものである。

【００１８】

【課題を解決するための手段】請求項１に係る本発明の
不揮発性半導体記憶装置は、強誘電体膜を相対向する２
つの電極で挟んで形成され前記強誘電体膜の分極状態に
より２値情報を記憶、保持する容量素子と、該容量素子
の第１の電極にソースが接続されるトランジスタとを備
えるメモリセルと、前記トランジスタのゲートに接続さ
れるワード線と、前記トランジスタのドレインに接続さ
れるビット線と、前記容量素子の第２の電極に接続され
るプレート線と、前記ビット線に結合されているセンス
アンプと、前記ワード線を駆動する回路と、前記プレー
ト線を駆動する回路とを備え、前記メモリセルが行方向
及び列方向に複数配置されて成る不揮発性半導体記憶装
置において、前記ワード線を駆動する回路に供給する駆
動電圧を、電源電圧（Ｖｃｃ）と、該電源電圧を昇圧し
た高電圧（Ｖｐｐ）とに切り替える手段を設け、最初、
前記ワード線に前記電源電圧を供給している間に前記プ
レート線をパルス駆動することによって、前記メモリセ
ルの分極状態に応じて前記ビット線に電圧変化を生じせ
しめ、その後、前記ワード線に前記電源電圧を昇圧した
高電圧を供給している間に前記プレート線を再度パルス
駆動することによって、前記メモリセルの分極状態を再
生させることを特徴とするものである。

【００１９】また、請求項２に係る本発明の不揮発性半
導体記憶装置は、強誘電体膜を相対向する２つの電極で
挟んで形成され前記強誘電体膜の分極状態により２値情
報を記憶、保持する容量素子と、該容量素子の第１の電
極にソースが接続されるトランジスタとを備えるメモリ
セルと、前記トランジスタのゲートに接続されるワード
線と、前記トランジスタのドレインに接続されるビット
線と、前記容量素子の第２の電極に接続されるプレート
線と、前記ビット線に結合されているセンスアンプと、
前記ワード線を駆動する回路と、前記プレート線を駆動
する回路とを備え、前記メモリセルが行方向及び列方向
に複数配置されて成る不揮発性半導体記憶装置におい
て、前記ワード線を駆動する回路に供給する駆動電圧
を、電源電圧と、該電源電圧を昇圧した高電圧とに切り
替える手段を設け、前記ワード線に前記電源電圧を供給
している間に前記プレート線に電源電圧を供給すること
によって、前記メモリセルの分極状態に応じて前記ビッ
ト線に電圧変化を生じせしめ、該ビット線の電圧変化を
増幅し、前記プレート線を接地電位にした時点以降に、
前記ワード線に前記電源電圧を昇圧した高電圧を供給す
ることによって、前記メモリセルの分極状態を再生させ
ることを特徴とするものである。

【００２０】更に、請求項３に係る本発明の不揮発性半
導体記憶装置は、前記請求項１または２に係る不揮発性
半導体記憶装置に於いて、前記メモリセルの第１の分極
状態が読み出された前記ビット線の電圧が前記センスア
ンプによって電源電圧に増幅され、前記メモリセルの第
２の分極状態が読み出された前記ビット線の電圧が前記
センスアンプによって負電圧に増幅されることを特徴と
するものである。

【００２１】かかる本発明の不揮発性半導体記憶装置に
よれば、最初、ワード線に電源電圧（Ｖｃｃ）を供給し
ている間にプレート線をパルス駆動することによって、
メモリセルの分極状態に応じてビット線に電圧変化を生
じせしめ、その後、ワード線に電源電圧を昇圧した高電
圧（Ｖｐｐ）を供給している間にプレート線を再度パル
ス駆動することによって、メモリセルに分極状態を再生
させる。これにより、消費電流の低減を図ることができ
るものである。

【００２２】また、本発明の不揮発性半導体記憶装置に
よれば、ワード線に電源電圧（Ｖｃｃ）を供給している
間にプレート線に電源電圧を供給することによって、メ
モリセルの分極状態に応じてビット線に電圧変化を生じ
せしめ、該ビット線の電圧変化を増幅し、プレート線を
接地電位にした時点以降に、ワード線に電源電圧を昇圧
した高電圧（Ｖｐｐ）を供給することによって、メモリ
セルの分極状態を再生させる。これにより、消費電流の
低減を図ることができるものである。

【００２３】更に、センスアンプによりビット線の低電
位側を負電圧に増幅することにより、本体メモリセルの
データが”０”のとき、キャパシタの蓄積電極に充分な
負電圧を与えることによって、充分な分極を生じさせる
ことができる。これにより、センス時のビット線間電圧
マージンを増大させることができるものである。

【００２４】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して詳細に説明する。

【００２５】図１は、本発明の不揮発性半導体記憶装置
の一実施形態の回路構成図である。なお、図１におい
て、従来の不揮発性半導体記憶装置の回路構成図を示す
図４と同一の部分には同一の符号を付しており、説明も
省略する。図４と異なる部分は、ワード線３２の駆動回
路１０に供給する駆動電圧を、電源電圧（Ｖｃｃ）と、
該電源電圧を昇圧した高電圧（Ｖｐｐ）とに切り替える
スイッチング手段１２を設けている点である。

【００２６】また、センスアンプ部は、従来の不揮発性
半導体記憶装置と同様に、図８のものを用いることがで
きるが、本実施形態では、図３のセンスアンプを用いて
動作させる構成としている。図３のセンスアンプ部にお
いて、１１０、１１１及び１１２はＰチャンネルＭＯＳ
トランジスタ、１１８、１１９及び１２０はＮチャンネ
ルＭＯＳトランジスタ、１１４及び１１６は、それぞ
れ、ビット線２６及びビット線バー２８である。Ｐチャ
ンネルＭＯＳトランジスタ１１１のソースには電源電圧
（Ｖｃｃ）が供給され、ゲートには反転センス信号／Ｓ
Ｅが入力される。一方、ＮチャンネルＭＯＳトランジス
タ１１９のソースには負電圧（−ＶＢＢ）が供給され、
ゲートにはセンス信号ＳＥが入力される。ここで、負電
圧とは、半導体基板に与える基板バイアス電圧と接地電
圧（ＧＮＤ）との間の電圧とする。

【００２７】なお、以下の説明では、１トランジスタ１
キャパシタ型メモリセルを用いたオ−プンビット線方式
により、ビット線バー２８にダミ−セルが接続される場
合を一例として説明するが、本発明は、これに限定され
るものではない。より一般的には、選択される本体メモ
リセルに接続されるビット線以外に、このビット線電位
との電位差をセンスアンプによって増幅するためのリフ
ァレンスレベルを発生する手段が接続されるもう一つの
ビット線がセンスアンプに結合している構成であれば、
本発明は適用できるものである。また、本体メモリセル
キャパシタ及びダミーメモリセルキャパシタの強誘電体
膜のヒステリシス特性として、従来と同様の図６及び図
７を用いるが、本発明はこれに限定されるものではな
い。

【００２８】本実施形態の不揮発性半導体記憶装置の読
み出し動作タイミング及び再書き込み動作タイミング
を、図２の動作タイミング図に従って説明する。

【００２９】本体メモリセルキャパシタは、メモリセル
のデータが“１”である場合には、図６の点Ｂの状態
で、メモリセルのデータが“０”である場合には、図６
の点Ｅの状態である。また、ダミーメモリセルキャパシ
タの初期状態を、図７の点Ｋの状態とする。本体メモリ
セルのデータを読み出すために、初期状態として、ビッ
ト線２６及びビット線バー２８、ワード線３２、ダミー
ワード線４２、セルプレート線３４とダミーセルプレー
ト線４４の各々の電圧を接地電圧（ＧＮＤ）とする。そ
の後、ビット線２６及びビット線バー２８をフローティ
ング状態とする。また、センス信号ＳＥの論理電圧も”
Ｌ”とする。

【００３０】次に、ワード線３２、ダミーワード線４
２、セルプレート線３４とダミーセルプレート線４４の
電圧をすべて電源電圧（Ｖｃｃ）とする。これによっ
て、本体メモリセル２０ａのＭＯＳトランジスタ２４、
及びダミーメモリセル３６のＭＯＳトランジスタ３８が
オンし、本体メモリセルキャパシタ２２及びダミーメモ
リセルキャパシタ４０には電界がかかる。このとき、ビ
ット線２６及びビット線バー２８の配線容量が大きいの
で、ビット線の電圧は少ししか上昇せず、従来のよう
に、ワード線３２及びダミーワード線４２に、電源電圧
を昇圧した高電圧を印加しなくても、本体メモリセルキ
ャパシタ２２及びダミーメモリセルキャパシタ４０それ
ぞれの第１の電極はビット線（ビット線バー）と同電位
となる。したがって、ワード線３２及びダミーワード線
４２を昇圧しないため、駆動電流が従来に比べて少なく
なる。本体メモリセルのデータが“１”であれば、図６
の点Ｂの状態から点Ｄの状態に移行し、点Ｂの状態と点
Ｄの状態における電荷量の差Ｑ１がビット線２６の電圧
として読み出される。本体メモリセルのデータが“０”
であれば、図６の点Ｅの状態から点Ｄの状態に移行し、
点Ｅの状態と点Ｄの状態における電荷量の差Ｑ０がビッ
ト線２６の電圧として読み出される。ダミーメモリセル
は図７の点Ｋの状態から点Ｊの状態になり、点Ｋの状態
と点Ｊの状態の電荷量の差Ｑｄがビット線バー２８の電
圧として読み出される。Ｑ１＞Ｑｄ＞Ｑ０であるから、
ビット線に読み出される電圧もこの順に大きくなる。

【００３１】次に、センスアンプ３０のセンス信号ＳＥ
を論理電圧“Ｈ”（電源電圧Ｖｃｃ）とすると、ビット
線２６に読み出された本体メモリセルからの電圧とビッ
ト線バー２８に読み出されたダミーメモリセルからの電
圧との差はセンスアンプ３０で増幅される。本体メモリ
セルのデータが“１”であれば、ビット線２６に読み出
される電圧の方がビット線バー２８に読み出される電圧
より大きいので、ビット線２６は電源電圧（Ｖｃｃ）方
向に上昇し、本体メモリセルは点Ｄの状態から点Ｅの状
態へ移っていく。ビット線バー２８は負電圧（−ＶＢ
Ｂ）方向に下降し、ダミーメモリセルはさらに点Ｊの状
態に近づいていく。次に、図２に示されるようにセルプ
レート線３４が接地電圧（ＧＮＤ）になると、本体メモ
リセルは点Ｅの状態から点Ａの方向に移行する。ダミー
セルプレート線の電圧は電源電圧（Ｖｃｃ）のままであ
るので、ダミーメモリセルは点Ｊの状態に近づいたまま
である。本体メモリセルのデータが“０”であれば、ビ
ット線２６に読み出される電圧の方がビット線バー２８
に読み出される電圧より小さいので、ビット線２６は負
電圧（−ＶＢＢ）方向に下降し、本体メモリセルは更に
点Ｄの状態に近づく。ビット線バー２８は電源電圧（Ｖ
ｃｃ）方向に上昇し、ダミーメモリセルは点Ｊの状態か
ら点Ｋの状態に近づいていく。この時に、図２に示され
るように、セルプレート線３４を接地電圧（ＧＮＤ）に
すると、本体メモリセルは点Ｄの状態から点Ｅの方向に
移行する。ダミーセルプレート線４４の電圧は電源電圧
（Ｖｃｃ）のままであるので、ダミーメモリセルは点Ｋ
の状態に近づいたままである。

【００３２】次に、再書き込みの動作に移る。まず、図
２に示されるように、ワード線３２の電圧をＶｐｐに昇
圧する。センスアンプ３０で増幅された結果、本体メモ
リセルのデータが“１”のときは、ビット線２６は電源
電圧（Ｖｃｃ）となる。ワード線３２は昇圧されている
ので、本体メモリセルキャパシタ２２の第１の電極も電
源電圧（Ｖｃｃ）となる。これにより、本体メモリセル
キャパシタには正方向に電源電圧（Ｖｃｃ）が印加さ
れ、点Ａの状態にまで十分に分極させることができる。
このとき、ビット線バー２８及びダミーメモリセルキャ
パシタ４０の第１の電極は負電圧（−ＶＢＢ）となり、
ダミーメモリセルは点Ｊの状態である。この後、セルプ
レート線３４の電圧を再度電源電圧（Ｖｃｃ）にする
と、本体メモリセルは点Ｂの状態となり、データ”１”
が再書き込みされる。

【００３３】本体メモリセルのデータが“０”のとき
は、ビット線２６及び本体メモリセルキャパシタ２２の
第１の電極は負電圧（−ＶＢＢ）となり、本体メモリセ
ルは点Ｄの状態と点Ｅの状態との間となる。このとき、
ビット線バー２８及びダミーメモリセルキャパシタ４０
の第１の電極は電源電圧（Ｖｃｃ）となり、ダミーメモ
リセルは点Ｋの状態である。この後、セルプレート線３
４の電圧を再度電源電圧（Ｖｃｃ）にすると、本体メモ
リセルを点Ｄの状態にまで十分負方向に分極させること
ができる。

【００３４】最後に、ワード線３２、ダミーワード線４
２、セルプレート線３４とダミーセルプレート線４４の
電圧をすべて接地電圧（ＧＮＤ）とすることによって、
本体メモリセルキャパシタ及びダミーメモリセルキャパ
シタには電界がかからなくなり、本体メモリセルのデー
タが“１”のとき、本体メモリセルは点Ｂの状態とな
り、ダミーメモリセルは点Ｋの状態となる。本体メモリ
セルのデータが“０”のときは、本体メモリセルは点Ｅ
の状態となり、ダミーメモリセルは点Ｋの状態となる。
これで、本体メモリセルキャパシタ及びダミーメモリセ
ルキャパシタ共に初期状態が再書き込みされたことにな
る。

【００３５】なお、上記実施形態に於いては、ワード線
３２を１度電源電圧以上にした状態で、セルプレート線
３４を２度、パルス駆動する構成としているが、本発明
は、かかる駆動方法に限定されるものではなく、本質的
には、セルプレート線３４を接地電圧に戻した時点以降
に、ワード線３２に、電源電圧を昇圧した高電圧が供給
されればよいものである。

【００３６】

【発明の効果】以上、詳細に説明したように、本発明の
不揮発性半導体記憶装置によれば、データ読み出し時に
は、ワ−ド線電位は電源電圧Ｖｃｃを昇圧しないことに
より、消費電流が低減され低消費電力化を図ることがで
きるものである。ビット線のセンス開始時にはビット線
電位は電源電圧Ｖｃｃより十分低いので、アクセストラ
ンジスタのゲ−トに印加されるワ−ド線電位は電源電圧
Ｖｃｃを昇圧する必要はない。本発明は、この点に着目
し、データ読み出し時には、ワ−ド線電位は電源電圧Ｖ
ｃｃを昇圧しない構成として、低消費電力化を図ったも
のである。

【００３７】また、再書き込み動作においては、ワ−ド
線電位は電源電圧Ｖｃｃを昇圧することにより、本体メ
モリセルのデータが“１”のとき、キャパシタの蓄積電
極に十分な正電圧を与え、充分な分極を生じさせること
ができる。これにより、センス時のビット線間電圧マ−
ジンが増大するものである。

【００３８】更に、センスアンプによりビット線の低電
圧側を負電圧に増幅することにより、本体メモリセルの
データが”０”のとき、キャパシタの蓄積電極に充分な
負電圧を与えることによって、充分な分極を生じさせる
ことができる。これにより、センス時のビット線間電圧
マージンが増大するものである。

【００３９】すなわち、本発明の不揮発性半導体記憶装
置によれば、データ”１”と、データ”０”の何れを読
み出す場合に於いても、正確、且つ安定に、メモリセル
よりデータを読み出すことが可能となるものである。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の一実施形態
の回路構成を示す図である。

【図２】同実施形態の動作タイミングを示す図である。

【図３】図１に於けるセンスアンプ部３０の構成を示す
回路図である。

【図４】従来の不揮発性半導体記憶装置の回路構成を示
す図である。

【図５】同不揮発性半導体記憶装置装置の動作タイミン
グを示す図である。

【図６】不揮発性半導体記憶装置で使用する本体メモリ
セルキャパシタの強誘電体膜のヒステリシス特性を示す
図である。

【図７】不揮発性半導体記憶装置で使用するダミーメモ
リセルキャパシタの強誘電体膜のヒステリシス特性を示
す図である。

【図８】図４に於けるセンスアンプ部３０の構成を示す
回路図である。

【符号の説明】

１０ ワード線駆動回路 １２ スイッチング手段 ２０ａ、… 本体メモリセル ２２ 本体メモリセルキャパシタ ２４ ＭＯＳトランジスタ ２６ ビット線 ２８ ビット線バー ３０ センスアンプ ３２ ワード線 ３４ プレート線 ３６，４６ ダミーメモリセル ３８ ＭＯＳトランジスタ ４０ ダミーメモリセルキャパシタ ４２ ダミーワード線 ４４ ダミープレート線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 強誘電体膜を相対向する２つの電極で挟
   んで形成され前記強誘電体膜の分極状態により２値情報
   を記憶、保持する容量素子と、該容量素子の第１の電極
   にソースが接続されるトランジスタとを備えるメモリセ
   ルと、前記トランジスタのゲートに接続されるワード線
   と、前記トランジスタのドレインに接続されるビット線
   と、前記容量素子の第２の電極に接続されるプレート線
   と、前記ビット線に結合されているセンスアンプと、前
   記ワード線を駆動する回路と、前記プレート線を駆動す
   る回路とを備え、前記メモリセルが行方向及び列方向に
   複数配置されて成る不揮発性半導体記憶装置において、 前記ワード線を駆動する回路に供給する駆動電圧を、電
   源電圧と、該電源電圧を昇圧した高電圧とに切り替える
   手段を設け、 最初、前記ワード線に前記電源電圧を供給している間に
   前記プレート線をパルス駆動することによって、前記メ
   モリセルの分極状態に応じて前記ビット線に電圧変化を
   生じせしめ、その後、前記ワード線に前記電源電圧を昇
   圧した高電圧を供給している間に前記プレート線を再度
   パルス駆動することによって、前記メモリセルの分極状
   態を再生させることを特徴とする不揮発性半導体記憶装
   置。
2. 【請求項２】 強誘電体膜を相対向する２つの電極で挟
   んで形成され前記強誘電体膜の分極状態により２値情報
   を記憶、保持する容量素子と、該容量素子の第１の電極
   にソースが接続されるトランジスタとを備えるメモリセ
   ルと、前記トランジスタのゲートに接続されるワード線
   と、前記トランジスタのドレインに接続されるビット線
   と、前記容量素子の第２の電極に接続されるプレート線
   と、前記ビット線に結合されているセンスアンプと、前
   記ワード線を駆動する回路と、前記プレート線を駆動す
   る回路とを備え、前記メモリセルが行方向及び列方向に
   複数配置されて成る不揮発性半導体記憶装置において、 前記ワード線を駆動する回路に供給する駆動電圧を、電
   源電圧と、該電源電圧を昇圧した高電圧とに切り替える
   手段を設け、 前記ワード線に前記電源電圧を供給している間に前記プ
   レート線に電源電圧を供給することによって、前記メモ
   リセルの分極状態に応じて前記ビット線に電圧変化を生
   じせしめ、該ビット線の電圧変化を増幅し、前記プレー
   ト線を接地電位にした時点以降に、前記ワード線に前記
   電源電圧を昇圧した高電圧を供給することによって、前
   記メモリセルの分極状態を再生させることを特徴とする
   不揮発性半導体記憶装置。
3. 【請求項３】 請求項１または２に記載の不揮発性半導
   体記憶装置に於いて、前記メモリセルの第１の分極状態
   が読み出された前記ビット線の電圧が前記センスアンプ
   によって電源電圧に増幅され、前記メモリセルの第２の
   分極状態が読み出された前記ビット線の電圧が前記セン
   スアンプによって負電圧に増幅されることを特徴とする
   不揮発性半導体記憶装置。