KR100345892B1 - 비휘발성메모리 - Google Patents

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KR100345892B1
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타카시 미하라
카로스 에이. 파즈 데 아라조
래리 디. 맥밀란
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시메트릭스 코포레이션
올림푸스 옵티칼 컴패니, 리미티드
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Abstract

비-소멸성 강유전체 메모리(336)는 정전압원(85), 비트선(79), 비트선(79)과 정전압원(85)사이에 연결된 제 1 강유전체 커패시터(76)를 가지는 메모리 셀(70), 기준전압원(105), 및 비트선(79)과 기준전압원(105)사이에 연결된 래치(74)를 포함한다. 래치(74)는 단일작동으로 커패시터(76)를 판독 및 재기록하기 위하여 강유전체 커패시터(76)와 동일한 논리 상태로 비트선(79)을 구동시킨다. 기준전압은 Q1/CD와 QSW/CD+ Q1/CD사이이고, Q1는 상기 제 1 강유전체 커패시터(76)의 성형용량이고, CD는 상기 비트선(79)의 용량이고 그리고 QSW는 상기 제 1 강유전체 커패시터(76)의 스위칭 전하이다. 한 실시예에서, 기준전압은 제 1 커패시터(128)의 면적 보다는 작지만 제 1 커패시터(128)의 면적의

Description

비휘발성 메모리{Non-Volatile Memory}
강유전성 재료들이 비휘발성 메모리(non-volatile memory)에 정보를 저장하는데 사용될 수 있는 분극(polarization)을 유지할 수 있다는 것은 공지되어 있다. 예컨대, 만일, 충분히 강한 전기장이 강유전성 커패시터 양단에 걸쳐 형성되면, 이 전기장이 제거되더라도 상기 전기장의 방향으로 분극이 유지된다. 만일, 상기 전기장이 동일한 커패시터 양단에 걸쳐 반대방향으로 형성되면, 이 전기장이 제거되더라도 반대방향으로 분극이 유지된다. 한쪽 방향으로는 상기 분극을 디지털 논리 "1" 상태와 연관시키고 반대쪽 방향으로는 상기 분극을 디지털 논리 "0" 상태와 연관시키기 위한 전자 회로가 설계되었다. 그러나, 지금까지 이들 회로는 비교적 복잡하였다 S. Sheffield Eaton, Jr.에게 부여된 미국 특허 제 4,873,664 호, 미국 특허 제 4,853,893 호, 미국 특허 제 4,914,627 호 및 미국 특허 제 4,910,708 호, S. Sheffield Eaton, Jr.등에게 부여된 미국 특허 제 4,893,275 호, Kenneth J.Mobley애게 부여된 미국 특허 제 4,888,733 호 및 유럽 특허 출원 공개 공보 제0 364 813 호에 기술된 것과 같은 몇몇 회로들은 종래의 비-강유전성 휘발성 DRAM 에 사용되는 잘 알려진 단순한 감지 증폭기(sense amplifier) 및 메모리 어레이(memory array)를 사용한다. 널리 공지된 이들 종래의 DRAM 구조는 행과 열로 배열되는 메모리 셀을 포함하는데, 각각의 메모리 셀은 게이트 및 한 쌍의 소오스/드레인을 구비한 적어도 하나의 트랜지스터, 한 쌍의 플레이트 전극(plate electrodes)을 구비한 커패시터를 포함하고, 그리고 메모리는 또한 각 셀내의 상기 커패시터의 한쪽 평판 전극에 연결된 플레이트선(plate lines), 상기 트랜지스터를 통해 상기 커패시터의 다른쪽 플레이트 전극에 연결된 비트선(bit lines) 및 상기 트랜지스터의 제어 게이트에 연결된 단어선(word lines)을 포함한다. 상기 트랜지스터는 상기 커패시터를 상기 비트선에 연결하기 위해 그 게이트에 의해 제어되는 스위치의 역할을 수행한다. 그러나, 종래의 DRAM 회로를 강유전성 재료에 적응시키기 위해, 이들 참조 문헌에 기술된 회로들은, 모두 집적 회로칩상에 큰 공간을 요구하고 많은 양의 에너지를 이용하는 복합 펄스 회로(complex pulsing circuit)를 필요로 하고, 및/또는 큰 집적회로 공간을 이용하는 복합 셀 구조(complex cell structures)를 필요로 하는데, 이들 모두는 메모리 동작을 수행하는데 걸리는 시간을 증가시킨다. 그 결과, 상업적으로 성공을 거둔 강유전성 메모리가 지금까지는 제조되지 않았다.
복잡성의 문제점에 대한 한 가지 해결책은 Leonard J. Schwee에게 부여된 미국 특허 제 5,038,323 호에 기술되어 있다. 이 특허는 모든 커패시터들이 공급전압의 약 1/2, 즉 메모리에서 논리 "1"과 관련된 고전압(high voltage)의 1/2인 일정한 전압을 갖는 단일의 플레이트선에 연결되는 비-휘발성 강유전성 메모리를 기술하고 있다. DRAM에서 통상적인 것처럼, 비트선들은 감지 증폭기에 연결된다. 그러나, 상기 Schwee의 특허는 감지 증폭기의 회로에 대해 기술하고 있지 않고, 감지 증폭기의 출력이 판독 주기의 종료시에만 비트선에 연결된다는 것을 나타낸다. 이것은 상기 감지 증폭기의 출력을 상기 비트선에 연결시키기 위해 상기 판독 주기가 언제 충분히 완료되는가를 판단하기 위한 복합 논리 회로를 제시하고 있다. 또한, 감지 과정과 관련된 흐름도는 감지 증폭기 회로가 복잡하다는 것을 시사한다. 이외에도, 상기 특허의 명세서는 판독전 비트선의 로우 상태(low state)로 인해 강유전성 커패시터가 논리 "1" 상태에 있을 때 뿐만 아니라 논리 "0"상태에 있을 때 비트선상의 전하를 폐기하게 된다는 사실을 인지하지 못한다.
Schwee는 논리 신호가 데이터 독출 단자(data readout terminal)로 출력되는 판독 주기(read cycle)와, 커패시터를 복원(restore)하기 위해 신호 전압이 강유전성 커패시터에 인가되는 복원 주기(restore cycle)사이에 부가적인 전자 작동이 발생해야만 한다는 것을 필요로 한다. 특히, 논리 게이트는 강유전성 커패시터의 분극 상태를 복원하기 위해 감지 증폭기의 출력을 비트선에 연결시킨다. 상기 논리 게이트는 논리 제어 시스템에 의해 제어되기 때문에, 판독 동작과 복원 동작사이에 반드시 수 많은 전자 논리 동작들이 발생하게 된다. 다른 강유전성 메모리의 경우, 판독 동작에서 복원 동작으로 전환시키는데 별도의 독립된 전자 신호들이 사용된다, 예컨대, 전술한 미국 특허 제 4,893,664 호에는, 강유전성 커패시터를 복원하기 위해 판독 동작후 플레이트선이 로우(low)상태로 강하한다. 각각의 논리 동작및 전자 신호는 적어도 하나의 전자선(electronic line) 또는 소자가 그 상태를 변경시키는 것을 필요로 하기 때문에, 판독 및 복원 동작의 속도가 상당히 늦추어진다. 따라서, 강유전성 메모리들은 동작의 속도면에서 되면 종래의 메모리들과 필적될 수 없었다.
본 발명은 비휘발성 전자 메모리에 관한 것으로서, 특히, 메모리셀의 강유전성 커패시터(ferroelectric capacitor)를 판독 및 복원하기 위한 장치 및 방법에 관한 것이다.
본 발명의 상세는 첨부도면 및 실시예를 참조하여 설명될 것이다.
첨부 도면을 참조하여 본 발명의 전형적인 실시예가 이하에서 상세히 설명될 것이다.
도 1은 본 발명의 양호한 실시예에 따른 1T,1C 메모리 셀의 회로도이다.
도 2는 본 발명에 따른 대체 1T,1C 메모리 셀의 회로도이다.
도 3은 본 발명에 따른 대체 1T,1C 메모리 셀의 회로도이다.
도 4는 본 발명에 따른 대체 2T,2C 메모리 셀의 회로도이다.
도 5는 본 발명에 따른 감지 및 복원 회로와 도 1의 1T,1C 셀을 결합한 본 발명에 따른 메모리 어레이의 양호한 실시예를 도시한 회로도이다.
도 6은 도 5의 회로의 신호 파형도이다.
도 7은 기준전압을 제공하기 위해 의사 강유전성 커패시터 회로를 이용한 본 발명에 따른 메모리 어레이의 양호한 실시예의 회로도이다.
도 8은 기준전압을 제공하기 위해 선형 의사 커패시터 회로를 이용한 본 발명에 따른 메모리 어레이의 양호한 실시예의 회로도이다.
도 9는 도 7의 회로의 신호 파형도이다.
도 10은 도 8의 회로의 신호 파형도이다.
도 11은 본 발명에 따른 감지 및 복원 회로와 2T,2C 셀을 결합한 본 발명에 따른 메모리 어레이의 양호한 실시예를 도시한 회로도이다.
도 12는 도 11의 회로의 신호 파형도이다.
도 13은 본 발명에 따른 메모리의 전형적인 실시예를 도시한 도면.
본 발명은 Schwee의 참조문헌과 같이, 거의 일정한 전압원(voltage source)에 모든 메모리 커패시터를 결합시키는 메모리 회로를 제공함으로써 상기 문제점을 해결한다. 정전압은 공급 전압의 1/2이 바람직하다. 그러나, Schwee의 참조문헌과는 달리, 상기 메모리 회로는 단순한 감지 증폭기만으로 강유전성 재료의 분극상태를 판독함은 물론 상기 강유전성 재료를 그 원래의 분극상태로 복원시키도록 설계된다. 상기 감지 증폭기의 출력은 판독 주기 내내 비트선에 연결된다.
상기 문제점은, 기준 전압원, 정전압원, 비트선, 논리 "1" 상태에 대응하는 제 1 분극 상태 및 논리 "0" 상태에 대응하는 제 2 분극 상태를 취할 수 있고 상기 비트선과 상기 정전압원사이에 연결되는 제 1 강유전성 커패시터를 포함하는 메모리 셀, 및 상기 커패시터의 상태가 판독될 때 상기 커패시터에 의해 비트선상에 놓여진 신호를 감지 및 증폭하기 위해 상기 기준 전압원과 상기 비트선사이에 연결되는 래치(latch) 및 래치 가능 트랜지스터를 갖는 래치 제어 수단을 구비한 감지 증폭기를 포함하는 비 휘발성 메모리를 이용하여 해결되는 것이 바람직하다.
상기 메모리는 상기 비트선과 상기 래치사이에 연결되는 제 1 트랜지스터 및 상기 기준 전압원과 상기 래치사이에 연결되는 제 2 트랜지스터를 추가로 포함하는것이 바람직하다.
분극 스위칭 전하(polarizing switching charge)는 강유전성 커패시터의 용량으로 인한 전하보다 훨씬 더 큰 것이 바람직하다.
상기 기준 전압은 제 2 정전압원에 의해 제공될 수 도 있다. 이와는 달리, 상기 기준 전압은 의사(dummy) 강유전체 커패시터 회로에 의해 제공된다. 상기 의사 강유전체 커패시터 회로는 작동 커패시터의 면적보다는 작고 상기 작동 커패시터 면적의 1/2보다는 큰 면적을 갖는 것이 바람직하다. 또 다른 실시예에서, 상기 기준 전압은 선형 커패시터 회로에 의해 제공된다.
본 발명의 단순한 판독 및 복원 회로는 1T, 1C셀 이외의 비휘발성 강유전성 메모리셀과 함께 사용될 수도 있다. 예로써, 2T, 2C셀의 응용이 제공된다.
본 발명에 따른 단순히 조합된 감지 증폭기/복원 회로의 성능은 우수하다. 2.6m ×2.6m의 작은 크기의 커패시터를 갖는 메모리는 상기 판독 및 복원 회로를 이용하여 판독 및 복원될 수 있다. 수많은 다른 특징, 목적 및 장점들은 첨부도면을 참조하여 후술되는 상세한 설명으로부터 명백해 질 것이다.
1.개요
도 1 내지 도 4를 참조하면, 본 발명에 따른 메모리내에 포함될 수 있는 메모리셀의 몇몇 실시예가 도시되어 있다. 도 1은 트랜지스터(12) 및 강유전성 커패시티(14)를 포함하는 1T, 1C(하나의 트랜지스터, 하나의 커패시터)를 도시한 것이다. 종래의 DRAM 1T, 1C 메모리 셀에서와 같이, 상기 트랜지스터(12)의 소오스/드레인 중 하나(16)는 비트선(18)에 연결되고, 상기 트랜지스터(12)의 소오스/드레인중 나머지 다른 하나(23)는 통상 상기 커패시터(14)의 플레이트(plate)(20)로 지칭되는 한쪽 전극(20)에 연결되며, 상기 트랜지스터(12)의 게이트(19)는 단어선(21)에 연결된다 상기 트랜지스터는 상기 커패시터(14)를 상기 비트선(18)에 연결시키고, 그 연결을 해제시키는 스위치의 역할을 수행하고, 액세스될 메모리 셀의 행(row)을 선택하는 신호를 수반하는, 상기 단어선(21)상의 신호에 의해 제어된다. 상기 비트선(18)은 정보 신호를 상기 셀(10)로 그리고 그 셀(10)로부터 운반한다.
본 발명에 따르면, 상기 커패시터(14)의 다른쪽 전극판(22)은 공급 전압의 거의 1/2이 바람직한 정전압원(24)에 연결되고, 이 공급 전압은 Vcc로 표시된다. 상기 공급 전압(24)은 플레이트선(plate line)이라 불리는 선일 수도 있지만, 다수의 플레이선이 가변 전압 펄스를 운반하는 종래의 강유전성 메모리와는 대조적으로, 본 발명에 따른 메모리에는 단일의 정전압을 운반하는 단일의 "플레이트선"이 존재한다는 사실을 강조하기 위해 단일 소오스 단자(single source terminal)로서 도시된다.
도 2는 본 발명에 따른 1T, 1C 메모리 셀(30)의 또 다른 실시예를 도시한 것이디·이 실시예에서, 강유전성 커패시터(31)의 한쪽 플레이트(29)는 비트선(32)에 직접 연결되고, 상기 커패시터(31)의 다른 쪽 플레이트(33)는 상기 트랜지스터(35)의 한쪽 소오스/드레인(34)에 연결되고; 상기 트랜지스터(35)의 다른 쪽 소오스/드레인(36)은 정전압원(38)에 연결된다. 상기 트랜지스터(35)의 게이트(37)는단어선(39)에 연결된다.
도 3은 도 1에 도시된 유형의 두개의 1T, 1C 메모리 셀(41,42)을 도시한 것이다. 상기 두개의 메모리 셀(41,42)은 정전압, 바람직하게는 1/2 Vcc를 운반하는 공통 플레이트선(44)에 연결된다. 셀 그룹이 동일 플레이트선을 공유하는 많은 다른 아키텍처들은 본 발명에 따른 메모리에 이용될 수도 있다.
도 4는 2T, 2C(두개의 트랜지스터, 두개의 커패시터) 메모리 셀(46)을 도시한 것이다. 상기 메모리 셀의 두개의 트랜지스터(49,50)는 동일한 단어선에 연결된다. 비트선(58)은 트랜지스터(49)에 연결되고 신호 Di를 운반한다. 비트선(59)은 트랜지스터(50)에 연결되고 신호 Di의 역 신호인 신호 Di*를 운반한다. 여기서, "*"는 신호의 반전을 나타낸다. 강유전성 커패시터(53,54)는 정전압, 바람직하게는 1/2 Vcc를 운반하는 동일 플레이트선(56)에 연결된다.
이하에서 보다 상세히 알 수 있는 바와 같이, 다른 메모리 셀들 뿐만 아니라 도 1 내지 도 4에 도시된 메모리 셀들 중 어느 것이라도 본 발명에 따른 비휘발성 강유전성 메모리에 이용될 수도 있다.
메모리는 어레이라고 불리는 행 및 열에 많은 메모리 셀을 배열함으로써 제조된다. 메모리 어레이(345)를 포함하는 전형적인 메모리(336)는 도 13에 도시된다, 감지 증폭기의 뱅크(bank)(37)는 상기 어레이(345)와 결합된다. 도 5 및 도 13을 참조하면, 상기 메모리 어레이(345)의 70과 같은 각각의 메모리 셀은 감지 증폭기의 뱅크(379)내에 있는 감지 증폭기(72)에 연결되거나 연결될 수 있다.
상기 및 하기에서 논의된 각각의 메모리 셀은 도 1의 14와 같은 강유전성 커패시터를 포함한다. 강유전성 커패시터에서, 플레이트(20,22)사이의 물질은 강유전체이다. 공지된 바와 같이, 강유전성 커패시터는 커패시터(14)아래의 화살표(28)로 표시되는 서로 다른 두 가지 분극 상태로 존재할 수 있다. 이들 분극 상태는 커패시터 플레이트(20,22)의 양단에 걸쳐 놓인 충분한 세기의 전기장에 의해 발생된다. 만약, 전기장이 도 1에서 우측에서 좌측 방향으로 존재하면, 동일방향(위쪽 화살표 방향)에서의 분극은 전기장이 제거된 후에도 남아있게 된다. 만약, 전기장이 좌측에서 우측으로 존재하면, 동일 방향(아래쪽 화살 방향)에서의 분극은 전기장이 제거된 후에도 남아있게 된다. 따라서, 한 분극 상태에서는 상기 강유전성 커패시터(14)가 위쪽 화살표 방향으로 분극되고, 다른 분극 상태에서는 상기 강유전성 커패시터(14)가 아래쪽 화살표 방향으로 분극된다. 상기 강유전성 메모리는 한 분극 상태가 논리 "1"에 대응하고 다른 분극 상태가 논리 "0"에 대응하도록 설계된다. 분극 상태는 일반적으로 감지 증폭기에 의해 감지되는데, 이 감지 증폭기는 상기 커패시터에 의해 출력된 신호를 상기 메모리 어레이의 외부 회로에 의해 판독 가능한 레벨로 증폭시킨다, 본 명세서에서 설명된 메모리들은 DRO(destructive read-out)(지움성 판독)의 일종인데, 이는 분극 상태들중 적어도 하나는 판독 과정에서 지워지기 때문이다. 이러한 메모리의 경우, 분극은 판독 후에도 판독전과 같이 메모리가 동일한 정보를 유지하도록 하기 위해 판독후 그 원래 값으로 복원되어야 한다.
본 발명에 따르면, 72(도 5)와 같은 각각의 감지 증폭기는 단순한 바람직하게는 교차 결합 래치(cross-coupled latch)(74)이고, 메모리 셀(70)내의 강유전성커패시터(76)의 분극 상태를 감지해, 이를 증폭하고 상기 커패시터의 분극 상태를 하나의 동작으로 그 원래 상태로 복원시킨다. 메모리 셀과 감지 증폭기의 조합의 다른 실시예는 도 7, 도 8 및 도 11에 도시된다. 도 5, 도 7, 도 8 및 도 11의 회로의 동작을 이해하는데 유용한 신호 파형도가 도 6, 도 9, 도 10 및 도 12에 각각 도시된다.
2. 본 발명에 따른 메모리의 상세한 설명
본 발명의 보다 상세한 설명을 언급하면, 도 5는 1T, 1C 메모리 셀(70,71)을이용한 메모리의 일부를 도시한 것이다. 각각의 메모리 셀은 강유전성 커패시터(76) 및 트랜지스터(78)를 포함한다. 따라서, 이 메모리 셀은 도 1의 메모리 셀 구조를 갖는다. 메모리 셀(70)은 메모리 어레이(345)의 i 번째 열에 존재하고, 메모리 셀(71)은 (i+1) 번째 열에 존재한다. 각각의 열에는, 선(81,82)으로 표시되는 다수의 동일한 메모리 셀들이 존재한다. i 번째 역에 있는 각 메모리 셀의 76과 같은 커패시터는 그 관련 트랜지스터(78)를 통해 비트선(79)에 연결되는 반면, (i+1) 번째 열에 있는 각 메모리 셀의 83과 같은 커패시터는 마찬가지로 비트선(80)애 연결된다, 상기 비트선(79)은 i 번째 숫자(digit) 또는 비트선 신호를 운반한다는 것을 나타내기 위해 Di로 표시되는 반면, 상기 비트선(80)은 (i+1) 번째 숫자 또는 비트선 신호를 운반한다는 것을 나타내기 위해 (Di+1)로 표시된다. 메모리 셀의 i 번째 열은 i 번째 감지 증폭기(72)에 연결되고, (i+1) 번째 열은 (i+1) 번째 감지 증폭기(73)에 연결된다. 하나 이상의 감지 증폭기가 각각의 열과 관련이있거나 단일 감지 증폭기가 다수의 열과 관련이 있는 실시예들도 본 발명에 의해 고려된다는 사실을 이해해야 한다. 셀(70,71)을 포함하는 행에 존재하는 77 및 78과 같은 각 트랜지스터의 게이트에 연결되는 단어선(86)과 같은 단어선은 메모리 셀의 각 행에 연결된다. 70과 같은 메모리 셀에서, 트랜지스터에 연결되지 않는 76과 같은 커패시터의 일측은 바람직하게는 1/2 공급 전압(Vcc)인 정전압원(85)에 연결된다.
감지 증폭기(72)는 두개의 p-형 트랜지스터(88,90) 및 두개의 n-형 트랜지스터(92,94)를 포함하는 교차 결합 래치(74)를 포함한다. 상기 P-채널형 트랜지스터(88,90)의 드레인은 서로 연결됨은 물론, 래치 가능 트랜지스터(89)를 통해 Vcc 전압에 연결되고; 상기 n-채널형 트랜지스터(92,94)의 소오스는 서로 연결됨은 물론, 래치 가능 트랜지스터(93)를 통해 Vss 전압에 연결된다. 상기 p-채널형 트랜지스터(88)의 소오스는 상기 n-채널형 트랜지스터(92)의 드레인에 연결된다. 상기 p-채널형 트랜지스터(88)와 상기 n-채널형 트랜지스터(92)간의 노드(96)는 상기 트랜지스터(90,94)의 게이트에 연결되는 반면, 상기 p-채널형 트랜지스터(90)와 상기 n-채널형 트랜지스터(94)간의 노드(98)는 상기 트랜지스터(88,92)의 게이트에 연결된다. 상기 래치 가능 트랜지스터(89,93)의 게이트는 Φ3 신호 입력에 연결된다. Vcc는 + 5 볼트이고, Vss는 0 볼트가 바람직하다, 바로 전에 언급된 교차 결합 래치는 공지되어 있는 CMOS 교차 결합 래치이다. 두개 노드중 위쪽 노드를 논리 "1" 전압으로 구동시키는 반면, 그 아래쪽 노드를 논리 "0" 전압으로 구동시키는 다른 래치들이 래치(74)의 대용으로 사용될 수 있다.
상기 래치(74)의 노드(96)는 트랜지스터(100)를 통해 비트선(79)에 연결되는 반면, 상기 노드(98)는 트랜지스터(102)를 통해 기준 전압선(104)에 연결된다. 상기 기준 전압선(104)은 기준 전압 VR의 공급원(105)에 연결되는 것이 바람직하다. 기준 전압 VR은, 강유전성 커패시터(76)가 논리 "0" 분극 상태에 있는 동안 미리 충전되지 않은 비트선에 연결될 때 상기 비트선에 의해 추정되는 전압과, 상기 커패시터(76)가 논리 "1" 분극 상태를 갖고 있는 동안 상기 비트선에 연결될 때 상기 비트선에 의해 추정되는 전압사이에 존재하는 것이 바람직하다. 이 전압은 이하에서 보다 상세히 논의될 것이다. 트랜지스터(100,102)의 게이트들은 Φ1신호를 운반하는 선(line)에 연결된다. 비트선(79)은 또한, 게이트가 Φ1신호선에 연결되는 프리차지(precharge) 트랜지스터(110)를 통해 Vss(접지)에 연결된다.
도 6은 판독 주기동안 도 5의 회로에 입력됨은 물론, 이 회로에 의해 출력되는 다양한 신호들의 타이밍을 도시한 신호 파형도이다. 상기 신호 파형도 및 하기 설명에 있어서, 비트선을 지칭하는 전압 또는 다른 값은 아래첨자 알파벳 대문자 D로 표시될 것이다. 83과 같은 의사 커패시터를 의미하는 전압 또는 다른 파라미터는 일반적으로 아래첨자 알파벳 소문자 "d"로 표시될 것이다. 76과 같은 작동 커패시터(operating ferroelectric capacitor)를 의미하는 전압 또는 파라미터는 알파벳 소문자 아래첨자 "f"로 표시될 것이다. 작동 커패시터(의사 커패시터에 반대됨)가 논리 "0" 상태에 있을 때의 상태를 의미하는 전압은 아래첨자 숫자 "0"으로 표시될 것이다. 작동 커패시터(의사 커패시터에 반대됨)가 논리 "1" 상태에 있을때의 상태를 의미하는 전압은 아래첨자 숫자 "1"으로 표시될 것이다. 따라서, VD는 비트선(79)상의 전압이고, VD1은 상기 커패시터(76)가 논리 "1" 상태에 있을 때, 즉 도 5에서 1로 표시된 화살표 방향으로 분극될 때, 상기 비트선(79)상의 전압이고, VD0는 상기 커패시터(76)가 논리 "0" 상태에 있을 때, 즉 도 5에서 0으로 표시된 화살표 방향으로 분극될 때, 상기 비트선(79)상의 전압이다. 상기 커패시터가 판독과정이전에 논리 "1" 방향으로 분극될 때 상기 강유전성 커패시터(76)의 양단에 걸리는 전압은 Vf1으로 표시되고, 상기 커패시터가 판독 과정이전에 논리 "0" 방향으로 분극될 때 상기 강유전성 커패시터(76)의 양단에 걸리는 전압은 Vf0로 표시된다. 다른 신호들은 도 5에서 표시된다.
도 6의 신호 파형도를 참조하면, 판독 주기가 시작되기 전에, Φ2가 하이(high)이고, 따라서, 상기 비트선(79)은 이전에 이 비트선상에 존재했던 어떤 전하들을 방전시키는 트랜지스터(110)를 통해 접지에 연결된다. 판독 주기의 초기에는 Φ2가 0으로 진행함에 따라 상기 트랜지스터(110)가 턴오프된다. 이때, 비트선(79)과 노드(96)가 Vss 전압으로부터 완전히 절연되는 것을 보장하기 위한 짧은 지연 시간이후, Φ1는 하이 상태가 됨으로써, 감지 증폭기(72)의 노드(96,98)가 상기 비트선(79)과 기준 전압선(104)에 각각 연결된다. 이때, 상기 비트선이 안정화 되도록 하기 위한 또 다른 짧은 지연 시간이후, 단어선(86)은 하이 상태가 되어, 상기 커패시터(76)가 상기 비트선(79)에 연결된다. 상기 비트선은 접지되어 있고 실질적인 용량 CD를 가지고 있기 때문에, 거의 -1/2Vcc의 전압이 상기 커패시터(76)의 양단에 걸리게 된다. 만일, 상기 커패시터(76)가 논리 "0" 방향으로 분극되면, 이 커패시터는 이미 전기장의 방향으로 분극화되어 있고, 상기 커패시터가 발생시키는 전하 Q1은 그 선형 용량(linear capacitance) C1에 의해 결정되고, 대략 Q1=C1(-1/2 Vcc)가 된다. 음전하는 상기 커패시터(76)의 플레이트(75A)상에서 발생될 것이다. 따라서, 상기 커패시터가 논리 "0" 상태에 있으면, 음전하가 상기 커패시터(76)로 이동함으로써 상기 비트선(79)상에 양(+)의 전압 VD0이 발생되고, 이는 거의:
(1) VD0= Q1/CD와 같다:
그러나, 상기 커패시터(76)가 논리 "1" 방향으로 분극화된다면, 분극화가 초기에는 전기장의 방향에 반대방향으로 진행될 것이고, 상기 전기장으로 인해 분극화는 분극 상태를 전환시킬 것이다. 상기 커패시터(76)의 분극 상태의 전환은 부가적인 음전하(QSW)가 상기 커패시터(76)에 유인되도록 함으로써, 부가적인 양(+)의 전압(QSW/CD)이 상기 비트선(79)상에 발생될 것이다. 따라서, 메모리 셀이 논리 "1" 상태애 있는 경우, 상기 비트선(79)상에 발생되는 총전압(VD1)은 거의
(2) VD1= Q1/CD+ QSW/CD
와 같다. 상기 강유전성 커패시터(76)는 상기 비트선(79)상에 발생된 논리 "1" 전압과 논리 "0" 전압간의 식별을 위해 QSW≫ Q1이 되도록 선택되어야 하고, 기준 전압(105)은 잡음 여유(noise margin)보다 크게, 즉 200mv∼500mv가 될 것이다. 전술한 사실로 부터 Q1/CD〈 VR〈 QSW/CD+ Q1/CD임을 알 수 있다.
전술한 내용으로부터, 트랜지스터(78)는 전하가 상기 강유전성 커패시터(76)에서 상기 비트선(79)으로 전달되도록 하기 위한 스위치 수단이고, 전하의 이동이 발생되는 동안 상기 강유전성 커패시터(76)가 처음에 논리 "1" 상태에 있었다면 강유전성 커패시터(76)상의 논리 상태가 지워진다는 사실을 알 수 있다. 따라서, 커패시터가 논리 "1" 상태에 있는 경우, 상기 커패시터(76)는 그 최초 상태로 복원될 필요가 있다.
전압(VD0또는 VD1)이 상기 비트선(79)상에서 증가한 후, 신호(Φ3)는 하이 상태가 된다. 이렇게 됨으로써, 트랜지스터(89,93)가 턴온되고, 감지 증폭기(72)가 활성화된다. 즉, 래치(74)가 인에이블 상태로 된다. 만약, 상기 비트선(79)상에서의 전압이 기준 전압원(105)보다 높으면 높을 수록, 게이트 트랜지스터(88)는 트랜지스터(90)보다 전도력이 더 커지는데, 그 이유는 이들 트랜지스터는 p-형 트랜지스터여서 이들 트랜지스터의 게이트상의 전압이 높으면 높을 수록, 전도력이 낮아지기 때문이다. 또한, 트랜지스터(94) 및 트랜지스터(92)는 n-형 트랜지스터여서 상기 트랜지스터(94)는 상기 트랜지스터(92)보다 전도력이 더 크다. 그 결과, 노드(96)에서의 전압은 증가하는 반면, 노드(98)에서의 전압은 감소될 것이다. 그에 따라, 상기 트랜지스터(94,88)는 턴온되고 상기 트랜지스터(92,90)는 턴오프됨으로써, 노드(96)는 급속히 Vcc로 가고 노드(98)는 Vss로 간다. 이러한 동작을 통해, Vcc에서는 노드(96)로, Vss에서는 노드(98)로 상기 래치(74)를 래치시킨다. 비트선(79)상에서의 Vcc 전압은 두 가지 일을 수행한다: 첫 번째로는, 이 Vcc 전압은 논리 "1"이 Di 신호로서 다수의 선들(347)중 하나의 선상에 있는 메모리 어레이(도 13 참조)의 외부 회로로 출력되도록 한다; 두번재로는, 이 Vcc 전압은 1/2 Vcc 전압이 논리 "1" 화살표 방향으로 분극을 야기시키는 방향으로 상기 커패시터(76)의 양단에 걸리도록 한다. 따라서, 분극은 원래의 논리 "1" 상태로 복원된다.
만약, 상기 비트 라인(79)상의 전압이 기준 전압(105)보다 낮으면, 노드(96)는 Vss로 구동되는 반면, 노드(98)는 Vcc로 구동됨으로써, 래치(74)는 Vcc에서는 노드(98)로, Vss에서는 노드(96)로 래치된다. 상기 비트선(79)상의 Vcc 전압은 다시 두 가지 일을 수행한다: 첫째로는, 이 Vcc 전압은 논리 "0"이 Di 신호로서 다수의 선들(347)중 하나의 선상에 있는 메모리 어레이(도 13 참조)의 외부 회로로 출력되도록 한다; 두 번째로는, 이 Vcc 전압은 1/2 Vcc 전압이 논리 "0" 화살표 방향으로 분극을 야기시키는 방향으로 상기 커패시터(76)의 양단에 걸리도록 한다. 따라서, 분극은 원래의 논리 "0" 상태에 남아 있게 된다.
전술한 내용의 결과로서, 감지 증폭기(72)는 단일의 전자적 동작으로 상기 메모리 셀(70)을 판독 및 복원 또는 "재기록(rewrite)" 한다는 것을 알 수 있다. 즉, 전하의 전달 이전에 상기 비트선(79)을 상기 커패시터(76)의 상태에 의해 결정되는 논리 상태로 구동시키는 동일한 전자적 동작으로 인해, 또한 상기 강유전성커패시터(76)의 전하 전달 이전상태로 상기 커패시터(76)가 복원된다. "단일의 전자적 동작"이란, 신호가 하이 또는 로우상태로 되는 게이트 동작과 같은 부가적인 전자적 동작이 하이 상태로 되는 상기 비트선(79)과 복원 동작의 발생을 위해 복원중인 상기 커패시터(76)사이에서 발생될 필요가 없다는 것을 의미한다. 이는 판독/재기록 동작의 속도를 상당히 증가시킨다. 또한, 상기 비트선(79)에 연결되지 않은 커패시터(76)의 플레이트(75B)상에서의 전압변화가 필요치 않기 때문에, 정전압(85)은 상기 판독/재기록 동작의 속도에 영향을 미친다. 환언하면, 감지 증폭기(72) 및 정전압원(85)은 함께 단일의 전자적 동작으로 비트선(79)을 전하 전달에 앞서 방기 커패시터(76)의 상태에 의해 결정되는 논리 상태로 구동시킴은 물론, 강유전성 커패시터(76)를 그 전하 전달 이전의 상태로 복원시키기 위한 판독/재기록 회로 수단(111)을 포함한다.
커패시터(76)의 상태가 복원된 후, 신호 Φ1 및 Φ3은 로우 상태로 됨으로써, 트랜지스터(100,102 및 89,93)가 각각 턴오프된다. 이때, 상기 단어선(83)은 로우 상태로 되어, 상기 커패시터(76)가 상기 비트선(79)으로부터 분리된다. 로우 상태로 진행하는 상기 워드선(86)의 정확한 타이밍은, 트랜지스터(78)가 완전히 턴오프되도록 Φ1가 하이상태로 되기 전에 타이밍이 충분해야 하는 경우를 제외하고, 그리 중요하지 않다. 그런 다음, Φ2 신호는 하이 상태로 복귀됨으로써, 트랜지스터(110)가 턴온되고 상기 비트선(79)이 방전된다.
도 7을 참조하면, 본 발명에 따른 메모리의 바람직한 대체 실시예가 도시된다. 이 실시예에서, 메모리 셀(112)은 도 5의 실시예에서와 같이 1T,1C 메모리 셀을 포함한다. 감지 증폭기(114)는 교차 결합 래치(115)를 포함하는데, p-형 트랜지스터(116 및 117)의 드레인은 래치 가능 트랜지스터(119)를 통해 Vcc에 연결되고, n-형 트랜지스터(121 및 122)의 소스는 래치 가능 트랜지스터(123)를 통해 Vss에 연결되며, 노드(125,126)는 트랜지스터(133,134)를 통해 비트선(131) 및 기준선(132)에 각각 연결된다. 이 실시예에서, 기준 전압은 강유전성 커패시터(141) 및 트랜지스터(142)를 포함하는 의사 1T,1C 메모리 셀(140)에 의해 제공된다. 상기 의사 메모리 셀(140)의 트랜지스터(142)의 게이트는 메모리 셀(112)을 포함하는 행을 위한 단어선(145)에 연결된다. 기준 전압선(132)은 트랜지스터(142)를 통해 커패시터(141)의 일측 전극에 연결되는 반면, 상기 의사 커패시터(141)의 타측 전극은 정전압원(148)에 연결된다. 상기 기준 전압선(132)은 의사 셀 재기록 트랜지스터(151)를 통해 Vcc에 연결되고, 방전 트랜지스터(150)를 통해 Vss에 연결된다. 상기 트랜지스터(150)의 게이트는 Φ3 신호에 연결되는 반면, 상기 트랜지스터(151)의 게이트는 Φ3 신호에 연결된다. 또한, 도 7의 실시예는, 감지 증폭기(160)가 y-선택 멀티플렉서(156)에 의해 다수의 비트선(131,154,155등등)중 어느 하나의 비트선에 연결될 수도 있다는 점에서 도 5의 실시예와는 다르다. 그러나, 메모리 셀의 각 열, 즉 각 비트선에 대해 별도의 감지 증폭기 및 의사 메모리 셀이 존재하는 배열, 및 많은 다른 변형이 가능하다. 이 실시예에서, 기준 전압선(132)에 연결된 의사 셀을 각각 포함하는 다른 메모리 셀들의 행들이 존재하기도 하지만, 도시되지 않았다.
도 7의 실시예에서, 상기 의사 메모리 셀(140)은 항상 논리 "1"로 "재기록"되고, 상기 메모리 셀(112)은 이 메모리 셀이 논리 "1" 또는 논리 "0" 상태인지를 판단하기 위해 상기 의사 셀(140)과 비교된다. 도 7의 메모리의 신호 파형도가 도 9에 도시된다. 도 6의 신호 파형도에서 주어진 전압 이외에도, 도 9는 기준 전압선(132)상의 전압 VR, Φ4, 작동 메모리 셀(112)이 논리 "0" 상태에 있을 때 상기 의사 셀(141)의 양단에 걸리는 전압인 전압 Vd0, 및 상기 메모리 셀(112)이 논리 "1" 상태에 있을 때 상기 의사 셀 (141)의 양단에 걸리는 전압인 전압 Vd1을 보여준다. 상기 비트선(131) 및 상기 기준 전압선(132)은 하이 상태가 되는 신호 Φ2에 의해 판독 주기 이전에 방전됨으로써, 트랜지스터(151,152)가 턴온된다. Φ2가 로우 상태가 됨으로써 판독 주기가 개시되어 상기 트랜지스터(151,152)가 턴오프된다. 이때, Φ1은 하이 상태가 됨으로써 상기 감지 증폭기(114)가 상기 비트선(131) 및 기준 전압선(132)에 연결된다 이때, 상기 단어선(145)이 하이 상태가 되어, 커패시터(128)는 상기 비트선(131)에, 그리고 상기 의사 커패시터(141)는 기준 전압선(132)에 연결된다. 도 5에서와 같이, 전압:
(3) VD1= Q1f/CD+ QSW/CD
는 작동 커패시터(128)가 논리 "1" 상태인 경우에 상기 비트선(131)상에 발생된다. 이때, Q1f는 그 선형 용량으로 인해 상기 작동 강유전성 커패시터(128)상에 발생되는 전하이고, CD는 비트선(131)의 용량이며, QSW는 상기 작동 커패시터(128)스위칭 전하이다. 마찬가지로, 전압
(4) VD0= Q1f/CD
는 작동 커패시터(128)가 논리 "0" 상태인 경우에 상기 비트선(131)상에 발생된다. 의사 비트선, 즉 기준 전압선(132)는 항상 그 논리 "1" 상태에 의해 결정되는 전압을 취한다. 따라서, 상기 기준 전압선(132)상에 발생되는 전압(VR)은:
(5) VR= Q1d/CR+ QSWd/CR
이 된다. 이때, Q1d는 그 선형 용량으로 인해 상기 의사 커패시터(141)상에 발생되는 전하이고, CR은 기준 전압선(132)의 용량이며, QSWd는 상기 의사 커패시터(141)의 스위칭 전하이다. 상기 의사 커패시터(141)가 상기 강유전성 커패시터(128)와 동일한 재료로 제조되고 상기 강유전성 커페시터와 동일한 두께를 갖는다고 가정할 때, 상기 기준선(132)상에 발생된 전압이 Q1f/CD∼ QSW/CD+ Q1f/CD이라면, 상기 의사 커패시터의 면적 Ad가 얼마가 되어야 하는가를 계산할 수 있다. 상기 작동 커패시터(128)의 양단에 발생된 전압을 Vf로서 기록하고, 상기 의사 커패시터(141)의 선형 용량을 C1d으로, 그리고 상기 작동 커패시터(128)의 면적을 Af로 기록하면 다음과 같다.
(6) C1f= εAf/d, 및
(7) C1d= εAd/d, 이고
여기서, ε는 상기 커패시터(128,141)의 강유전성 재료의 유전 상수이고; d는 커패시터의 두께이다. 식(3) 및 (4)로 부터,
(8) C1d= AdC1f/Af
를 구할 수 있다. 이때, 상기 작동 커패시터(128)와 의사 커패시터(141)간의 유일한 차이는 면적이고 커패시터에 의해 발생되는 전하는 이 커패시터의 면적에 비례하기 때문에, 스위칭 전압이 상기 작동 커패시터(128)와 의사 커패시터(141)를 모두 완전하게 스위칭시키기에 충분하다고 가정하면,
(9) QSWd= QSWdAd/Af
가 된다. 선형 커패시터를 위한 전하, 전압 및 용량간의 공지의 관계, Q1f= C1fVf, 및 Q1d= C1dVd를 사용하고, 판독 주기의 관련 부분 동안 Vf1Vf0= Vf라고 가정하고, 상기 식 (3),(4) 및 (5)에 앞의 식을 대입하면,
(10) VD1= (C1fVf+ QSW)/CD
(11) VD0= (C1fVf)/CD, 및
(12) VR= (C1dVd+ QSWd)/CR
를 구할 수 있다. 이때, 식(8) 및 (9)를 식(12)에 대입하면,
(13) VR= (Ad/Af)(C1fVd+ QSW)CR
를 구할 수 있다. 그런 다음, VR이 VD0와 VD1사이가 되기를 원하기 때문에,
(14) VD1- VR= VR- VDO
가 된다. 식(14)에 식(10),(11) 및 (13)을 대입하고, 간단히 표현하면, 상기 작동 강유전성 커패시터(128)의 면적의 관점에서 볼때 상기 의사 커패시터(141)의 면적을 결정하기 위한 일반적인 방정식으로서,
(15) Ad= (Af/2)(CR/CD)(2C1fVf+ QSW)/(C1fVd+ QSW)
를 구할 수 있다, 이 식을 검토해보면, Vd가 Vf보다 작기 때문에, 따라서 만일 QSW≫ Q1= C1fVf이면, QSW≫ C1fVf이 되고, 일반적으로 이 경우에, (2C1fVf+ QSW)/(C1fVd+ QSW) 항은 1에 가깝거나 1 보다 크게 될 것이다. 따라서, CR및 CD가 거의 같다면, Ad= Af/2가 된다. QSW가 Q1f보다 작게 되는 극한에서, (2C1fVf+ QSW)/(C1fVd+ QSW) 항은 약 2가 되거나, Ad= Af가 된다. 따라서, 일반적으로,
(16) Af/2 〈 Ad〈 Af
가 된다. 즉, 만일 상기 의사 커패시터(141)의 면적이 상기 강유전성 커패시터(128)의 면적보다 작으면, 상기 커패시터"(141)는 상기 커패시터(128)가 논리 "1" 상태로 분극될 때 커패시터(128)보다 작은 전류를 유인할 것이다. 그리고, 만약, 상기 의사 커패시터(141)의 면적이 상기 강유전성 커패시터(128)의 면적의 1/2보다 크면, 상기 커패시터(141)는 항상 상기 커패시터(128)가 논리 "0" 상태에 있을 때 상기 커패시터(128)보다 많은 전류를 유인할 것이다. 이는 상기 커패시터(141)가 항상 논리 "1" 상태에 있고 QSW≫ Q1이기 때문이다. Ad는 Af보다는Af/2에 가깝다.
식(16)의 관계는 VD1-VR= VR-VD0로 설정함으로써 결정되었던 반면, 이 후자의 식만이 거의 참이라고 하더라도, 관계식 (16)은 여전히 유효하다. 일반적으로, VD0와 VD1사이의 중간 범위(±δ)이내에 있게 되어, 200mV < VD1-VR< 400mV, 및 200mV < VR-VD0< 400mV가 된다. 마지막으로, 커패시터가 1×106스위칭 주기에 노출될 때와 같이 피로(fatigue)에 의해 저하되는 QSW의 값을 사용하여야만 한다는 것을 주지해야 한다. △V = 200mV의 잡음 여유, 스트론튬 비스무트 탄탈레이트(strontium bismuth tantalate)와 같은 적층 초격자 물질의 전형적인 값인 15 C/㎠의 특정 스위칭 전하 qSW= QSW/A, 비트선 용량 CD= mCd(여기서, Cd는 단일셀의 숫자선 용량이고, 거의 10fF/셀과 같다)을 대략 취하고, 비트선상에 256개의 셀이 있다고 가정하고, 기준 전압이 VD0와 VD1사이의 거의 중간이라고 가정하면, △V = (VD1-VD0)/2 = QSW/(2CD) = (qSWA)/(2CD)이 되고, 상기 강유전성 커패시터의 면적은,
(17) Af= 2CD△V/qSW
= (2 ×256 ×10fF ×0.2V)/(15 C/㎠)
= (2 ×256 ×10 ×10-15F ×0.2V)/(15 ×10-16C/㎠)
= 6.822 ×10-8㎠
이거나, 또는 커패시터는 약 2.61m ×2.61m이다.
각 전압이 상기 비트선(131) 및 기준 전압선(132)상에 발생되면, Φ3은 하이상태가 되어 상기 감지 증폭기(114)가 활성화된다. 상기 비트선상의 전압은 전과같이 상기 메모리 셀(112)이 논리 "1" 또는 논리 "0" 상태에 있었는지에 따라 하이 또는 로우 상태로 구동된다. 다시, 상기 감지 증폭기(114)는 자동적으로 논리 "1" 상태를 재기록하거나 또는 논리 "0" 상태를 강화한다. 그러나, 상기 메모리 셀(112)이 논리 "1" 상태에 있다면, 상기 의사 셀(140)내의 강유전성 커패시터(141)는 논리 "1"로 재기록되지 않을 것이다. 따라서, Φ1 및 Φ3이 로우상태가 된 후, Φ4는 하이 상태가 되어, 상기 트랜지스터(150)가 턴온되고 상기 기준 전압선(132)이 하이 상태가 됨으로써, 상기 커패시터(141)의 양단에 1/2 Vcc전압이 걸리고, 상기 커패시터(141)가 논리 "1"로 복원된다. Φ4가 하이 상태에 있는 동안 워드선(45)은 로우 상태가 된다; 정확한 타이밍은 하이 상태가 되는 Φ4와 Φ2사이에 있는 동안에는 중요하지 않고, 이것은 실선(163)과 점선(164)사이의 임의의 시간에 발생될 수도 있다.
도 8은 본 발명에 따른 메모리의 제 3의 바람직한 실시예를 도시한 것이다. 이 실시예는, 의사 셀(170)은 강유전성 커패시터보다는 선형 커패시터(172)를 포함한다는 점을 제외하고는, 도 7의 실시예와 동일하다. 이외에도, 의사 "재기록" 트랜지스터는 존재하지 않는다. 도 8의 회로에 대한 신호 파형도는 도 10에 도시된다. 이 경우, 신호들의 타이밍 및 감지 증폭기(178)의 단절을 통해 비트선(175)상에 발생되는 전압은 도 6의 그것과 동일하므로, 이들은 반복 설명되지 않는다. 다시, 상기 의사 선형 커패시터(172)의 면적은 작동 강유전성 커페시터(182)의 면적과 관련하여 VR이 VD1과 VD0사이의 거의 중간이어야 한다는 요건으로 부터 계산될 수 있다.
이 경우,
(18) VR= Q1d/CR= C1dVd/CR
이고, C1f는 C1d와 같지 않을 수도 있고, 만일 커패시터들이 동일한 두께를 갖는다면, C1d는
(19) C1d= (εd/εf)(Ad/Af)C1f
이다. 여기서, εd는 의사 커패시터의 유전상수이고, εf는 강유전성 커패시터의 유전상수이면,
(20) Ad= (Af/2)(CR/CD)(εf/εd)/(2C1fVf+ QSW)/(C1fVd)
또는 두께 d가 동일하지 않은 좀 더 일반적인 경우에는,
(21) Ad= (Af/2)(CR/CD)(εf/εd)(dd/df)/(2C1fVf+ QSW)/(C1fVd)
이다. 이때, dd는 상기 의사 커패시터(172)의 두께이고, df는 상기 작동 강유전성 커패시터(182)의 두께이다.
상기 커패시터(172)의 용량에 대한 상기 값으로 도 10의 신호 파형도는 도 6의 그것과 동일하게 남아있고, 의사 복원 주기가 없는 것을 제외하고는 근본적으로는 도 9의 그것과 동일하다. 기준선(180)은 비트선(175)의 반대값을 가지도록 되어 있고, 선형 커패시터(141)의 양단에 걸리는 전압 역시, 강유전성 커패시터(182)의 양단에 걸리는 전압 값에 반대인 부호를 갖는다. 상기 선형 커패시터는 강유전성을 갖지 않기 때문에, 상기 선형 커패시터의 양단에 걸쳐 형성되는 전하에 관심을 가질 필요가 없다.
도 11은 본 발명에 따른 메모리의 제 4 실시예를 도시한 것이다. 이 실시예에서, 메모리 셀(210)은 2T,2C 셀이다. 도면 부호 210과 같은 각각의 셀은 동일한두개의 강유전성 커패시터(212,214)를 구비한다. 상기 커패시터(212)의 한쪽 플레이트(211)는 트랜지스터(216)를 통해 비트선(220)에 연결되는 반면, 상기 커패시터(214)의 한쪽 플레이트(217)는 트랜지스터(218)를 통해 기준선(222)에 연결된다. 상기 커패시터(212,214)의 다른 쪽 플레이트(213,215)는 선(224)을 통해 정전압원에 각각 연결된다. 이 실시예에서, 상기 커패시터(212,214)는 반대상태를 가지고, 상기 비트선(220)과 기준선(222)의 신호 Di 및 Di*는 서로 정반대이다. 감지 증폭기(230) 및 상기 비트선(220)에 대한 상기 감지 증폭기의 연결은 도 8의 그것과 동일하지만, y-멀티플렉서(233)내의 스위치의 개수가 두배이다. 그 이유는 다수의 기준선(222,225,226 등등)이 존재하고, 상기 비트선들 뿐만 아니라 이들 기준선에도 상기 y-멀티플렉서가 연결되어야 하기 때문이다. 도 11의 회로에 대한 신호 파형도가 도 12에 도시된다. 상기 비트선(210)상에 발생되는 신호 및 전압은 근본적으로 도 6에서와 같이 동일하므로 반복 설명되지 않는다. 상기 메모리 셀(210)은논리 "1"상태에 있다면, 즉 상기 커패시터(212)가 논리 "1" 상태에서 분극되고 상기 커패시터(214)가 논리 "0" 상태에서 분극되면, 상기 비트선(220)상 발생되는 전압은 QSW/CD+ Q1/CD이 되고, 상기 기준선(222)상에 발생되는 전압은 Q1/CD이 될 것이다. 상기 기준선(222)상의 전압이 더 작아지기 때문에, 상기 감지 증폭기(230)는 상기 비트선(220)을 Vcc로 가도록 하고 상기 기준선(222)을 Vss로 가도록 한다. 이와 마찬가지로, 상기 메모리 셀(210)이 논리 "0" 상태에 있다면, 즉 상기 커패시터(212)가 논리 "0" 상태에서 분극되고 상기 커패시터(214)가 논리 "1" 상태에서 분극되면, 상기 기준선(220)상 발생되는 전압은 QSW/CD+ Q1/CD이 되고, 상기 비트선(222)상에 발생되는 전압은 Q1/CD이 될 것이다. 상기 비트선(220)상의 전압이 더 작아지기 때문에, 상기 감지 증폭기(230)는 상기 기준선(222)을 Vcc로 가도록 하고 상기 비트선(220)을 Vss로 가도록 한다. 상기 커패시터(212) 및 커패시터(214)는 모두 판독 과정에서 그 원래의 상태로 복원된다.
도 13은 본 발명에 따른 메모리 셀이 이용되는 전형적인 집적 회로 메모리(326)를 도시한 블록도이다, 설명이 단순화를 위해, 16K × 1DRAM를 위한 실시예가 도시된다 그러나, 본 발명은 다양한 크기 및 형태의 비휘발성 메모리에 이용될 수도 있다. 도시된 16K 실시예에서는, 행 어드레스 레지스터(row address register)(339) 및 열 어드레스 레지스터(column address register)(340)에 연결된 7 개의 어드레스 입력선(338)이 있다. 상기 행 어드레스 레지스터(339)는 7 개의 선(342)을 통해 행 디코더(row decoder)(341)에 연결되고, 상기 열 어드레스 레지스터(340)는 7 개의 선(344)을 통해 열 디코더/데이터 입출력 멀티플렉서(343)에 연결된다. 상기 열 디코더(341)는 128 개의 선(346)을 통해 128 ×128 메모리 셀 어레이(345)에 연결되고, 상기 열 디코더/데이터 입출력 멀티플렉서(343)는 128 개의 선(347)을 통해 감지 증폭기(347) 및 상기 메모리 셀 어레이(345)에 연결된다. RAS*신호선(348)은 상기 행 어드레스 레지스터(339), 상기 행 디코더(341), 및 열 디코더/데이터 입출력 멀티플렉서(343)에 연결되는 반면, CAS*신호선(239)은 상기 열 어드레스 레지스터(340) 및 상기 열 디코더/데이터 입출력 멀티플렉서(343)에 연결된다. 입/출력 데이터선(335)은 상기 열 디코더/데이터 입출력 멀티플렉시 (343)에 연결된다.
상기 메모리 셀 어레이(345)는 통상 16K로 표시되는 128 ×128 = 16,384개의 메모리 셀을 포함한다. 상기 메모리 셀 어레이(345) 및 이 셀 어레이와 결합된 상기 감지 증폭기(379)는 전술한 메모리 셀과 감지 증폭기의 어떠한 조합이라도 포함할 수 있다. 메모리(336)의 작동은 다음과 같다. 상기 어드레스 입력선(338)에 놓여진 행 어드레스 신호 A0∼A6및 열 어드레스 신호 A7∼A13는 어드레스 레지스터(339,340) 및 RAS*및 CAS*신호선을 통해 상기 행 디코더(341) 및 상기 열 디코더/데이터 입출력 멀티플렉스(343)에 각각 다중 송신된다. 상기 행 디코더(341)는 어드레싱되는 단어선들(346)중 하나의 단어신상에 하이(high) 신호를 수반시킨다. 상기 열 디코더/데이터 입출력 멀티플렉서(343)는, 기능이 기록기능인지 아니면 판독기능인지의 여부에 따라 열 어드레스에 대응하는 상기 비트선들(347)중 하나의 비트선상에 상기 선(335)상의 데이터 신호를 올려놓거나, 또는 열 어드레스에 대응하는 상기 비트선들(347)중 하나의 비트선상의 신호를 상기 데이터선(335)상으로 출력한다. 본 기술 분야에서 공지된 바와 같이, RAS*신호가 CAS*신호에 선행하면 판독기능이 트리거되고, CAS*신호가 RAS*신호전에 들어오면, 기록 기능이 트리거된다. 하이 상태인 단어선에 연결된 셀내의 트랜지스터(77,78)(도 5)가 턴온됨으로써, 기록 또는 판독 기능이 수행되느냐에 따라 전술한 바와 같이, 상기 비트선(79,80)상의 데이터 신호가 상기 커패시터(76,83)내에 각각 기록되거나, 상기 커패시터(76,83)의 논리 상태가 상기 비트선(79,80)상에서 독출될 수 있다. 공지된 다른 메모리 기능뿐만 아니라 전술한 기능들을 수행하기 위해 유용하거나 필요한 다른 논리가 또한, 상기 메모리(336)에 포함되기도 하지만, 본 발명에 직접 적용될 수 있는 것이 아니기 때문에 도시되지 않거나 설명되지 않는다.
본 발명에 따른 커패시터에 이용된 강유전성 재료(17)는 미국 특허 출원 제 965,190 호에 기술된 것과 같은 적층 초격자 재료가 바람직하다. 이들 재료는 스트론튬, 칼슘, 바륨, 비스무트, 카드뮴, 납, 티탄, 탄탈룸, 하프늄, 텅스텐, 니오븀, 지르코늄, 비스무트, 스칸듐, 이트륨, 란탄, 안티몬, 크로뮴 및 탈륨과 같은 금속 복합 산화물을 포함한다. 바람직한 적층 초격자 재료는 스트론튬 비스무트 탄탈레이트(SrBi2TaO9)이다.
단일의 작동으로 강유전성 커패시터를 판독 및 복원하고, 많은 다른 장점들을 갖는 단순한 메모리 회로가 기술되었다. 본 기술분야에 숙련된 자들이 본 발명의 개념으로부터 이탈함이 없이 기술된 특정 실시예의 수많은 사용과 수정을 가할 수 있음이 명백하다. 예컨대, 특정 기준 전압 또는 의사 커패시터의 사용으로 인해, 판독되는 강유전성 커패시터를 복원시키기도 하는 감지 증폭기로서의 단일 래치의 사용이 어떻게 가능한지에 대해 기술하였는바, 상기 기준 전압 및 다른 래치들을 제공하기 위한 다른 방법과 장치, 및 동일한 방법을 수행하는 판독 과정이 대체될 수 있다. 또한, 전술한 신호들은 몇몇 경우에 있어서 서로 다른 순서로 발생될 수도 있음이 명백하다. 앞서 기술된 다양한 구조 및 과정이 등가 구조 및 과정으로 대체될 수도 있다. 다양한 형태의 서로 다른 회로 및 강유전성 재료들이 사용될 수도 있다.

Claims (13)

  1. 정전압원(85;148); 비트선(79;131); 논리 "1"에 대응하는 제 1 분극 상태 및 논리 "0"에 대응하는 제 2 분극 상태를 취할 수 있고 상기 비트선(79;131)과 상기 정전압원(85;148)사이에 연결되는 제 1 강유전성 커패시터(76;128)를 포함하는 메모리 셀(70;112); 상기 제 1 강유전성 커패시터(76;128)의 상태가 판독될 때 전하를상기 강 유전성 커패시터(76;128)에서 상기 비트선(79;131)으로 이동되도록 하되 상기 전하가 상기 강유전성 커패시터(76;128)에서 상기 비트선(79;131)으로 이동될 때, 상기 강유전성 커패시터(76;128)상의 논리 상태가 지워지도록 하는 스위치 수단(78); 및 단일 동작으로 상기 전하의 이동전에 상기 강유전성 커패시터(76;128)의 상태에 의해 결정되는 논리 상태로 상기 비트선(79;131)을 구동시킴은 물론, 상기 강유전성 커패시터(76;128)를 상기 전하의 이동전 상태로 복원시키기 위해, 상기 제 1 강유전성 커패시터(76;128)의 상태가 판독될 때 상기 비트선(79;131)상에 놓여진 신호를 감지하고 증폭하기 위한 감지 증폭기(72;114) 및 기준 전압원(105;132;140)을 포함하는 판독/재기록 회로 수단(111;160)을 구비하는 강유전성 비휘발성 메모리(336)에 있어서,
    상기 판독/재기록 회로 수단은, 상기 감지 증폭기(72;114)와 상기 기준 전압원(105;132;140)사이에 연결되는 제 1 제어 수단(102;134) 및 상기 감지 증폭기(72;114)와 상기 비트선(79;131)사이에 연결되는 제 2 제어 수단(100;133)을 포함하는 감지 증폭기 제어 수단을 구비하고, 상기 기준 전압원(105;132;140)은 일정한 공급 전압(Vcc)의 전위와 1/2을 공급하는 상기 정전압원(148)과 트랜지스터(142)사이에 연결되는 커패시터(141)를 포함하는 의사 셀(140)을 구비하되, 상기 트랜지스터(142)는 상기 커패시터(141)와 상기 기준 전압원(132)사이에 연결되고, 상기 트랜지수터(142)의 게이트는 단어선(145)에 연결되는 것을 특징으로 하는 강유전성 비휘발성 메모리.
  2. 제11항에 있어서, 상기 감지 증폭기는 래치(74;115)를 포함하고, 상기 제 1 감지 증폭기 제어 수단은 상기 감지 증폭기(72;114)와 상기 기준 전압원(105;132;140)사이에 연결되는 제 1 트랜지스터(102;134)를 포함하고, 상기 제 2 감지 증폭기 제어 수단은 상기 감지 증폭기(72;114)와 상기 비트선(79;131)사이에 연결되는 제 2 트랜지스터(100;133)를 포함하는 것을 특징으로 하는 강유전성 비휘발성 메모리.
  3. 제11항에 있어서, 상기 기준 전압원의 상기 커패시터는 논리 "1" 상태에 대응하는 제 1 논리 상태 및 논리 "0" 상태에 대응하는 제 2 논리 상태를 취할 수 있는 기준 커패시터(172;214)이고, 상기 기준 커패시터(172;214)상의 논리 상태는 상기 메모리 셀이 판독될 때 지워지고, 상기 판독/재기록 회로 수단은 단일 동작으로 상기 기준 커패시터의 논리 상태를 상기 메모리셀이 판독되기 이전 상태로 복원시키기 위한 수단을 추가로 포함하는 것을 특징으로 하는 강유전성 비휘발성 메모리.
  4. 제1항에 있어서, 상기 기준 전압원의 상기 커패시터(141)는 제 2 강유전성 커패시터인 것을 특징으로 하는 강유전성 비휘발성 메모리.
  5. 제4항에 있어서, 상기 제 2 강유전성 커패시터(141)는 상기 제 1 강유전성 커패시터(128)의 면적보다 작지만, 상기 제 1 강유전성 커패시터(128)의 면적의 1/2보다는 큰 면적을 가지는 것을 특징으로 하는 강유전성 비휘발성 메모리.
  6. 제1항에 있어서, 상기 기준 전압원의 상기 커패시터는 선형 커패시터(172)인 것을 특징으로 하는 강유전성 비휘발성 메모리.
  7. 제11항에 있어서, 상기 메모리 셀(70;112)은 1 트랜지스터, 1 커패시터 셀인 것을 특징으로 하는 강유전성 비휘발성 메모리.
  8. 제1항에 있어서, 상기 메모리 셀은 2 트랜지스터, 2 커패시터 메모리 셀(210)인 것을 특징으로 하는 강유전성 비휘발성 메모리.
  9. 제1항에 있어서, 상기 감지 증폭기(72;114)는, 제 1 커패시터(76;128)가 논리 "1" 상태일 때 상기 비트선(79;131)을 제 1 전압으로 만들고, 상기 커패시터(76;128)가 논리 "0" 상태일 때 상기 비트선(79;131)을 제 2 전압으로 만들기 위한 수단을 포함하고, 상기 정전압은 거의 상기 제 1 전압과 상기 제 2 전압사이의 중간인 것을 특징으로 하는 강유전성 비휘발성 메모리.
  10. 제1항에 있어서, 상기 기준 전압은 Q1/CD∼QSW/CD+ Q1/CD이고, 이때 Q1은 상기 제 1 강유전성 커패시터(76;128)의 선형 용량에 의해 결정된 전하이고, CD는 상기 비트선(79;131)의 용량이고, QSW는 상기 제 1 강유전성 커패시터(76;128)의 스위칭 전하인 것을 특징으로 하는 강유전성 비휘발성 메모리.
  11. 제1항에 있어서, 상기 스위치 수단(78)은 상기 제 1 강유전성 커패시터(76;128)와 상기 정전압원(85;148)사이에 연결되는 것을 특징으로 하는 강유전성 비휘발성 메모리.
  12. 제2항에 있어서, 상기 감지 증폭 제어 수단은 래치 가능 트랜지스터(89;93;119;123)를 추가로 포함하는 것을 특징으로 하는 강유전성 비휘발성 메모리.
  13. 제12항에 있어서, 상기 감지 증폭 제어 수단은 상기 제 1 및 제 2 트랜지스터(100,101;133,134)의 게이트를 포함하는 것을 특징으로 하는 강유전성 비휘발성 메모리.
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