CN111354399A - 半导体存储装置 - Google Patents

Abstract

实施方式提供一种能够提高动作速度的半导体存储装置。实施方式的半导体存储装置具备：第1字线，连接于第1记忆胞；第2字线，连接于第2记忆胞；以及电压产生电路14。电压产生电路14向电连接于第1字线的配线LOUT1供给电压VOUT1，且向电连接于第2字线的配线LOUT2供给电压VOUT2。电压产生电路14具备：调节器141_1，向配线LOUT1输出电压VOUT1，并且与电压VOUT1对应而输出第1信号；调节器141_2，向配线LOUT2输出电压VOUT2，并且与电压VOUT2对应而输出第2信号；以及开关电路，基于第1信号或第2信号的至少任一信号，将配线LOUT1与配线LOUT2之间保持为连接状态或阻断状态的任一状态。

Description

半导体存储装置

[相关申请]

本申请享有以日本专利申请2018-239621号(申请日：2018年12月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有将记忆胞三维排列的半导体存储装置。

发明内容

实施方式提供一种能够提高动作速度的半导体存储装置。

实施方式的半导体存储装置具备：第1字线，连接于第1记忆胞；第2字线，连接于第2记忆胞；以及电压产生电路，向电连接于所述第1字线的第1配线供给第1电压，且向电连接于所述第2字线的第2配线供给第2电压。所述电压产生电路具备：第1调节器，向所述第1配线输出所述第1电压，并且与所述第1电压对应而输出第1信号；第2调节器，向所述第2配线输出所述第2电压，并且与所述第2电压对应而输出第2信号；以及开关电路，基于所述第1信号或所述第2信号的至少任一信号，将所述第1配线与所述第2配线之间保持为连接状态或阻断状态的任一状态。

附图说明

图1是表示第1实施方式的半导体存储装置的构成的区块图。

图2是第1实施方式中的记忆胞阵列所具有的区块的电路图。

图3是第1实施方式中的区块的一部分区域的剖视图。

图4是表示第1实施方式中的记忆胞晶体管可取的数据及其阈值电压分布的图。

图5是表示第1实施方式中的行解码器及驱动器的构成的电路图。

图6是表示第1实施方式中的电压产生电路的构成的图。

图7是表示第1实施方式中的调节器群的构成的电路图。

图8是表示第1实施方式中的调节器群的动作的电压波形图。

图9是表示第2实施方式中的调节器群的构成的电路图。

图10是表示第2实施方式中的调节器群的动作的电压波形图。

图11是表示第3实施方式中的调节器群的构成的电路图。

图12是表示第3实施方式中的调节器群的另一第1构成例的电路图。

图13是表示第3实施方式中的调节器群的另一第2构成例的电路图。

图14是表示第4实施方式中的调节器群的构成的电路图。

图15是表示第4实施方式中的调节器群的动作的电压波形图。

图16是表示第4实施方式中的调节器群的另一构成例的电路图。

具体实施方式

在以下的实施方式的说明中，对具有相同功能及构成的构成要素标注相同符号。另外，以下所示的各实施方式是例示用以将该实施方式的技术思想具体化的装置或方法，并非将构成零件的材质、形状、构造、配置等特定于下述构成零件。

各功能区块可由硬件、计算机软件的任一者或将两者组合来实现。不必如以下的例子般对各功能区块加以区分。例如，一部分功能也可通过与例示的功能区块不同的功能区块来执行。进而，也可将例示的功能区块分割为更细致的功能子区块。此处，作为半导体存储装置，以在半导体基板的上方积层有记忆胞晶体管的三维积层型NAND(Not And，与非)型闪存为例子而列举进行说明。

1.第1实施方式

以下，对第1实施方式的半导体存储装置进行说明。

1.1半导体存储装置的构成

利用图1，对第1实施方式的半导体存储装置的构成进行说明。图1是表示第1实施方式的半导体存储装置的构成的区块图。

半导体存储装置10是非易失地存储数据的存储器，且具备多个记忆胞。如图1所示，半导体存储装置10具备记忆胞阵列11、行解码器12、驱动器13、电压产生电路14、感测放大器15、地址寄存器16、指令寄存器17、及定序器18。另外，例如在半导体存储装置10的外部经由NAND总线连接控制器20。控制器20访问半导体存储装置10，对半导体存储装置10进行控制。下文对NAND总线及控制器20的详情进行叙述。

记忆胞阵列11具备包含与行及列建立对应关系的多个非易失性记忆胞的多个区块BLK0、BLK1、BLK2、…BLKn(n为0以上的整数)。以下，在记为区块BLK的情况下，表示各个区块BLK0～BLKn。记忆胞阵列11存储由控制器20给出的数据。下文对记忆胞阵列11及区块BLK的详情进行叙述。

行解码器12选择区块BLK的任一个，进而选择所选择的区块BLK中的字线。下文对行解码器12的详情进行叙述。

驱动器13经由行解码器12对所选择的区块BLK供给电压。

电压产生电路14产生数据的写入、读出、及删除等所需的各种电压，并供给到驱动器13。

感测放大器15是当读出数据时，感测从记忆胞阵列11读出的数据DAT，并进行所需的运算。而且，将该数据DAT输出到控制器20。感测放大器15是当写入数据时，将从控制器20接收的写入数据DAT传输到记忆胞阵列11。

地址寄存器16保存从控制器20接收的地址ADD。地址ADD包括指定出动作对象的区块BLK的区块地址、及指示指定出的区块内的动作对象的字线的页地址。指令寄存器17保存从控制器20接收的指令CMD。指令CMD例如包括命令定序器18执行写入动作的写入指令、及执行读出动作的读出指令等。

定序器18基于保存在指令寄存器17中的指令CMD对半导体存储装置10的动作进行控制。具体来说，定序器18基于保存在指令寄存器17中的写入指令对行解码器12、驱动器13、电压产生电路14、及感测放大器15进行控制，对由地址ADD指定出的多个记忆胞晶体管进行写入。另外，定序器18基于保存在指令寄存器17中的读出指令对行解码器12、驱动器13、电压产生电路14、及感测放大器15进行控制，从由地址ADD指定出的多个记忆胞晶体管进行读出。

如上所述，控制器20经由NAND总线连接于半导体存储装置10。NAND总线根据NAND接口进行信号的收发。具体来说，NAND总线例如包括进行芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、输入输出信号I/O、及就绪/忙碌信号R/Bn的通信的总线。输入输出信号I/O是以8比特的总线宽度进行传输。输入输出信号I/O进行指令CMD、地址ADD、及数据DAT等的通信。

其次，利用图1，对控制器20的构成进行说明。控制器20具备主机接口(I/F)电路21、内置存储器22、处理器(例如CPU(Central Processing Unit，中央处理器))23、缓冲存储器24、NAND接口(I/F)电路25、及ECC(Error Checking and Correcting，差错检验与纠正)电路26。

主机接口电路21经由主机总线连接于主机装置(未图示)。主机接口电路21将从主机装置接收的命令及数据分别传输到处理器23及缓冲存储器24。另外，主机接口电路21响应来自处理器23的命令，将缓冲存储器24内的数据传输到主机装置。

处理器23对控制器20整体的动作进行控制。例如，处理器23从主机装置接收写入命令时，响应该命令，对NAND接口电路25发布写入命令。读出及删除时也相同。另外，处理器23执行耗损平均等用以管理半导体存储装置10的各种处理。此外，以下所说明的控制器20的动作可通过处理器23执行软件(或固件)而实现，或者也可由硬件实现。

NAND接口电路25经由NAND总线而与半导体存储装置10连接，负责与半导体存储装置10的通信。NAND接口电路25基于从处理器23接收的命令，将各种信号发送到半导体存储装置10，另外，从半导体存储装置10接收各种信号。

缓冲存储器24暂时保存写入数据或读出数据。缓冲存储器24也可包含DRAM(Dynamic Random Access Memory，动态随机存取存储器)或SRAM(Static Random AccessMemory，静态随机存取存储器)等。

内置存储器22例如为DRAM或SRAM等半导体存储器，用作处理器23的作业区域。内置存储器22保存用以管理半导体存储装置10的固件、或各种管理表等。

ECC电路26进行与存储在半导体存储装置10的数据相关的错误检测及错误订正处理。也就是说，当写入数据时，ECC电路26产生错误订正符号，并将其赋予到写入数据，当读出数据时，对其进行解码。

1.1.1记忆胞阵列11的构成

如上所述，记忆胞阵列11具备区块BLK0～BLKn。此处，对1个区块BLK的电路构成进行说明。

图2是记忆胞阵列11所具有的区块BLK的电路图。如图示，区块BLK例如包含4个串单元SU0～SU3。以下，在记为串单元SU的情况下，表示各个串单元SU0～SU3。串单元SU包含多个NAND串NS。

各个NAND串NS例如包含8个记忆胞晶体管MT0～MT7及选择晶体管ST1、ST2。以下，在记为记忆胞晶体管MT的情况下，表示各个记忆胞晶体管MT0～MT7。记忆胞晶体管(以下，也记为记忆胞)MT具备控制栅极及电荷储存层，非易失地保存数据。记忆胞晶体管MT串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。

各个串单元SU0～SU3中的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。与此相对，各个串单元SU0～SU3中的选择晶体管ST2的栅极例如连接于1个选择栅极线SGS。选择晶体管ST2的栅极也可针对每个串单元连接于不同的选择栅极线SGS0～SGS3。另外，位于区块BLK内的串单元SU0～SU3中的记忆胞晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。

另外，记忆胞阵列11在多个区块BLK0～BLKn间共享位线BL0～BL(m－1)。其中，m为2以上的自然数。在区块BLK内的多个串单元SU0～SU3中，各位线BL共通连接于位于同一列的NAND串NS的选择晶体管ST1的漏极。也就是说，各位线BL在同一列的多个串单元SU0～SU3间将NAND串NS共通连接。进而，多个选择晶体管ST2的源极共通连接于源极线SL。也就是说，串单元SU包含多个连接于不同位线BL且连接于同一选择栅极线SGD的NAND串NS。

另外，区块BLK包含使字线WL共通的多个串单元SU。

在串单元SU内连接于共通的字线WL的多个记忆胞晶体管MT称为胞单元CU。胞单元CU的存储容量与记忆胞晶体管MT所存储的数据的比特数对应地发生变化。例如，胞单元CU在各记忆胞晶体管MT存储1比特数据的情况下存储1页数据，在存储2比特数据的情况下存储2页数据，在存储3比特数据的情况下存储3页数据。

此外，记忆胞阵列11的构成并不限定于所述构成。例如，各区块BLK所包含的串单元SU可设定为任意的个数。各NAND串NS所包含的各个记忆胞晶体管MT、及选择栅极晶体管ST1与ST2也可设定为任意的个数。

其次，对区块BLK的一部分区域的剖面构造进行说明。图3是区块BLK的一部分区域的剖视图。如图示，在p型阱区域30上形成有多个NAND串NS。也就是说，在阱区域30上依序积层有作为选择栅极线SGS发挥功能的例如4层配线层31、作为字线WL0～WL7发挥功能的8层配线层32、及作为选择栅极线SGD发挥功能的例如4层配线层33。在积层的配线层间形成有未图示的绝缘膜。

形成有贯通这些配线层31、32、33而到达阱区域30的柱状导电体34。在导电体34的侧面依序形成有栅极绝缘膜35、电荷储存膜(绝缘膜)36、及区块绝缘膜37。通过这些而形成记忆胞晶体管MT、及选择晶体管ST1与ST2。导电体34作为NAND串NS的电流路径发挥功能，成为形成各晶体管的信道的区域。导电体34的上端经由接触插塞45连接于作为位线BL发挥功能的金属配线层38。

在阱区域30的表面区域内形成有n+型杂质扩散层39。在扩散层39上形成接触插塞40，接触插塞40连接于作为源极线SL发挥功能的金属配线层41。进而，在阱区域30的表面区域内形成有p+型杂质扩散层42。在扩散层42上形成接触插塞43，接触插塞43连接于作为阱配线CPWELL发挥功能的金属配线层44。阱配线CPWELL是用于经由阱区域30对导电体34施加电位的配线。

以上的构成在与记载图3的纸面正交的方向(深度方向)上排列多个，由在深度方向上排列的多个NAND串NS的集合形成串单元SU。

进而，记忆胞阵列11的构成也可为其它构成。也就是说，记忆胞阵列11的构成例如记载于题为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILESEMICONDUCTOR MEMORY)”的在2009年3月19日提出申请的美国专利申请12/407,403号中。另外，记载于题为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKEDNONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月18日提出申请的美国专利申请12/406,524号、题为“非易失性半导体存储装置及其制造方法(NON-VOLATILE SEMICONDUCTORSTORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”的在2010年3月25日提出申请的美国专利申请12/679,991号、及题为“半导体存储器及其制造方法(SEMICONDUCTORMEMORY AND METHOD FOR MANUFACTURING SAME)”的在2009年3月23日提出申请的美国专利申请12/532,030号。这些专利申请是以参照的方式而将其全部内容引用在本案说明书中。

另外，数据的删除能够以区块BLK为单位、或以比区块BLK小的单位进行。关于删除方法，例如记载于题为“非易失性半导体存储装置(NONVOLATILE SEMICONDUCTOR MEMORYDEVICE)”的在2011年9月18日提出申请的美国专利申请13/235,389号中。另外，记载于题为“非易失性半导体存储装置(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE)”的在2010年1月27日提出申请的美国专利申请12/694,690号中。还记载于题为“非易失性半导体存储装置及其数据删除方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASEMETHOD THEREOF)”的在2012年5月30日提出申请的美国专利申请13/483,610号中。这些专利申请是以参照的方式而将其全部内容引用在本案说明书中。

1.1.2记忆胞晶体管的阈值电压分布

图4表示第1实施方式中的记忆胞晶体管MT可取的数据及其阈值电压分布。此处，对记忆胞具有存储3比特数据的TLC(Triple-Level Cell，三层记忆胞)方式的情况进行说明。

如图4所示，各个记忆胞晶体管MT可根据其阈值电压保存例如3比特数据。该3比特数据从阈值电压较低的数据起，依序为例如“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。保存这些数据的记忆胞的阈值电压的状态从较低的状态起，依序为例如“Er”状态(例如电压未达VA)、“A”状态(例如电压为VA以上且未达VB，VA＜VB)、“B”状态(例如电压为VB以上且未达VC，VB＜VC)、“C”状态(例如电压为VC以上且未达VD，VC＜VD)、“D”状态(例如电压为VD以上且未达VE，VD＜VE)、“E”状态(例如电压为VE以上且未达VF，VE＜VF)、“F”状态(例如电压为VF以上且未达VG，VF＜VG)、“G”状态(例如电压为VG以上)。此外，3比特数据与阈值电压的关系并不限定于该关系，两者的关系可适当进行选择。

将各个记忆胞晶体管MT所保存的3比特数据从lower(下位)比特侧起分别称为lower比特、middle(中位)比特、及upper(上位)比特。而且，在同一串单元SU中，将包含连接于同一字线的多个记忆胞的胞单元CU所保存的下位比特的集合称为下位页(lower page)，将中位比特的集合称为中位页(middle page)，将上位比特的集合称为上位页(upperpage)。也就是说，在胞单元CU中分配有3页。由此，「页」也可定义为由胞单元CU形成的存储器空间的一部分。

数据的写入及读出是以页为单位或以胞单元为单位进行。在本例的情况下，因为1个串单元SU包含8条字线，所以各串单元SU包含(3×8)＝24页，因为1个区块BLK包含4个串单元SU，所以各区块包含(24×4)＝96页。

1.1.3行解码器、驱动器及电压产生电路的构成

其次，对第1实施方式的半导体存储装置中的行解码器12、驱动器13、及电压产生电路14的构成进行说明。

电压产生电路14将用于数据的写入、读出、及删除等的各种电压，例如电压VUSEL、VSEL、及VSG供给到驱动器13。电压VUSEL是传输到数据的写入或读出对象的区块BLK内的、并非为写入或读出对象的字线WL的电压。电压VSEL是传输到数据的写入或读出对象的区块BLK内的写入或读出对象的字线WL的电压。电压VSG是传输到数据的写入或读出对象的区块BLK内的所选择的串单元SU的选择栅极线的电压。下文对电压产生电路14的电路构成及动作进行叙述。

在以下的说明中，在区块、字线、及记忆胞晶体管为数据的写入或读出对象的情况下，分别记为选择区块、选择字线、及选择记忆胞晶体管(或选择记忆胞)。另外，在区块、字线、及记忆胞晶体管并非为数据的写入或读出对象的情况下，分别记为非选择区块、非选择字线、及非选择记忆胞晶体管(或非选择记忆胞)。

1.1.3.1行解码器及驱动器

图5是表示第1实施方式中的行解码器12及驱动器13的构成的电路图。

驱动器13具有驱动器CGdv0～CGdv7、驱动器SGDdv0～SGDdv3、及驱动器SGSdv。以下，在记为驱动器CGdv的情况下，表示各个驱动器CGdv0～CGdv7，在记为驱动器SGDdv的情况下，表示各个驱动器SGDdv0～SGDdv3。各个驱动器CGdv、驱动器SGDdv、及驱动器SGSdv能够独立地输出从电压产生电路14供给的电压。驱动器CGdv0～CGdv7分别对配线CG0～CG7进行驱动。驱动器SGDdv0～SGDdv3分别对配线SGDL0～SGDL3进行驱动。驱动器SGSdv对配线SGSL进行驱动。

行解码器12具有多个区块解码器12A_0～12A_m、及多个传输晶体管群12B_0～12B_m。区块解码器12A_m与传输晶体管群12B_m的组对应于区块BLKm。例如在图5所示的例子中，区块解码器12A_0与传输晶体管群12B_0的组对应于区块BLK0，区块解码器12A_1与传输晶体管群12B_1的组对应于区块BLK1。以下，在记为区块解码器12A的情况下，表示各个区块解码器12A_0～12A_m，在记为传输晶体管群12B的情况下，表示各个传输晶体管群12B_0～12B_m。

区块解码器12A_0～12A_m从地址寄存器16接收行地址信号。区块解码器12A_0～12A_m中的根据行地址信号所选择的区块解码器12A输出区块选择信号BS。区块选择信号BS被供给到选择区块的传输晶体管群12B内的多个传输晶体管的栅极。

传输晶体管群12B具有多个传输晶体管TRCO～TRC7、TRD0～TRD3及TRS。配线CG0～CG7分别经由传输晶体管TRCO～TRC7连接于字线WL0～WL7。配线SGDL0～SGDL3分别经由传输晶体管TRD0～TRD3连接于选择栅极线SGD0～SGD3。进而，配线SGSL经由传输晶体管TRS连接于选择栅极线SGS。

各个传输晶体管TRCO～TRC7例如在向栅极供给区块选择信号BS的情况下成为接通状态，分别向字线WL0～WL7传输被供给到配线CG0～CG7的电压。另一方面，各个传输晶体管TRCO～TRC7在不向栅极供给区块选择信号BS的情况下成为断开状态，不分别向字线WL0～WL7传输被供给到配线CG0～CG7的电压。

同样地，各个传输晶体管TRD0～TRD3例如在向栅极供给区块选择信号BS的情况下成为接通状态，分别向选择栅极线SGD0～SGD3传输被供给到配线SGDL0～SGDL3的电压。另一方面，在不向栅极供给区块选择信号BS的情况下成为断开状态，不向选择栅极线SGD0～SGD3传输被供给到配线SGDL0～SGDL3的电压。传输晶体管TRS例如在向栅极供给区块选择信号BS的情况下成为接通状态，向选择栅极线SGS传输被供给到配线SGSL的电压。另一方面，在不向栅极供给区块选择信号BS的情况下成为断开状态，不向选择栅极线SGS传输被供给到配线SGSL的电压。

利用具有所述构成的驱动器13及行解码器12，从电压产生电路14供给的电压VUSEL、VSEL及VSG通过区块选择信号BS分别被供给到选择区块BLK的非选择字线WL、选择字线WL及选择栅极线SGD。

1.1.3.2电压产生电路

其次，对将各种电压供给到驱动器13的电压产生电路14进行说明。图6是表示第1实施方式的电压产生电路14的构成的图。电压产生电路14例如具备写入动作或读出动作时产生向非选择字线供给的电压VUSEL的调节器群14A、产生向选择字线供给的电压VSEL的调节器群14B、及产生向选择栅极线供给的电压VSG的调节器群14C等。此处，例如以调节器群14A将2种电压VOUT1及电压VOUT2供给到驱动器13作为电压VUSEL的情况为例子而列举。此外，在以下的说明中，在记为电压VOUT的情况下，表示各个电压VOUT1或VOUT2。

图7是表示第1实施方式中的调节器群14A的构成的电路图。调节器群14A包含2个调节器141_1、141_2及均衡电路(或开关电路)142。电压VSUP是被供给到调节器141_1、141_2以产生电压VOUT1及电压VOUT2的输入电压。

以下，对调节器141_1的电路连接进行叙述。

调节器141_1包含低电压放大电路AP1、n信道MOS(Metal Oxide Semiconductor，金属氧化物半导体)场效晶体管(以下，nMOS晶体管)TSa1、TCa1、TDa1与空乏型(以下，记为D型)nMOS晶体管TOa1、电阻Ra1、及可变电阻VR1。

向D型nMOS晶体管TOa1的漏极供给电压VSUP。nMOS晶体管TOa1的源极经由可变电阻VR1连接于接地电压端GND。nMOS晶体管TOa1的源极与可变电阻VR1间的节点连接于配线LOUT1。配线LOUT1输出电压VOUT1。

另外，经由电阻Ra1向nMOS晶体管TSa1的漏极供给电压VSUP。nMOS晶体管TSa1的源极经由串联连接的nMOS晶体管TCa1、TDa1连接于接地电压端GND。nMOS晶体管TSa1的源极与nMOS晶体管TCa1的漏极间的节点连接于nMOS晶体管TOa1的栅极。

向放大电路AP1的反转输入(－)端子(第1输入端子)输入参考电压VREF。在放大电路AP1的非反转输入(+)端子(第2输入端子)连接有可变电阻VR1的电阻控制端，并输入有电压VS1。放大电路AP1的输出端子连接于nMOS晶体管TDa1的栅极。放大电路AP1的输出端子与nMOS晶体管TDa1的栅极间的节点连接于均衡电路142的nMOS晶体管TDb121的栅极。

其次，对调节器141_2的电路连接进行叙述。

调节器141_2包含低电压放大电路AP2、nMOS晶体管TSa2、TCa2、TDa2与D型nMOS晶体管TOa2、电阻Ra2、及可变电阻VR2。

向D型nMOS晶体管TOa2的漏极供给电压VSUP。nMOS晶体管TOa2的源极经由可变电阻VR2连接于接地电压端GND。nMOS晶体管TOa2的源极与可变电阻VR2间的节点连接于配线LOUT2。配线LOUT2输出电压VOUT2。

另外，经由电阻Ra2向nMOS晶体管TSa2的漏极供给电压VSUP。nMOS晶体管TSa2的源极经由串联连接的nMOS晶体管TCa2、TDa2连接于接地电压端GND。nMOS晶体管TSa2的源极与nMOS晶体管TCa2的漏极间的节点连接于nMOS晶体管TOa2的栅极。

向放大电路AP2的反转输入(－)端子(第1输入端子)输入参考电压VREF。在放大电路AP2的非反转输入(+)端子(第2输入端子)连接有可变电阻VR2的电阻控制端，并输入有电压VS2。放大电路AP2的输出端子连接于nMOS晶体管TDa2的栅极。放大电路AP2的输出端子与nMOS晶体管TDa2的栅极间的节点连接于均衡电路142的nMOS晶体管TDb122的栅极。

其次，对均衡电路142的电路连接进行叙述。

均衡电路142包含nMOS晶体管TDb121、TDb122、TCb12、D型nMOS晶体管TEQ、及电阻Rb12。nMOS晶体管TDb121与nMOS晶体管TDb122具有相同的晶体管特性。

经由电阻Rb12向nMOS晶体管TCb12的漏极供给电压VSUP。nMOS晶体管TCb12的漏极与电阻Rb12间的节点连接于nMOS晶体管TEQ的栅极。nMOS晶体管TEQ的源极(或漏极)连接于配线LOUT1，nMOS晶体管TEQ的漏极(或源极)连接于配线LOUT2。进而，nMOS晶体管TCb12的源极分别经由并联连接的nMOS晶体管TDb121、TDb122连接于接地电压端GND。换句话说，在nMOS晶体管TCb12的源极与接地电压端GND之间并联连接nMOS晶体管TDb121及TDb122。

在所述调节器141_1、141_2及均衡电路142中，以下关系成立。

[{Rb12·(TDb12的通道宽度)/(TDb12的通道长度)}/{Ra1·(TDa1的通道宽度)/(TDa1的通道长度)}]＞1

此处，Rb12及Ra1分别表示电阻值。TDb12表示TDb121或TDb122。

另外，Ra1＝Ra2

(TDa1的通道宽度)＝(TDa2的通道宽度)

(TDa1的通道长度)＝(TDa2的通道长度)

此处，Ra2表示电阻值。

其次，对第1实施方式中的调节器群14A的动作进行说明。图8是表示第1实施方式的调节器群14A的动作的电压波形图。

当输入到nMOS晶体管TSa1及TSa2的栅极的使能信号REG_EN被断定(例如“H”(电源电压))时，nMOS晶体管TSa1与TSa2成为接通状态。由此，调节器141_1及141_2的动作开始。

nMOS晶体管TCa1是用以保护nMOS晶体管TDa1免受高电压损害的耐压保护用的晶体管。向nMOS晶体管TCa1的栅极输入箝位信号CLA，限制流经nMOS晶体管TCa1的电流。同样地，nMOS晶体管TCa2是用以保护nMOS晶体管TDa2免受高电压损害的耐压保护用的晶体管。向nMOS晶体管TCa2的栅极输入箝位信号CLA，限制流经nMOS晶体管TCa2的电流。此外，在nMOS晶体管TDa1及TDa2为高耐压的晶体管的情况下，也可不设置nMOS晶体管TCa1及TCa2。

向放大电路AP1的非反转输入(+)端子输入可变电阻VR1的电阻控制端的电压VS1，向反转输入(－)端子输入参考电压VREF。参考电压VREF例如设为比接地电压高的值(例如1.2V)。放大电路AP1将电压VS1与参考电压VREF的电压差放大并输出电压AO1。电压AO1随着电压VS1(或电压VOUT1)的变化而连续地发生变化。

从放大电路AP1输出的电压(或第1信号)AO1被输入到nMOS晶体管TDa1的栅极与nMOS晶体管TDb121的栅极。nMOS晶体管TDb121作为使nMOS晶体管TEQ的栅极电压Gb12下降到“L(例如接地电压)”的下拉电路发挥功能。

向放大电路AP2的非反转输入(+)端子输入可变电阻VR2的电阻控制端的电压VS2，向反转输入(－)端子输入参考电压VREF。放大电路AP2将电压VS2与参考电压VREF的电压差放大并输出电压AO2。电压AO2随着电压VS2(或电压VOUT2)的变化而连续地发生变化。

从放大电路AP2输出的电压(或第2信号)AO2输入到nMOS晶体管TDa2的栅极与nMOS晶体管TDb122的栅极。nMOS晶体管TDb122作为使nMOS晶体管TEQ的栅极电压Gb12下降到“L”的下拉电路发挥功能。

另外，可变电阻VR1可设定电压VOUT1的最终到达电压(或目标电压)，可变电阻VR2可设定电压VOUT2的最终到达电压。因此，以使电压VOUT1及电压VOUT2分别升压到目标电压的方式分别设定可变电阻VR1及VR2。

在所述构成中，当调节器141_1及141_2的动作开始时，D型nMOS晶体管TEQ为接通状态，因此，如图8所示，电压VOUT1及电压VOUT2以相同电压且以相同斜率上升。而且，电压VOUT1及电压VOUT2达到电压VOUT1的目标电压。当电压VOUT1达到目标电压时，来自放大电路AP1的电压AO1成为“H”，nMOS晶体管TDa1及TDb121转换为接通状态。由此，nMOS晶体管TEQ的栅极电压Gb12下降，nMOS晶体管TEQ转换为断开状态。由此，配线LOUT1与配线LOUT2间从连接状态转换为阻断状态。

其后，电压VOUT2继续上升，达到目标电压。当电压VOUT2达到目标电压时，从放大电路AP2输出的电压AO2成为“H”，nMOS晶体管TDa2转换为接通状态。

此外，nMOS晶体管TOa1的栅极电压Ga1在达到电压VOUT1之后，固定为比电压VOUT1低的电压。nMOS晶体管TOa2的栅极电压Ga2在达到电压VOUT2之后，固定为比电压VOUT2低的电压。nMOS晶体管TEQ的栅极电压Gb12在达到电压VOUT1之后，逐渐下降而成为“L”。

1.2第1实施方式的效果

根据第1实施方式，可提供一种能够提高动作速度的半导体存储装置。

以下，对第1实施方式的效果详细地进行叙述。一般来说，在将记忆胞三维排列的半导体存储装置中，连接于记忆胞晶体管的栅极的字线WL的负载电容较大。另外，随着更新换代，记忆胞的积层数或搭载存储器容量增加，字线WL的负载电容有增大的倾向。因此，为了使字线的电压上升到目标电压，需要更大的驱动电流。

例如，在从电压产生电路内的调节器向字线供给电压VOUT1、及比电压VOUT1高的电压VOUT2的情况下，为了使电压VOUT1及VOUT2稳定地上升，在使电压VOUT1上升到目标电压的期间，使传输电压VOUT1的第1配线与传输电压VOUT2的第2配线为导通状态，使电压VOUT1与电压VOUT2以相同电压且以相同斜率上升。当电压VOUT1达到目标电压时，使第1配线与第2配线之间为阻断状态，其后，使电压VOUT2上升到目标电压。以下，将使第1配线与第2配线为导通状态的动作称为均衡动作。

在作为调节器141_1的供给目标电压的电压VOUT1比作为调节器141_2的供给目标电压的电压VOUT2低的情况下，优选均衡动作在使电压VOUT1及电压VOUT2升压的期间持续直到第1配线及第2配线的电压达到电压VOUT1，且在达到电压VOUT1后立即结束。

例如，想到将用以检测第1配线及第2配线的电压的比较器与调节器141_1及141_2分开地进行安装，基于其输出，管理在电压VOUT1及电压VOUT2升压的期间的均衡动作的结束时点。

一般来说，在使用比较器的输出的均衡动作中，为了避免误侦测，必须针对输入到比较器的信号设置非侦测区域。如果将该非侦测区域设定得较大，那么可能在电压VOUT1及电压VOUT2升压的期间均衡动作在过早的时点结束。另一方面，如果将非侦测区域设定得较小，那么可能均衡动作在不恰当的时点结束。

另外，在使用比较器的输出的均衡动作中，进行均衡动作的开关电路的栅极根据比较器的输出而数字化地断开。此时，字线的负载电容较大，因此，在刚结束均衡动作后，可能会因字线的充电负荷而导致电压VOUT1的电压波形产生上升的延迟或电压波形的凹陷等。

因此，在第1实施方式中，具备向配线LOUT1输出电压VOUT1的调节器141_1、向配线LOUT2输出电压VOUT2的调节器141_2、及将配线LOUT1与配线LOUT2保持为连接状态或阻断状态的均衡电路(或开关电路)142。调节器141_1与电压VOUT1对应而输出电压AO1(第1信号)，调节器141_2与电压VOUT2对应而输出电压AO2(第2信号)。均衡电路142基于从调节器141_1或141_2输出的电压AO1或AO2的至少任一信号保持连接状态或阻断状态的任一状态。

从调节器141_1或141_2输出的电压AO1或AO2是与从比较器输出的数字信号不同，且连续发生变化的模拟信号。在第1实施方式中，通过基于作为模拟信号的电压AO1或AO2，切换均衡电路142中的连接状态与阻断状态，能够在电压VOUT1基本上达到目标电压之前持续均衡动作，并且能够抑制妨碍电压VOUT2向目标电压的升压的情况。

也就是说，在第1实施方式中，将从调节器输出的模拟信号作为使均衡动作结束的侦测信号直接输入到均衡电路，因此能够在需要均衡动作的期间使均衡动作持续，并且能够在不需要均衡动作的时点使均衡动作结束。

另外，如上所述，在使用比较器的输出的均衡动作中，进行均衡动作的开关电路的栅极根据比较器的输出而数字化地断开，因此，在刚结束均衡动作后，可能会因字线的充电负荷而导致在电压VOUT1的电压波形产生上升的延迟或电压波形的凹陷等。

与此相对，在第1实施方式中，能够通过连续发生变化的模拟信号使均衡动作在恰当的时点结束，因此，能够减少在从调节器141_1输出的电压VOUT1的电压波形产生上升的延迟或凹陷的情况。

通过以上，根据第1实施方式的半导体存储装置，能够较早且稳定地供给数据的写入及读出等动作时所需的电压，因此能够提高动作速度。

2.第2实施方式

其次，对第2实施方式的半导体存储装置进行说明。第2实施方式是对图7所示的第1实施方式中的均衡电路追加均衡结束判定电路。在第2实施方式中，主要对与第1实施方式的不同点进行说明。

2.1电压产生电路

第2实施方式的电压产生电路14具备调节器群14Aa。图9是表示第2实施方式中的调节器群14Aa的构成的电路图。调节器群14Aa包含2个调节器141_1、141_2、均衡电路142A及均衡结束判定电路143。

以下，对均衡电路142A的电路连接进行叙述。

在nMOS晶体管TCb12的漏极与电阻Rb12的一端之间连接nMOS晶体管TSb12。向电阻Rb12的另一端供给电压VSUP。

其次，对均衡结束判定电路143的电路连接进行叙述。

均衡结束判定电路143具有比较器(或电位移位器)CP1、锁存电路LA1、与门电路(AND电路)AD1、及电位移位器RS1。nMOS晶体管TDb121、TDb122的漏极与nMOS晶体管TCb12的源极间的节点连接于比较器CP1的输入端。比较器CP1的输出端连接于锁存电路LA1的第1输入端，向锁存电路LA1的第2输入端输入锁存使能信号LAT_EN。锁存电路LA1的输出端连接于与门电路AD1的第1输入端。向与门电路AD1的第2输入端输入使能信号REG_EN。与门电路AD1的输出端连接于电位移位器RS1的输入端。进而，电位移位器RS1的输出端连接于nMOS晶体管TSb12的栅极。

此处，信号Gb12_CL是从nMOS晶体管TDb121、TDb122的漏极与nMOS晶体管TCb12的源极间的节点输入到比较器CP1的输入端的电压。信号FLG是从比较器CP1的输出端输入到锁存电路LA1的第1输入端的电压。锁存使能信号LAT_EN是输入到锁存电路LA1的第2输入端的电压。使能信号REG_EN是输入到与门电路AD1的第2输入端的信号。均衡结束信号(或第3信号)EQ_EN是从与门电路AD1的输出端输入到电位移位器RS1的输入端的电压。调节器群14Aa的其它电路连接与图7所示的电路相同。

其次，对第2实施方式中的调节器群14Aa的动作进行说明。图10是表示第2实施方式中的调节器群14Aa的动作的电压波形图。

首先，在时刻t1，使输入到nMOS晶体管TSa1及TSa2的栅极的使能信号REG_EN为断定状态(例如“H”)，使nMOS晶体管TSa1及TSa2为接通状态。由此，使调节器141_1及141_2的动作开始。进而，使输入到与门电路AD1的第2输入端的使能信号REG_EN为断定状态(例如“H”)，使均衡结束判定电路143的动作开始。

其次，电压VOUT1、电压VOUT2及栅极电压Gb12上升，在时刻t2，标志信号FLG从“L”转换为“H”。进而，在时刻t3，输入到锁存电路LA1的第2输入端的锁存使能信号LAT_EN从“L”转换为“H”。

其后，当电压VOUT1达到目标电压时，nMOS晶体管TDa1及TDb121转换为接通状态。由此，nMOS晶体管TEQ的栅极电压Gb12下降，nMOS晶体管TEQ成为断开状态，配线LOUT1与配线LOUT2间从连接状态转换为阻断状态。此时，在时刻t4，标志信号FLG从“H”转换为“L”。当标志信号FLG转换为“L”时，均衡结束信号EQ_EN从“H”转换为“L”。

其后，均衡结束信号EQ_EN(“L”)经由电位移位器RS1输入到nMOS晶体管TSb12的栅极。由此，nMOS晶体管TSb12成为断开状态，阻断流向电阻Rb12的电流。其它动作与所述第1实施方式相同。

2.2第2实施方式的效果

根据第2实施方式，与所述第1实施方式相同，可提供一种能够提高动作速度的半导体存储装置。

进而，第2实施方式具备均衡结束判定电路143、及设置在均衡电路142A内的nMOS晶体管TSb12。均衡结束判定电路143侦测均衡电路142A中的均衡动作的结束，并输出均衡结束信号EQ_EN。均衡动作是指使配线LOUT1与配线LOUT2为连接状态(或导通状态)的动作。

均衡结束判定电路143侦测到均衡动作的结束时，也就是nMOS晶体管TEQ成为断开状态时，输入到nMOS晶体管TSb12的栅极的均衡结束信号EQ_EN从“H”转换为“L”。由此，nMOS晶体管TSb12成为断开状态，阻断流向电阻Rb12的电流。也就是说，在第2实施方式中，能够在电压VOUT1刚上升到目标电压后，使均衡电路142A中的均衡动作停止，削减流向电阻Rb12的电流。其它效果与所述第1实施方式相同。

3.第3实施方式

其次，对第3实施方式的半导体存储装置进行说明。在第1及第2实施方式中，示出了产生2种电压VOUT1及VOUT2作为电压VUSEL的情况，但在第3实施方式中，示出产生3种电压VOUT1、VOUT2、及VOUT3的情况。以下，在记为电压VOUT的情况下，表示各个电压VOUT1、VOUT2、VOUT3。进而，第3实施方式中的调节器群具备均衡结束判定电路。在第3实施方式中，主要对与第2实施方式的不同点进行说明。

3.1电压产生电路

第3实施方式的电压产生电路14具备调节器群14Ab。图11是表示第3实施方式中的调节器群14Ab的构成的电路图。调节器群14Ab包含3个调节器141_1、141_2、141_3、均衡电路142A_1、142A_2、142A_3、及均衡结束判定电路C13、C12、C23。

如图11所示，从放大电路AP1输出的电压AO1连接于均衡电路142A_1的nMOS晶体管TDb132的栅极，并且连接于均衡电路142A_2的nMOS晶体管TDb121的栅极。从放大电路AP2输出的电压AO2连接于均衡电路142A_2的nMOS晶体管TDb122的栅极，并且连接于均衡电路142A_3的nMOS晶体管TDb231的栅极。进而，放大电路AP3的输出电压AO3连接于均衡电路142A_1的nMOS晶体管TDb131的栅极，并且连接于均衡电路142A_3的nMOS晶体管TDb232的栅极。

在nMOS晶体管TDb131及TDb132的漏极与nMOS晶体管TSb13的栅极之间连接均衡结束判定电路C13。在nMOS晶体管TDb121及TDb122的漏极与nMOS晶体管TSb12的栅极之间连接均衡结束判定电路C12。在nMOS晶体管TDb231及TDb232的漏极与nMOS晶体管TSb23的栅极之间连接均衡结束判定电路C23。

进而，调节器141_1、141_2、141_3的nMOS晶体管TOa1、TOa2、TOa3分别经由配线LOUT1、LOUT2、LOUT3分别输出电压VOUT1、VOUT2、VOUT3。

在图10所示的调节器群14Ab中，以下关系成立。

[{Rb12·(TDb12的通道宽度)/(TDb12的通道长度)}/{Ra1·(TDa1的通道宽度)/(TDa1的通道长度)}]＞1

此处，Rb12及Ra1分别表示电阻值。TDb12表示TDb121或TDb122。

另外，Ra1＝Ra2＝Ra3

(TDa1的通道宽度)＝(TDa2的通道宽度)＝(TDa3的通道宽度)

(TDa1的通道长度)＝(TDa2的通道长度)＝(TDa3的通道长度)

Rb13＝Rb12＝Rb23

(TDb13的通道宽度)＝(TDb12的通道宽度)＝(TDb23的通道宽度)

(TDb13的通道长度)＝(TDb12的通道长度)＝(TDb23的通道长度)

此处，Ra2、Ra3、Rb13、Rb12及Rb23分别表示电阻值。TDb13表示TDb131或TDb132，TDb12表示TDb121或TDb122，TDb23表示TDb231或TDb232。

该第3实施方式的调节器群14Ab是将图9所示的产生2种电压VOUT1及VOUT2的调节器群14Aa应用于产生3种电压VOUT1、VOUT2、及VOUT3，对调节器群14Ab的动作省略记载。

3.2电压产生电路的另一构成例

其次，对第3实施方式的电压产生电路14所具备的调节器群14Ab的另一构成例进行说明。第3实施方式的电压产生电路14具备调节器群14Ac或14Ad。

3.2.1调节器群14Ac

图12是表示调节器群14Ac的构成的电路图。调节器群14Ac是对所述调节器群14Ab分别追加驱动电压VOUT1、VOUT2、VOUT3的驱动电路144_1、144_2、144_3。

如图12所示，对调节器141_1、141_2、141_3分别追加驱动电路144_1、144_2、144_3。驱动电路144_1包含nMOS晶体管TSc1、TCc1、TDc1、D型nMOS晶体管TOc1、斜坡上升(rampup)结束判定电路C1、及电阻Rc1。驱动电路144_2包含nMOS晶体管TSc2、TCc2、TDc2、D型nMOS晶体管TOc2、斜坡上升结束判定电路C2、及电阻Rc2。进而，驱动电路144_3包含nMOS晶体管TSc3、TCc3、TDc3、D型nMOS晶体管TOc3、斜坡上升结束判定电路C3、及电阻Rc3。以下，在记为驱动电路144的情况下，表示各个驱动电路144_1、144_2、144_3。

以下，对驱动电路144_1的电路连接进行叙述。

向D型nMOS晶体管TOc1的漏极供给电压VSUP。nMOS晶体管TOc1的源极连接于配线LOUT1。

经由电阻Rc1向nMOS晶体管TSc1的漏极供给电压VSUP。nMOS晶体管TSc1的源极经由串联连接的nMOS晶体管TCc1、TDc1连接于接地电压端GND。nMOS晶体管TSc1的源极与nMOS晶体管TCc1的漏极间的节点连接于nMOS晶体管TOc1的栅极。进而，nMOS晶体管TDc1的栅极连接于放大电路AP1的输出端子。

斜坡上升结束判定电路C1具有与所述均衡结束判定电路143相同的电路构成。nMOS晶体管TCc1的源极与nMOS晶体管TDc1的漏极间的节点连接于斜坡上升结束判定电路C1的比较器CP1的输入端。斜坡上升结束判定电路C1的电位移位器RS1的输出端连接于nMOS晶体管TSc1的栅极。

其次，对驱动电路144_2的电路连接进行叙述。

向D型nMOS晶体管TOc2的漏极供给电压VSUP。nMOS晶体管TOc2的源极连接于配线LOUT2。

经由电阻Rc2向nMOS晶体管TSc2的漏极供给电压VSUP。nMOS晶体管TSc2的源极经由串联连接的nMOS晶体管TCc2、TDc2连接于接地电压端GND。nMOS晶体管TSc2的源极与nMOS晶体管TCc2的漏极间的节点连接于nMOS晶体管TOc2的栅极。进而，nMOS晶体管TDc2的栅极连接于放大电路AP2的输出端子。

斜坡上升结束判定电路C2具有与均衡结束判定电路143相同的电路构成。nMOS晶体管TCc2的源极与nMOS晶体管TDc2的漏极间的节点连接于斜坡上升结束判定电路C2的比较器CP1的输入端。斜坡上升结束判定电路C2的电位移位器RS1的输出端连接于nMOS晶体管TSc2的栅极。

其次，对驱动电路144_3的电路连接进行叙述。

向D型nMOS晶体管TOc3的漏极供给电压VSUP。nMOS晶体管TOc3的源极连接于配线LOUT3。

经由电阻Rc3向nMOS晶体管TSc3的漏极供给电压VSUP。nMOS晶体管TSc3的源极经由串联连接的nMOS晶体管TCc3、TDc3连接于接地电压端GND。nMOS晶体管TSc3的源极与nMOS晶体管TCc3的漏极间的节点连接于nMOS晶体管TOc3的栅极。进而，nMOS晶体管TDc3的栅极连接于放大电路AP3的输出端子。

斜坡上升结束判定电路C3具有与均衡结束判定电路143相同的电路构成。nMOS晶体管TCc3的源极与nMOS晶体管TDc3的漏极间的节点连接于斜坡上升结束判定电路C3的比较器CP1的输入端。斜坡上升结束判定电路C3的电位移位器RS1的输出端连接于nMOS晶体管TSc3的栅极。

调节器群14Ac的其它电路构成与图11所示的调节器群14Ab的电路构成相同。

其次，对调节器群14Ac的动作进行说明。

驱动电路144_1在使电压VOUT1上升到目标电压的期间进行动作，驱动配线LOUT1。由此，电压VOUT1与第1实施方式及第2实施方式相比，以较短的时间达到目标电压。同样地，驱动电路144_2、144_3在使电压VOUT2、电压VOUT3分别上升到目标电压的期间进行动作，分别驱动配线LOUT2、配线LOUT3。由此，电压VOUT2、电压VOUT3与第1实施方式及第2实施方式相比，分别以较短的时间达到目标电压。

当电压VOUT1达到目标电压时，来自放大电路AP1的电压AO1成为“H”，nMOS晶体管TDc1转换为接通状态。由此，nMOS晶体管TOc1的栅极电压Gc1下降，nMOS晶体管TOc1成为断开状态。由此，停止利用驱动电路144_1进行电压VOUT1的升压。

另外，驱动电路144_1内的斜坡上升结束判定电路C1侦测电压VOUT1是否达到目标电压，断定或否定斜坡结束信号RUP_EN1。也就是说，当电压VOUT1达到目标电压时，斜坡上升结束判定电路C1将断定出的斜坡结束信号RUP_EN1(例如“L”)输出到nMOS晶体管TSc1的栅极。nMOS晶体管TSc1当接收斜坡结束信号RUP_EN1(“L”)时转换为断开状态。由此，阻断流向电阻Rc1的电流。

同样地，当电压VOUT2达到目标电压时，从放大电路AP2输出的电压AO2成为“H”，nMOS晶体管TDc2转换为接通状态。由此，nMOS晶体管TOc2的栅极电压Gc2下降，nMOS晶体管TOc2成为断开状态。由此，停止利用驱动电路144_2进行电压VOUT2的升压。

另外，驱动电路144_2内的斜坡上升结束判定电路C2侦测电压VOUT2是否达到目标电压，断定或否定斜坡结束信号RUP_EN2。也就是说，当电压VOUT2达到目标电压时，斜坡上升结束判定电路C2将断定出的斜坡结束信号RUP_EN2(例如“L”)输出到nMOS晶体管TSc2的栅极。nMOS晶体管TSc2当接收斜坡结束信号RUP_EN2(“L”)时转换为断开状态。由此，阻断流向电阻Rc2的电流。

同样地，当电压VOUT3达到目标电压时，来自放大电路AP3的输出电压AO3成为“H”，nMOS晶体管TDc3转换为接通状态。由此，nMOS晶体管TOc3的栅极电压Gc3下降，nMOS晶体管TOc3成为断开状态。由此，停止利用驱动电路144_3进行电压VOUT3的升压。

另外，驱动电路144_3内的斜坡上升结束判定电路C3侦测电压VOUT3是否达到目标电压，断定或否定斜坡结束信号RUP_EN3。也就是说，当电压VOUT3达到目标电压时，斜坡上升结束判定电路C3将断定出的斜坡结束信号RUP_EN3(例如“L”)输出到nMOS晶体管TSc3的栅极。nMOS晶体管TSc3当接收斜坡结束信号RUP_EN3(“L”)时转换为断开状态。由此，阻断流向电阻Rc3的电流。

调节器群14Ac的其它动作与图11所示的调节器群14Ab的动作相同。

3.2.2调节器群14Ad

图13是表示调节器群14Ad的构成的电路图。调节器群14Ad是对所述调节器群14Ab分别追加驱动电压VOUT1、VOUT2的驱动电路144_1、144_2。换句话说，在调节器群14Ac中，省去驱动电压VOUT3的驱动电路144_3。这种调节器群14Ad用于供给电压VOUT3的配线(例如字线WL)的电容负载较小的情况。

调节器群14Ad的其它电路构成与图11所示的调节器群14Ab的电路构成相同。另外，关于调节器群14Ad的动作，除去驱动电路144_3的动作外，与图12所示的调节器群14Ac相同。

3.3第3实施方式的效果

根据第3实施方式，与所述第1实施方式相同，可提供一种能够提高动作速度的半导体存储装置。

进而，第3实施方式的电压产生电路具有用以使各个调节器所产生的电压VOUT升压的驱动电路144。驱动电路144在使电压VOUT分别上升到目标电压的期间进行动作，当电压VOUT分别达到目标电压时，停止动作。

由此，与第1及第2实施方式相比，能够使应升压的电压VOUT快速升压到目标电压。进而，侦测电压VOUT已达到目标电压，可停止调节器的动作。因此，在使电压VOUT升压到目标电压之后，不使电压VOUT升压的期间能够削减流向与电压VOUT对应的驱动电路144的电流。其它效果与所述第2实施方式相同。

4.第4实施方式

其次，对第4实施方式的半导体存储装置进行说明。在第1～第3实施方式中，将nMOS晶体管用于输出电压VOUT的晶体管及进行均衡的晶体管，但第4实施方式是将p信道MOS场效晶体管(以下，pMOS晶体管)用于这些晶体管。在第4实施方式中，主要对与第1实施方式的不同点进行说明。

4.1电压产生电路

第4实施方式的电压产生电路14具备调节器群14Ae。图14是表示第4实施方式中的调节器群14Ae的构成的电路图。调节器群14Ae包含2个调节器145_1、145_2、及均衡电路146。

以下，对调节器145_1的电路连接进行叙述。

调节器145_1包含低电压放大电路AP1A、nMOS晶体管TCa1、TDa1与pMOS晶体管TOa1A、电阻Ra1、及可变电阻VR1。

向pMOS晶体管TOa1A的源极供给电压VSUP。pMOS晶体管TOa1A的漏极经由可变电阻VR1连接于接地电压端GND。pMOS晶体管TOa1A的漏极与可变电阻VR1间的节点连接于配线LOUT1。配线LOUT1输出电压VOUT1。

另外，经由电阻Ra1向nMOS晶体管TCa1的漏极供给电压VSUP。nMOS晶体管TCa1的源极经由nMOS晶体管TDa1连接于接地电压端GND。nMOS晶体管TCa1的漏极与电阻Ra1间的节点连接于pMOS晶体管TOa1A的栅极。

在放大电路AP1A的反转输入(－)端子(第1输入端子)连接有可变电阻VR1的电阻控制端，并输入有电压VS1。向放大电路AP1A的非反转输入(+)端子(第2输入端子)输入参考电压VREF。放大电路AP1A的输出端子连接于nMOS晶体管TDa1的栅极。放大电路AP1A的输出端子与nMOS晶体管TDa1的栅极间的节点连接于均衡电路146的nMOS晶体管TDb121的栅极。

其次，对调节器145_2的电路连接进行叙述。

调节器145_2包含低电压放大电路AP2A、nMOS晶体管TCa2、TDa2与pMOS晶体管TOa2A、电阻Ra2、及可变电阻VR2。

向pMOS晶体管TOa2A的源极供给电压VSUP。pMOS晶体管TOa2A的漏极经由可变电阻VR2连接于接地电压端GND。pMOS晶体管TOa2A的漏极与可变电阻VR2间的节点连接于配线LOUT2。配线LOUT2输出电压VOUT2。

另外，经由电阻Ra2向nMOS晶体管TCa2的漏极供给电压VSUP。nMOS晶体管TCa2的源极经由nMOS晶体管TDa2连接于接地电压端GND。nMOS晶体管TCa2的漏极与电阻Ra2间的节点连接于pMOS晶体管TOa2A的栅极。

在放大电路AP2A的反转输入(－)端子(第1输入端子)连接有可变电阻VR2的电阻控制端，并输入有电压VS2。向放大电路AP2A的非反转输入(+)端子(第2输入端子)输入参考电压VREF。放大电路AP2A的输出端子连接于nMOS晶体管TDa2的栅极。放大电路AP2A的输出端子与nMOS晶体管TDa2的栅极间的节点连接于均衡电路146的nMOS晶体管TDb122的栅极。

其次，对均衡电路146的电路连接进行叙述。

均衡电路146包含nMOS晶体管TDb121、TDb122、TCb12、pMOS晶体管TEQA、及电阻Rb12。nMOS晶体管TDb121与nMOS晶体管TDb122具有相同的晶体管特性。

经由电阻Rb12向nMOS晶体管TCb12的漏极供给电压VSUP。nMOS晶体管TCb12的漏极与电阻Rb12间的节点连接于pMOS晶体管TEQA的栅极。pMOS晶体管TEQA的源极(或漏极)连接于配线LOUT1，pMOS晶体管TEQA的漏极(或源极)连接于配线LOUT2。

nMOS晶体管TCb12的源极经由串联连接的nMOS晶体管TDb121、TDb122连接于接地电压端GND。换句话说，在nMOS晶体管TCb12的源极与接地电压端GND之间串联连接nMOS晶体管TDb121及TDb122。

在所述调节器145_1、145_2及均衡电路146中，与第1实施方式相同，以下关系成立。

[{Rb12·(TDb12的通道宽度)/(TDb12的通道长度)}/{Ra1·(TDa1的通道宽度)/(TDa1的通道长度)}]＞1

此处，Rb12及Ra1分别表示电阻值。TDb12表示TDb121或TDb122。

另外，Ra1＝Ra2

(TDa1的通道宽度)＝(TDa2的通道宽度)

(TDa1的通道长度)＝(TDa2的通道长度)

此处，Ra2表示电阻值。

其它构成与利用图7所说明的第1实施方式的构成相同。

其次，对第4实施方式中的调节器群14Ae的动作进行说明。图15是表示第4实施方式的调节器群14Ae的动作的电压波形图。

向放大电路AP1A的非反转输入(+)端子输入参考电压VREF，从可变电阻VR1向反转输入(－)端子输入电压VS1。放大电路AP1A将参考电压VREF与电压VS1的电压差放大并输出电压AO1。电压AO1随着电压VS1(或电压VOUT1)的变化而连续地发生变化。从放大电路AP1A输出的电压AO1输入到nMOS晶体管TDa1的栅极与nMOS晶体管TDb121的栅极。

向放大电路AP2A的非反转输入(+)端子输入参考电压VREF，从可变电阻VR2向反转输入(－)端子输入电压VS2。放大电路AP2A将参考电压VREF与电压VS2的电压差放大并输出电压AO2。从放大电路AP2A输出的电压AO2输入到nMOS晶体管TDa2的栅极与nMOS晶体管TDb122的栅极。nMOS晶体管TDb121及TDb122作为使pMOS晶体管TEQA的栅极电压Gb12上升到“H”的提升电路发挥功能。

在所述构成中，当调节器145_1及145_2的动作开始时，pMOS晶体管TEQA处于接通状态，因此，如图15所示，电压VOUT1及电压VOUT2以相同电压且以相同斜率上升。而且，电压VOUT1及电压VOUT2达到电压VOUT1的目标电压。当电压VOUT1达到目标电压时，从放大电路AP1A输出的电压AO1成为“L”，nMOS晶体管TDa1及TDb121转换为断开状态。由此，pMOS晶体管TEQA的栅极电压Gb12上升，pMOS晶体管TEQA转换为断开状态。由此，配线LOUT1与配线LOUT2间从连接状态转换到阻断状态。

其后，电压VOUT2继续上升达到目标电压。当电压VOUT2达到目标电压时，从放大电路AP2A输出的电压AO2成为“L”，nMOS晶体管TDa2转换为断开状态。

此外，nMOS晶体管TOa1A、TOa2A的栅极电压Ga1、Ga2固定为比电压VOUT2高且比电压VSUP低的电压。pMOS晶体管TEQA的栅极电压Gb12固定为比电压VSUP低的电压。

4.2电压产生电路的另一构成例

其次，对第4实施方式的电压产生电路14所具备的调节器群14Ae的另一构成例进行说明。第4实施方式的电压产生电路14具备调节器群14Af。

图16是表示调节器群14Af的构成的电路图。调节器群14Af是针对所述调节器群14Ae变更均衡电路146的构成。调节器群14Af包含2个调节器145_1、145_2、及均衡电路146A。

以下，对均衡电路146A的电路连接进行叙述。

均衡电路146A包含nMOS晶体管TDb121、TDb122、TDb121A、TDb122A、TCb12、pMOS晶体管TEQA、及电阻Rb12。nMOS晶体管TDb121、TDb122、TDb121A及TDb122A具有相同的晶体管特性。

nMOS晶体管TCb12的源极经由串联连接的nMOS晶体管TDb1221、TDb1211连接于接地电压端GND，并且经由串联连接的nMOS晶体管TDb1212、TDb1222连接于接地电压端GND。换句话说，在nMOS晶体管TCb12的源极与接地电压端GND之间，并联连接有串联连接的nMOS晶体管TDb1221、TDb1211与串联连接的nMOS晶体管TDb1212、TDb1222。

放大电路AP1A的输出端子与nMOS晶体管TDa1的栅极间的节点连接于均衡电路146A的nMOS晶体管TDb121及TDb121A的栅极。放大电路AP2A的输出端子与nMOS晶体管TDa2的栅极间的节点连接于均衡电路146A的nMOS晶体管TDb122及TDb122A的栅极。调节器群14Af的其它构成与图14所示的调节器群14Ae相同。

在所述调节器145_1、145_2及均衡电路146A中，以下关系成立。

[{Rb12·(TDb12的通道宽度)/(TDb12的通道长度)}/{Ra1·(TDa1的通道宽度)/(TDa1的通道长度)}]＞0.5

此处，Rb12及Ra1分别表示电阻值。TDb12表示TDb121或TDb122、TDb121A、TDb122A。

另外，Ra1＝Ra2

(TDa1的通道宽度)＝(TDa2的通道宽度)

(TDa1的通道长度)＝(TDa2的通道长度)

此处，Ra2表示电阻值。

其次，对第4实施方式中的调节器群14Af的动作进行说明。

调节器群14Af的动作能够通过在nMOS晶体管TCb12的源极与接地电压端GND间追加串联连接的nMOS晶体管TDb121A、TDb122A而使配线LOUT1与LOUT2间的从连接状态向阻断状态的切换快速化。其它动作与图14所示的调节器群14Ae相同。

4.3第4实施方式的效果

根据第4实施方式，与所述第1实施方式相同，可提供一种能够提高动作速度的半导体存储装置。

进而，在第4实施方式中，可使用pMOS晶体管TOa1A、TOa2A、TEQA代替第1实施方式中所使用的nMOS晶体管TOa1、TOa2、TEQ，能够获得与第1实施方式相同的效果。

5.其它变化例等

在所述实施方式中，作为半导体存储装置以NAND型闪存为例子进行了说明，但不限于NAND型闪存，可应用于其它一般的半导体存储器，还可应用于半导体存储器以外的各种存储装置。

已对本发明的若干实施方式进行了说明，但这些实施方式作为例子而提出的，并不意图限定发明的范围。这些实施方式能以其它多种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

10 半导体存储装置

11 记忆胞阵列

12 行解码器

13 驱动器

14 电压产生电路

14A、14Aa、14Ab、14Ac、14Ad、14Ae、14Af、14B、14C 调节器群

15 感测放大器

16 地址寄存器

17 指令寄存器

18 定序器

20 控制器

141_1、141_2、141_3 调节器

142、142A、142A_1、142A_2、142A_3 均衡电路

143 均衡结束判定电路

144_1、144_2、144_3 驱动电路

145_1、145_2 调节器

146、146A 均衡电路

C1、C2、C3 斜坡上升结束判定电路

C13、C12、C23 均衡结束判定电路

Claims (14)

1.一种半导体存储装置，具备：

第1字线，连接于第1记忆胞；

第2字线，连接于第2记忆胞；以及

电压产生电路，向电连接于所述第1字线的第1配线供给第1电压，且向电连接于所述第2字线的第2配线供给第2电压；且

所述电压产生电路具备：

第1调节器，向所述第1配线输出所述第1电压，并且与所述第1电压对应而输出第1信号；

第2调节器，向所述第2配线输出所述第2电压，并且与所述第2电压对应而输出第2信号；以及

开关电路，基于所述第1信号或所述第2信号的至少任一信号，将所述第1配线与所述第2配线之间保持为连接状态或阻断状态的任一状态。

2.根据权利要求1所述的半导体存储装置，其中所述第1调节器具备将所述第1电压与第3电压的电压差放大并输出所述第1信号的放大电路。

3.根据权利要求1所述的半导体存储装置，其中从所述第1调节器输出的所述第1信号随着所述第1电压的变化而连续地发生变化。

4.根据权利要求1所述的半导体存储装置，其中

所述开关电路具备：

第1晶体管，电连接于所述第1配线与所述第2配线之间；以及

下拉电路，电连接于所述第1晶体管的栅极，且根据所述第1信号进行动作。

5.根据权利要求4所述的半导体存储装置，其中

下拉电路具有第2晶体管，且

向所述第2晶体管的栅极供给所述第1信号，在第1端电连接所述第1晶体管的栅极，且向第2端供给接地电压。

6.根据权利要求1所述的半导体存储装置，其中所述开关电路具备：

第1晶体管，电连接于所述第1配线与所述第2配线之间；以及

第2晶体管与第3晶体管，并联连接于所述第1晶体管的栅极与接地电压端之间；且

向所述第2晶体管的栅极供给所述第1信号，向所述第3晶体管的栅极供给所述第2信号。

7.根据权利要求1所述的半导体存储装置，其中所述开关电路具备：

第1晶体管，电连接于所述第1配线与所述第2配线之间；以及

提升电路，电连接于所述第1晶体管的栅极，且根据所述第1信号及所述第2信号进行动作。

8.根据权利要求7所述的半导体存储装置，其中

下拉电路具有第2晶体管及第3晶体管，且

向所述第2晶体管的栅极供给所述第1信号，向所述第3晶体管的栅极供给所述第2信号，

在所述第3晶体管的第1端电连接所述第1晶体管的栅极，在所述第3晶体管的第2端电连接所述第2晶体管的第1端，且向所述第2晶体管的第2端供给接地电压。

9.根据权利要求1所述的半导体存储装置，其中所述开关电路具备：

第1晶体管，电连接于所述第1配线与所述第2配线之间；以及

第2晶体管与第3晶体管，串联连接于所述第1晶体管的栅极与接地电压端之间；且

向所述第2晶体管的栅极供给所述第1信号，向所述第3晶体管的栅极供给所述第2信号。

10.根据权利要求4所述的半导体存储装置，其中所述第1晶体管包含n信道MOS场效晶体管。

11.根据权利要求7所述的半导体存储装置，其中所述第1晶体管包含p信道MOS场效晶体管。

12.根据权利要求1所述的半导体存储装置，还具备第1电路，所述第1电路是当所述开关电路从所述连接状态转换为所述阻断状态时，阻断流向所述开关电路的电流。

13.根据权利要求5所述的半导体存储装置，还具备：

第1电路，接收所述第1晶体管的栅极电压，且与所述栅极电压对应而输出第3信号；以及

第3晶体管，电连接于所述第2晶体管的所述第1端与第4电压端之间，且基于所述第3信号保持连接状态或阻断状态的任一状态。

14.根据权利要求1所述的半导体存储装置，还具备解码器，所述解码器电连接于所述第1配线与所述第1字线之间、及所述第2配线与所述第2字线之间，且从所述第1配线向所述第1字线传输所述第1电压，从所述第2配线向所述第2字线传输所述第2电压。

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