CN106205696B - 半导体存储器设备及其操作方法 - Google Patents

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Abstract

一种半导体存储器设备包括：包含有多个存储器单元的存储器单元阵列，对存储器单元阵列执行编程脉冲施加操作和验证操作的外围电路，对包括编程脉冲施加操作和验证操作的编程操作执行通过/失败检查操作的通过/失败检查电路，以及在编程脉冲施加操作期间控制外围电路和通过/失败检查电路以执行通过/失败检查操作的控制逻辑。

Description

半导体存储器设备及其操作方法
相关申请的交叉引用
本申请要求2014年12月11日提交的申请号为10-2014-0178426的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种示例性的实施例大体上涉及一种电子设备，具体地涉及一种半导体存储器设备及其操作方法。
背景技术
半导体存储器设备通常分为易失性存储器设备和非易失性存储器设备。
非易失性存储器设备以相对较低的写入和读取速度进行操作，但是其可以在没有电源供给的情况下保有所存储的数据。因此，无论供电/断电情况如何，非易失性存储器设备都可以用来存储需要保有的数据。非易失性存储器设备的实例包括只读存储器(ROM)、掩蔽型ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)以及铁电型RAM(FRAM)。快闪存储器分为NOR和NAND类型。
快闪存储器具有RAM和ROM二者的优势。例如，快闪存储器可以如同RAM一样自由地编程并且擦除。类似于ROM，快闪存储器即使没有电源供给也可以保有存储的数据。快闪存储器作为例如移动电话、数字相机、个人数字助理(PDA)以及MP3播放器的便携式电子设备的存储媒介而被广泛使用。
发明内容
实施例针对一种半导体存储器设备，其可以通过使用页面缓冲器来降低编程操作时间，并且改进编程操作的通过/失败检查操作的可靠性。
根据本发明一个实施例的半导体存储器设备可以包括：存储器单元阵列，其包含有多个存储器单元；外围电路，其适于对存储器单元阵列执行编程脉冲施加操作和验证操作；通过/失败检查电路，其适于对包括编程脉冲施加操作和验证操作的编程操作执行通过/失败检查；以及控制逻辑，其适于控制外围电路和通过/失败检查电路以在编程脉冲施加操作期间执行通过/失败检查。
根据本发明一个实施例的半导体存储器设备可以包括：存储器单元阵列，其包含有多个存储器单元；电压生成器，其适于在编程脉冲施加操作期间和验证操作期间向存储器单元阵列施加编程脉冲和验证电压；多个页面缓冲器，其适于在编程脉冲施加操作期间响应于编程数据来控制存储器单元阵列的位线的电位水平，并且在验证操作期间感测所述多个存储器单元中的选中的存储器单元的编程状态；通过/失败检查电路，其适于对包括编程脉冲施加操作和验证操作的编程操作执行通过/失败检查操作；以及控制逻辑，其适于在编程脉冲施加操作期间控制通过/失败检查电路以执行通过/失败检查操作。
根据本发明的一个实施例的半导体存储器设备的操作方法可以包括：将编程脉冲施加到多个存储器单元中的选中的存储器单元；通过感测选中的存储器单元的数据而对选中的存储器单元执行验证操作；基于验证操作的结果来重置编程脉冲并且将重置的编程脉冲施加到选中的存储器单元；以及在施加重置的编程脉冲中利用在验证操作期间感测到的数据来执行通过/失败检查操作。
附图说明
图1为描述根据一个实施例的半导体存储器设备的框图；
图2为描述图1所示的页面缓冲器和通过/失败检查电路的框图；
图3为描述根据一个实施例的半导体设备的操作的流程图；
图4为用于描述根据一个实施例的半导体存储器设备的操作的电压和信号的波形图；
图5为描述包括图1所示的半导体存储器设备的存储器系统的框图；
图6为描述图5所示的存储器系统的应用例子的框图；
图7为描述包括参照图6所描述的存储器系统的计算系统的框图。
具体实施方式
以下，将参照附图对各种示例性的实施例进行详细的描述。在附图中，为了便于描述起见，组件的厚度和长度可能被放大。在下面的描述中，为了简单且阐述的简明性起见，并且为了避免使本发明的构思混淆，可能省略了对于相关的功能和构成的详细描述。贯穿说明书和附图，相同的参考标号指代相同的元件。
此外，“连接/耦接”表示一个组件直接耦接到另一个组件或是通过中间组件耦接到另一个组件。除非特别指明，否则单数形式可以包括复数形式。此外，在说明书中所使用的“包括/包含”或是“包括有/包含有”代表可以存在或是增加一个或多个组件、步骤、操作以及元件。
图1为描述根据一个实施例的半导体存储器设备的框图。
参照图1，半导体存储器设备100可以包括存储器单元阵列110、地址译码器120、读取写入电路130、控制逻辑140、电压生成器150以及通过/失败检查电路160。
存储器单元阵列110可以包括多个存储器块BLK1到BLKz。所述多个存储器块BLK1到BLKz可以通过字线WL耦接到地址译码器120。存储器块BLK1到BLKz可以通过位线BL1到BLm耦接到读取写入电路130。存储器块BLK1到BLKz中的每个可以包括多个存储器单元。在一个实施例中，所述多个存储器单元可以是非易失性存储器单元。在所述多个存储器单元中的耦接到相同字线的存储器单元可以被定义为单个页面。换句话说，存储器单元阵列110可以包括多个页面。
地址译码器120、读取写入电路130以及电压生成器150可以用作用于驱动存储器单元阵列110的外围电路。
地址译码器120可以通过字线WL耦接到存储器单元阵列110。地址译码器120可以由控制逻辑140控制。地址译码器120可以通过半导体存储器设备100中的输入/输出缓冲器(未示出)来接收地址ADDR。
当在编程操作期间执行编程脉冲施加操作时，地址译码器120可以将由电压生成器150生成的编程脉冲Vpgm施加到选中的存储器块的字线中的选中的字线。当在编程操作期间执行验证操作时，地址译码器120可以将由电压生成器150生成的验证电压Vverify施加到选中的存储器块的字线中的选中的字线。
可以基于页面来执行半导体存储器设备100的编程操作。响应于编程操作请求而接收到的地址ADDR可以包括块地址、行地址和列地址。地址译码器120可以响应于块地址和行地址来选择存储器块中的一个以及字线中的一个。列地址可以由地址译码器120进行译码并且被提供到读取写入电路130。
读取写入电路130可以包括多个页面缓冲器PB1到PBm。所述多个页面缓冲器PB1到PBm可以通过位线BL1到BLm耦接到存储器单元阵列110。页面缓冲器PB1到PBm中的每个可以在编程操作期间暂时存储从外部设备提供的数据DATA，并且响应于所存储的数据DATA来将相对应的位线的电位水平设置为编程允许电压或是编程禁止电压。此外，所述多个页面缓冲器PB1到PBm在验证操作期间每个都可以感测相对应的存储器单元的编程状态，并且基于编程状态来验证编程操作。
读取写入电路130可以由控制逻辑140来控制。
根据一个示例性实施例，读取写入电路130可以包括页面缓冲器(或页面寄存器)以及列选择电路。
控制逻辑140可以耦接到地址译码器120、读取写入电路130以及电压生成器150。控制逻辑140可以通过半导体存储器设备100的输入/输出缓冲器(未示出)来接收命令CMD。控制逻辑140可以被配置为响应于命令CMD来控制半导体存储器设备100的整体操作。此外，控制逻辑140可以在存储器单元阵列110的编程操作期间控制电压生成器150和地址译码器120，从而将编程脉冲Vpgm或是验证电压Vverify施加到选中的存储器块。控制逻辑140可以控制读取写入电路130，从而可以通过控制并且感测存储器单元阵列110的位线BL1到BLm的电位来执行验证操作。此外，当执行编程脉冲施加操作时，控制逻辑140可以控制通过/失败检查电路160通过使用在之前的验证操作期间所感测到的数据来输出失败比特计数信号FBC并且执行通过/失败检查操作。此外，控制逻辑140可以在通过/失败检查操作期间控制通过/失败检查电路160有选择地执行电流测量方法和数据计数方法，从而改善通过/失败检查操作的可靠性。
电压生成器150可以在编程脉冲施加操作期间生成编程脉冲Vpgm以施加到选中的存储器块，以及在编程验证操作期间生成验证电压Vverify以施加到选中的存储器块。
在编程脉冲施加操作期间，通过/失败检查电路160可以响应于失败比特计数信号FBC，通过对多个存储器单元中发生了编程错误的存储器单元的失败比特的数目进行计数来输出编程通过/失败信号PASS/FAIL。当所计数的失败比特的数目大于可以利用错误校正代码进行校正的允许的比特错误的数目时，通过/失败检查电路160可以输出失败信号FAIL，而当所计数的失败比特的数目小于允许的比特错误的数目时输出通过信号PASS。
在编程脉冲施加操作期间，通过/失败检查电路160可以通过使用存储在读取写入电路130的页面缓冲器中的感测数据来执行通过/失败检查操作。通过/失败检查电路160可以有选择地执行电流感测方法和数据计数方法。根据电流感测方法，可以测量对应于存储在页面缓冲器中的感测数据的电流量以估计失败比特的数目。根据数据计数方法，可以对存储在页面缓冲器中的感测数据的逻辑值进行计数，从而确定所计数的逻辑值作为失败比特的数目。此外，通过/失败检查电路160可以通过使用利用电流感测方法获得的失败比特的数目和利用数据计数方法得到的失败比特的数目来输出编程通过/失败信号PASS/FAIL，从而通过/失败检查电路160可以改善对失败比特的数目计数的精确度。
图2为描述图1所示的页面缓冲器和通过/失败检查电路的框图。
图2描述了图1所示的页面缓冲器中的一个，即耦接到通过/失败检查电路160的页面缓冲器PB1。然而，实际上，读取写入电路130中包括的多个页面缓冲器PB1到PBm可以耦接到通过/失败检查电路160，如同页面缓冲器PB1。此外，页面缓冲器PB1到PBm的每个可以具有与页面缓冲器PB1基本上相同的配置。
参照图2，页面缓冲器PB1可以包括主锁存器132和高速缓存锁存器131。主锁存器132和高速缓存锁存器131可以通过感测节点SO耦接到对应的位线BL1。此外，主锁存器132和高速缓存锁存器131可以通过感测节点SO传送锁存的数据。
例如，在编程操作期间输入到高速缓存锁存器131用于缓存操作的编程数据可以传送到主锁存器132。当感测节点SO的电位水平设置为编程允许电压或是编程禁止电压时，响应于存储在主锁存器132中的编程数据，下一个编程数据可以输入到高速缓存锁存器131。
在验证操作期间，页面缓存器PB1可以利用主锁存器132响应于选中的存储器单元的编程状态而锁存感测数据，并且通过利用所锁存的感测数据来验证编程操作。
此外，在通过/失败检查操作期间，存储在主锁存器132中的感测数据可以被传送到高速缓存锁存器131，并且存储在高速缓存锁存器131中的数据可以输出到通过/失败检查电路160。存储在主锁存器132中的感测数据可以被反相并且传送到高速缓存锁存器131。
通过/失败检查电路160可以包括电流测量单元161、数据计数单元162以及通过/失败信号生成单元163。
电流测量单元161可以基于与存储在页面缓冲器PB1到PBm的每个的主锁存器132中的感测数据相对应的电流值而估计失败比特的数目。此外，数据测量单元161可以响应于所估计的失败比特的数目来输出第一通过/失败信号PASS/FAIL1。
数据计数单元162可以通过对存储在页面缓冲器PB1到PBm的每个的高速缓存锁存器131中的数据中的第一数据(例如，“0”)和第二数据(例如，“1”)的数目进行计数从而确定失败比特的数目，并且响应于所确定的失败比特的数目来输出第二通过/失败信号PASS/FAIL2。
通过/失败信号生成单元163可以通过使用从电流测量单元161输出的第一通过/失败信号PASS/FAIL1或从数据计数单元162输出的第二通过/失败信号PASS/FAIL2来输出编程通过/失败信号PASS/FAIL。通过/失败信号生成单元163可以包括多路复用器，并且有选择地输出第一通过/失败信号PASS/FAIL1和第二通过/失败信号PASS/FAIL2中的一个作为编程通过/失败信号PASS/FAIL。
图3是描述根据一个实施例的半导体存储器设备的操作的流程图。
图4是用于描述根据一个实施例的半导体存储器设备的操作的电压和信号的波形图。
以下参照图1到图4对半导体存储器设备的操作方法进行描述。
1)施加编程脉冲(S310)
所述多个页面缓冲器PB1到PBm可以基于暂时存储的编程数据来将位线BL1到BLm的电位水平设置为编程允许电压或是编程禁止电压。
当在编程操作期间执行编程脉冲施加操作时，地址译码器120可以响应于地址ADDR来选择存储器块BLK1到BLKz中的一个，并且将由电压生成器150生成的编程脉冲Vpgm施加到选中的存储器块中的选中的字线。
2)执行验证操作(S320)
在编程脉冲施加操作(S310)之后，由电压生成器150生成的验证电压Vverify可以被施加到选中的存储器块中的选中的字线，并且页面缓冲器PB1到PBm可以感测与其相对应的位线BL1到BLm的电位水平，并且将感测数据存储在主锁存器132中，从而执行编程验证操作。
3)确定验证结果(S330)
当上述验证操作(S320)的结果是确定出目标编程存储器单元的阈值电压大于验证电压Vverify时，可以确定编程通过。当目标编程存储器单元中的至少一个的阈值电压低于验证电压Vverify时，可以确定编程失败。
4)重置编程脉冲(S340)
当在上述验证结果确定操作(S330)中确定编程失败时，控制逻辑140可以控制电压生成器150通过将编程脉冲Vpgm增加步进电压来重置编程脉冲Vpgm。
所述多个页面缓冲器PB1到PBm可以将在上述验证操作(S320)期间在主锁存器132中感测到的数据传送到高速缓存锁存器131以存储在其中。
5)施加编程脉冲并且执行通过/失败检查操作(S350)
在上述的编程脉冲重置操作(S340)之后，地址译码器120可以响应于地址ADDR来选择存储器块BLK1到BLKz中的一个，并且将由电压生成器150重置的编程脉冲Vpgm施加到选中的存储器块中的选中的字线。
同时，通过/失败检查电路160可以通过对存储在页面缓冲器PB1到PBm中的每个的高速缓存锁存器131中的数据进行计数来确定失败比特的数目，并且将编程通过/失败信号PASS/FAIL输出到控制逻辑140。
控制逻辑140可以响应于编程通过/失败信号PASS/FAIL来确定选中的存储器块是正常存储器块还是坏的存储器块，并且执行后续操作。
图5为描述包括图1所示的半导体存储器设备100的存储器系统1000的框图。
参照图5，存储器系统1000可以包括半导体存储器设备100和控制器1100。
半导体存储器设备100可以以与上面参照图1所描述的基本上相同的方式来配置和操作。因此，对其详细描述就此省略。
控制器1100可以耦接到主机和半导体存储器设备100。控制器1100可以应主机的请求来访问半导体存储器设备100。例如，控制器1100可以控制半导体存储器设备100的读取操作、编程操作、擦除操作和/或后台操作。控制器1100可以提供半导体存储器设备100和主机之间的接口。控制器1100可以驱动用于控制半导体存储器设备100的固件。
控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140以及错误校正块1150。RAM 1110可以用作处理单元1120的操作存储器、半导体存储器设备100和主机之间的高速缓存存储器、和/或半导体存储器设备100和主机之间的缓冲存储器。处理单元1120可以控制控制器1100的操作。
主机接口1130可以包括用于在主机和控制器1100之间交换数据的协议。例如，控制器1100可以通过例如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强型小型硬盘接口(ESDI)协议、集成驱动电路(IDE)协议、私有协议等的各种协议中的一种或更多种来与主机进行通信。
存储器接口1140可以与半导体存储器设备100接口。例如，存储器接口1140可以包括NAND快闪接口或是NOR快闪接口。
错误校正块1150可以利用错误校正代码(ECC)来检测并校正从半导体存储器设备100读取的数据中的错误。处理单元1120可以控制半导体存储器设备100以基于错误校正块1150的错误指向结果来控制读取电压，并且再次执行读取操作。根据示例性的实施例，错误校正块1150可以提供作为控制器1100的组件。
控制器1100和半导体存储器设备100可以集成到一个半导体设备中。根据一个示例性的实施例，控制器1100和半导体存储器设备100可以集成到单个半导体设备中从而形成存储器卡，例如PC卡(个人计算机存储器卡国际协会(PCMCIA))、压缩快闪卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMC micro)、SD卡(SD、miniSD、micro SD或SDHC)、通用快闪贮存设备(UFS)等。
控制器1100和半导体存储器设备100可以集成到单个半导体设备中从而形成固态驱动(SSD)。SSD可以包括用于将数据存储在半导体存储器设备中的贮存设备。当存储器系统1000用作SSD时，耦接到存储器系统1000的主机的操作速率可以显著地提高。
在另一个例子中，存储器系统1000可以用作各种电子设备中的若干元件之一，所述各种电子设备例如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数字相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境中传输/接收信息的设备、用于家庭网络的设备、用于计算机网络的设备、用于远程通讯网络的设备、RFID设备、用于计算系统的其他设备等。
根据一个示例性的实施例，半导体存储器设备100或存储器系统1000可以以各种形式来封装。例如，半导体存储器设备100或存储器系统1000可以通过例如封装堆叠(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式管芯、晶圆形式管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量方形扁平封装(MQFP)、薄方形扁平封装(TQFP)、小外形封装集成电路(SOIC)、收缩小外形封装(SSOP)、薄型小尺寸封装(TSOP)、封装内系统(SIP)、多芯片封装(MCP)、晶圆级制备封装(WFP)、晶圆级处理的层叠封装(WSP)等各种方法来封装。
图6为描述图5所示的存储器系统1000的应用例子2000的框图。
参照图6，存储器系统2000可以包括半导体存储器设备2100以及控制器2200。半导体存储器设备2100可以包括半导体存储器芯片。半导体存储器芯片可以划分为组。
图6描述通过第一到第k通道CH1到CHk与控制器2200进行通信的半导体存储器芯片组。半导体存储器芯片中的每个可以以与上面参照图1所描述的半导体存储器设备100基本相同的方式来配置和操作。
每个组可以通过单个共用通道与控制器2200进行通信。控制器2200可以以与参照图5所描述的控制器1100基本相同的方式来配置，并且配置为控制半导体存储器设备2100的多个半导体存储器芯片。
图7为描述具有如上面参照图6所描述的存储器系统2000的计算系统3000的框图。
参照图7，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500以及存储器系统2000。
存储器系统2000可以通过总线3500电耦接到中央处理单元3100、RAM 3200、用户接口3300以及电源3400。经由用户接口3300提供或通过中央处理单元3100处理的数据可以存储在存储器系统2000中。
在图7中，半导体存储器设备2100可以通过控制器2200耦接到系统总线3500。然而，半导体存储器设备2100可以直接耦接到系统总线3500。中央处理单元3100和RAM3200可以执行控制器2200的功能。
如图7所示，计算系统3000可以包括如图6所示的存储器系统2000。然而，存储器系统2000可以用图5中所示的存储器系统1000来代替。根据一个实施例，计算系统3000可以包括上面参照图5和图6所描述的存储器系统1000和2000。
根据一个实施例，半导体存储器设备可以通过使用页面缓冲器来降低编程操作时间并且改善编程操作的通过/失败检查操作的可靠性。
对于本领域的技术人员来说明显的是，在不脱离本发明的精神或范围的情况下可以对上述的本发明的示例性实施例进行各种修改。由此，本发明意在涵盖所有落入所附的权利要求及其等同物的范围内的修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储器设备，包括：
存储器单元阵列，其包含有多个存储器单元；
外围电路，其适于对所述存储器单元阵列执行编程脉冲施加操作和验证操作；
通过/失败检查电路，其适于对包括所述编程脉冲施加操作和所述验证操作的编程操作执行通过/失败检查操作；以及
控制逻辑，其适于在所述编程脉冲施加操作期间控制所述外围电路和所述通过/失败检查电路以执行通过/失败检查操作。
技术方案2.根据技术方案1所述的半导体存储器设备，其中所述外围电路包括：
多个页面缓冲器，其适于在所述编程脉冲施加操作期间响应于编程数据来控制所述存储器单元阵列的位线的电位水平，并且在所述验证操作期间通过感测所述位线的电位水平来暂时存储所述多个存储器单元中的选中的存储器单元的感测数据，
其中所述页面缓冲器中的每个在所述通过/失败检查操作期间将所述感测数据输出到所述通过/失败检查电路。
技术方案3.根据技术方案2所述的半导体存储器设备，其中所述多个页面缓冲器中的每个包括：
主锁存器，适于在所述验证操作期间响应于所述选中的存储器单元中的一个的编程状态而存储感测数据；以及
高速缓存锁存器，适于在所述通过/失败检查操作期间接收并暂时存储在所述主锁存器中存储的感测数据，并且将所述感测数据输出到所述通过/失败检查电路。
技术方案4.根据技术方案1所述的半导体存储器设备，其中所述通过/失败检查电路通过使用电流感测方法或是数据计数方法来对失败比特的数目进行计数，以执行所述通过/失败检查操作。
技术方案5.根据技术方案2所述的半导体存储器设备，其中所述通过/失败检查电路包括：
电流测量单元，适于测量与第一感测数据相对应的电流值以确定失败比特的第一数目，并且基于失败比特的所述第一数目来输出第一通过/失败信号；
数据计数单元，适于对第二感测数据中的第一数据或第二数据进行计数以确定失败比特的第二数目，并且基于失败比特的所述第二数目来输出第二通过/失败信号；以及
通过/失败信号生成单元，适于将所述第一通过/失败信号或所述第二通过/失败信号作为编程通过/失败信号输出到所述控制逻辑，
其中所述选中的存储器单元的感测数据作为第一感测数据存储在所述多个页面缓冲器的主锁存器中，并且作为第二感测数据传送到并且存储在所述多个页面缓冲器的高速缓存锁存器中。
技术方案6.根据技术方案1所述的半导体存储器设备，其中所述通过/失败检查电路在所述编程脉冲施加操作期间执行所述通过/失败检查操作，其在第一次验证操作之后执行。
技术方案7.根据技术方案1所述的半导体存储器设备，其中所述控制逻辑基于所述通过/失败检查操作的结果来确定所述存储器单元阵列中的选中的存储器块为正常的或坏的存储器块。
技术方案8.一种半导体存储器设备，包括：
存储器单元阵列，其包含有多个存储器单元；
电压生成器，其适于在编程脉冲施加操作和验证操作期间向所述存储器单元阵列施加编程脉冲和验证电压；
多个页面缓冲器，其适于在所述编程脉冲施加操作期间响应于编程数据来控制所述存储器单元阵列的位线的电位水平，并且在所述验证操作期间感测所述多个存储器单元中的选中的存储器单元的编程状态；
通过/失败检查电路，其适于对包括所述编程脉冲施加操作和所述验证操作的编程操作执行通过/失败检查操作；以及
控制逻辑，其适于在所述编程脉冲施加操作期间控制所述通过/失败检查电路以执行所述通过/失败检查操作。
技术方案9.根据技术方案8所述的半导体存储器设备，其中所述多个页面缓冲器中的每个在所述通过/失败检查操作期间将在所述验证操作期间感测到的数据输出到所述通过/失败检查电路。
技术方案10.根据技术方案9所述的半导体存储器设备，其中所述多个页面缓冲器中的每个包括：
主锁存器，适于在所述验证操作期间响应于所述选中的存储器单元中的一个的编程状态而存储感测数据；以及
高速缓存锁存器，适于在所述通过/失败检查操作期间接收并暂时存储在所述主锁存器中存储的感测数据，并且将所述感测数据输出到所述通过/失败检查电路。
技术方案11.根据技术方案8所述的半导体存储器设备，其中所述通过/失败检查电路通过使用电流感测方法或是数据计数方法来对失败比特的数目进行计数而执行所述通过/失败检查操作。
技术方案12.根据技术方案8所述的半导体存储器设备，其中所述通过/失败检查电路包括：
电流测量单元，适于测量与存储在所述多个页面缓冲器的主锁存器中的第一感测数据相对应的电流值以确定失败比特的第一数目，并且基于失败比特的所述第一数目来输出第一通过/失败信号；
数据计数单元，适于对从多所述个页面缓冲器的高速缓存锁存器输出的第二感测数据中的第一数据或第二数据进行计数以确定失败比特的第二数目，并且基于失败比特的所述第二数目来输出第二通过/失败信号；以及
通过/失败信号生成单元，适于将所述第一通过/失败信号或所述第二通过/失败信号作为编程通过/失败信号输出到所述控制逻辑。
技术方案13.根据技术方案8所述的半导体存储器设备，其中所述通过/失败检查电路在所述编程脉冲施加操作期间执行所述通过/失败检查操作，其在第一次验证操作之后执行。
技术方案14.根据技术方案8所述的半导体存储器设备，其中所述控制逻辑基于所述通过/失败检查操作的结果来确定所述存储器单元阵列中的选中的存储器块为正常的或坏的存储器块。
技术方案15.一种半导体存储器设备的操作方法，所述操作方法包括：
将编程脉冲施加到多个存储器单元中的选中的存储器单元；
通过感测所述选中的存储器单元的数据而对所述选中的存储器单元执行验证操作；
基于所述验证操作的结果来重置所述编程脉冲并且将重置的编程脉冲施加到所述选中的存储器单元；以及
在施加所述重置的编程脉冲中，利用在所述验证操作期间感测到的数据来执行通过/失败检查操作。
技术方案16.根据技术方案15所述的操作方法，其中执行所述通过/失败检查操作包括：
通过电流感测方法或数据计数方法来对失败比特的数目进行计数。
技术方案17.根据技术方案15所述的操作方法，其中当所述验证操作的结果是编程操作被确定为失败时，执行所述编程脉冲的重置以及所述重置的编程脉冲的施加。
技术方案18.根据技术方案15所述的操作方法，还包括：
在所述编程脉冲的重置以及所述重置的编程脉冲的施加之后，再次执行所述验证操作。
技术方案19.根据技术方案18所述的操作方法，其中所述编程脉冲的重置、所述重置的编程脉冲的施加、以及所述验证操作的再次执行被重复，直到所述验证操作的结果是所述编程操作被确定为通过。
技术方案20.根据技术方案15所述的操作方法，还包括：
基于所述通过/失败检查操作的结果来确定包括所述多个存储器单元的存储器块为正常的或坏的存储器块。

Claims (17)

1.一种半导体存储器设备，包括：
存储器单元阵列，其包含有多个存储器单元；
外围电路，其适于对所述存储器单元阵列执行编程脉冲施加操作和验证操作；
通过/失败检查电路，其适于对包括所述编程脉冲施加操作和所述验证操作的编程操作执行通过/失败检查操作；以及
控制逻辑模块，其适于在所述编程脉冲施加操作期间控制所述外围电路和所述通过/失败检查电路以执行通过/失败检查操作，
其中所述外围电路包括：
多个页面缓冲器，其适于在所述编程脉冲施加操作期间响应于编程数据来控制所述存储器单元阵列的位线的电位水平，并且在所述验证操作期间通过感测所述位线的电位水平来暂时存储所述多个存储器单元中的选中的存储器单元的感测数据，
其中所述页面缓冲器中的每个在所述通过/失败检查操作期间将所述感测数据输出到所述通过/失败检查电路，
其中所述通过/失败检查电路包括：
电流测量单元，适于测量与第一感测数据相对应的电流值以确定失败比特的第一数目，并且基于失败比特的所述第一数目来输出第一通过/失败信号；
数据计数单元，适于对第二感测数据中的第一数据或第二数据进行计数以确定失败比特的第二数目，并且基于失败比特的所述第二数目来输出第二通过/失败信号；以及
通过/失败信号生成单元，适于将所述第一通过/失败信号或所述第二通过/失败信号作为编程通过/失败信号输出到所述控制逻辑模块，以及
其中所述选中的存储器单元的感测数据作为第一感测数据存储在所述多个页面缓冲器的主锁存器中，并且作为第二感测数据传送到并且存储在所述多个页面缓冲器的高速缓存锁存器中。
2.根据权利要求1所述的半导体存储器设备，其中所述多个页面缓冲器中的每个包括：
主锁存器，适于在所述验证操作期间响应于所述选中的存储器单元中的一个的编程状态而存储感测数据；以及
高速缓存锁存器，适于在所述通过/失败检查操作期间接收并暂时存储在所述主锁存器中存储的感测数据，并且将所述感测数据输出到所述通过/失败检查电路。
3.根据权利要求1所述的半导体存储器设备，其中所述通过/失败检查电路通过使用电流感测方法或是数据计数方法来对失败比特的数目进行计数，以执行所述通过/失败检查操作。
4.根据权利要求1所述的半导体存储器设备，其中所述通过/失败检查电路在所述编程脉冲施加操作期间执行所述通过/失败检查操作，其在第一次验证操作之后执行。
5.根据权利要求1所述的半导体存储器设备，其中所述控制逻辑模块基于所述通过/失败检查操作的结果来确定所述存储器单元阵列中的选中的存储器块为正常的或坏的存储器块。
6.一种半导体存储器设备，包括：
存储器单元阵列，其包含有多个存储器单元；
电压生成器，其适于在编程脉冲施加操作和验证操作期间向所述存储器单元阵列施加编程脉冲和验证电压；
多个页面缓冲器，其适于在所述编程脉冲施加操作期间响应于编程数据来控制所述存储器单元阵列的位线的电位水平，并且在所述验证操作期间感测所述多个存储器单元中的选中的存储器单元的编程状态；
通过/失败检查电路，其适于对包括所述编程脉冲施加操作和所述验证操作的编程操作执行通过/失败检查操作；以及
控制逻辑模块，其适于在所述编程脉冲施加操作期间控制所述通过/失败检查电路以执行所述通过/失败检查操作，
其中所述通过/失败检查电路包括：
电流测量单元，适于测量与存储在所述多个页面缓冲器的主锁存器中的第一感测数据相对应的电流值以确定失败比特的第一数目，并且基于失败比特的所述第一数目来输出第一通过/失败信号；
数据计数单元，适于对从所述多个页面缓冲器的高速缓存锁存器输出的第二感测数据中的第一数据或第二数据进行计数以确定失败比特的第二数目，并且基于失败比特的所述第二数目来输出第二通过/失败信号；以及
通过/失败信号生成单元，适于将所述第一通过/失败信号或所述第二通过/失败信号作为编程通过/失败信号输出到所述控制逻辑模块。
7.根据权利要求6所述的半导体存储器设备，其中所述多个页面缓冲器中的每个在所述通过/失败检查操作期间将在所述验证操作期间感测到的数据输出到所述通过/失败检查电路。
8.根据权利要求7所述的半导体存储器设备，其中所述多个页面缓冲器中的每个包括：
主锁存器，适于在所述验证操作期间响应于所述选中的存储器单元中的一个的编程状态而存储感测数据；以及
高速缓存锁存器，适于在所述通过/失败检查操作期间接收并暂时存储在所述主锁存器中存储的感测数据，并且将所述感测数据输出到所述通过/失败检查电路。
9.根据权利要求6所述的半导体存储器设备，其中所述通过/失败检查电路通过使用电流感测方法或是数据计数方法来对失败比特的数目进行计数而执行所述通过/失败检查操作。
10.根据权利要求6所述的半导体存储器设备，其中所述通过/失败检查电路在所述编程脉冲施加操作期间执行所述通过/失败检查操作，其在第一次验证操作之后执行。
11.根据权利要求6所述的半导体存储器设备，其中所述控制逻辑模块基于所述通过/失败检查操作的结果来确定所述存储器单元阵列中的选中的存储器块为正常的或坏的存储器块。
12.一种半导体存储器设备的操作方法，所述操作方法包括：
将编程脉冲施加到多个存储器单元中的选中的存储器单元；
通过感测所述选中的存储器单元的数据而对所述选中的存储器单元执行验证操作；
基于所述验证操作的结果来重置所述编程脉冲并且将重置的编程脉冲施加到所述选中的存储器单元；以及
在施加所述重置的编程脉冲中，利用在所述验证操作期间感测到的数据来执行通过/失败检查操作，
其中执行所述通过/失败检查操作包括：
测量与存储在多个页面缓冲器的主锁存器中的第一感测数据相对应的电流值以确定失败比特的第一数目；
基于失败比特的所述第一数目来输出第一通过/失败信号；
对从所述多个页面缓冲器的高速缓存锁存器输出的第二感测数据中的第一数据或第二数据进行计数以确定失败比特的第二数目；
基于失败比特的所述第二数目来输出第二通过/失败信号；以及
将所述第一通过/失败信号或所述第二通过/失败信号作为编程通过/失败信号输出到控制逻辑模块。
13.根据权利要求12所述的操作方法，其中执行所述通过/失败检查操作包括：
通过电流感测方法或数据计数方法来对失败比特的数目进行计数。
14.根据权利要求12所述的操作方法，其中当所述验证操作的结果是编程操作被确定为失败时，执行所述编程脉冲的重置以及所述重置的编程脉冲的施加。
15.根据权利要求12所述的操作方法，还包括：
在所述编程脉冲的重置以及所述重置的编程脉冲的施加之后，再次执行所述验证操作。
16.根据权利要求15所述的操作方法，其中所述编程脉冲的重置、所述重置的编程脉冲的施加、以及所述验证操作的再次执行被重复，直到所述验证操作的结果是编程操作被确定为通过。
17.根据权利要求12所述的操作方法，还包括：
基于所述通过/失败检查操作的结果来确定包括所述多个存储器单元的存储器块为正常的或坏的存储器块。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102314135B1 (ko) * 2015-06-22 2021-10-18 삼성전자 주식회사 적응적인 루프를 수행하는 플래시 메모리 장치, 메모리 시스템 및 그 동작방법
US11437094B2 (en) * 2015-08-13 2022-09-06 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device, and operation method of storage device
KR102615659B1 (ko) * 2016-07-08 2023-12-20 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
JP6356837B1 (ja) * 2017-01-13 2018-07-11 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
KR20190018326A (ko) * 2017-08-14 2019-02-22 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작방법
KR102452512B1 (ko) * 2018-02-26 2022-10-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102468751B1 (ko) * 2018-05-09 2022-11-21 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102638791B1 (ko) * 2018-09-03 2024-02-22 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102624620B1 (ko) * 2018-11-02 2024-01-15 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102528274B1 (ko) 2018-11-06 2023-05-02 삼성전자주식회사 비휘발성 메모리 장치 및 그 구동 방법
KR102634434B1 (ko) * 2018-12-24 2024-02-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
CN111599400B (zh) * 2020-04-08 2021-09-07 长江存储科技有限责任公司 一种失败比特数统计方法及存储器设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100306582A1 (en) * 2009-05-29 2010-12-02 Jung Chul Han Method of operating nonvolatile memory device
US20130163331A1 (en) * 2011-12-22 2013-06-27 SK Hynix Inc. Semiconductor memory device and operating method thereof
CN103489479A (zh) * 2012-06-13 2014-01-01 爱思开海力士有限公司 半导体存储器件及其操作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706816B1 (ko) * 2006-03-10 2007-04-12 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 불휘발성 메모리 장치및 그것의 프로그램 방법
US7525838B2 (en) * 2006-08-30 2009-04-28 Samsung Electronics Co., Ltd. Flash memory device and method for programming multi-level cells in the same
KR101039962B1 (ko) 2009-06-29 2011-06-09 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 프로그램 방법
US8508992B2 (en) * 2010-07-09 2013-08-13 SK Hynix Inc. Semiconductor memory device and method of operating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100306582A1 (en) * 2009-05-29 2010-12-02 Jung Chul Han Method of operating nonvolatile memory device
US20130163331A1 (en) * 2011-12-22 2013-06-27 SK Hynix Inc. Semiconductor memory device and operating method thereof
CN103489479A (zh) * 2012-06-13 2014-01-01 爱思开海力士有限公司 半导体存储器件及其操作方法

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Publication number Publication date
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