CN115732008A - 存储器装置中用于检测读取干扰的牺牲串 - Google Patents

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Abstract

本申请涉及存储器装置中用于检测读取干扰的牺牲串。存储器装置中的控制逻辑确定对所述存储器装置的存储器阵列的块中的多个存储器串中的第一存储器串起始串读取操作，所述块包括多个字线，其中所述多个存储器串中的每一者包括与所述多个字线相关联的多个存储器单元，且其中所述第一存储器串被指定为牺牲串。所述控制逻辑进一步使读取电压同时施加到所述存储器阵列的所述多个字线中的每一者，且在所述读取电压施加到所述多个字线中的每一者时，感测流动通过指定为所述牺牲串的所述第一存储器串的电流电平。另外，所述控制逻辑基于流动通过指定为所述牺牲串的所述第一存储器串的所述电流电平而识别所述块上是否已发生阈值水平的读取干扰。

Description

存储器装置中用于检测读取干扰的牺牲串
技术领域
本公开的实施例大体上涉及存储器子系统，且更确切地说，涉及用以检测存储器子系统的存储器装置中的读取干扰的牺牲串。
背景技术
存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可例如为非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。
发明内容
在一个方面中，本申请提供一种存储器装置，其包括：存储器阵列，其包括块，所述块包括多个字线和多个存储器串，每一存储器串包括与所述多个字线相关联的多个存储器单元；及控制逻辑，其以操作方式与所述存储器阵列耦合，用于执行包括以下的操作：确定对所述多个存储器串中的第一存储器串起始串读取操作，其中所述第一存储器串被指定为牺牲串；使读取电压同时施加到所述块的所述多个字线中的每一者；在将所述读取电压施加到所述多个字线中的每一者时，感测流动通过指定为所述牺牲串的所述第一存储器串的电流电平；及基于流动通过指定为所述牺牲串的所述第一存储器串的所述电流电平而识别所述块上是否已发生阈值水平的读取干扰。
在另一方面中，本申请提供一种方法，其包括：确定对存储器装置的存储器阵列的块中的多个存储器串中的第一存储器串起始串读取操作，所述块包括多个字线，其中所述多个存储器串中的每一者包括与所述多个字线相关联的多个存储器单元，且其中所述第一存储器串被指定为牺牲串；使读取电压同时施加到所述块的所述多个字线中的每一者；在将所述读取电压施加到所述多个字线中的每一者时，感测流动通过指定为所述牺牲串的所述第一存储器串的电流电平；及基于流动通过指定为所述牺牲串的所述第一存储器串的所述电流电平而识别所述块上是否已发生阈值水平的读取干扰。
在另一方面中，本申请提供一种存储器装置，其包括：存储器阵列，其包括块，所述块包括多个字线和多个存储器串，每一存储器串包括与所述多个字线相关联的多个存储器单元，其中所述多个存储器串中的第一存储器串被指定为牺牲串，且被禁止存储写入到所述块的主机数据，所述第一存储器串包括各自与所述多个字线中的相应一者相关联的第一多个存储器单元，其中所述多个存储器串中的其余部分被指定为经配置以存储写入到所述块的所述主机数据的规则串；其中电荷与对所述多个存储器串中的所述其余部分中的存储器单元执行的读取操作相关联地累积在所述第一多个存储器单元上，且其中累积在所述第一多个存储器单元上的电荷电平指示所述块中是否已发生阈值水平的读取干扰。
附图说明
根据下文给出的详细描述且根据本公开的各种实施例的附图将更加充分地理解本公开。
图1A说明根据本公开的一些实施例的包含存储器子系统的实例计算系统。
图1B为根据本公开的一些实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。
图2为根据本公开的一些实施例的如可用于参考图1B所描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3为根据本公开的一些实施例的包含用以检测读取干扰的牺牲串的存储器单元阵列的部分的示意图。
图4为根据本公开的一些实施例的使用牺牲串检测存储器装置中的读取干扰的实例方法的流程图。
图5为根据本公开的一些实施例的说明存储器装置中的牺牲串的替代性实施方案的图。
图6为本公开的实施例可在其中操作的实例计算机系统的框图。
具体实施方式
本公开的各方面涉及用以检测存储器子系统的存储器装置中的读取干扰的牺牲串。存储器子系统可为存储装置、存储器模块，或存储装置和存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。一般来说，主机系统可利用包含一或多个组件(例如存储数据的存储器装置)的存储器子系统。主机系统可提供要存储在存储器子系统处的数据，且可请求要从存储器子系统检索的数据。
存储器子系统可包含高密度非易失性存储器装置，其中当没有电力被供应到存储器装置时需要保留数据。举例来说，例如3D快闪NAND存储器等NAND存储器以紧凑的高密度配置的形式提供存储。非易失性存储器装置为一或多个裸片的封装，每一裸片包含一或多个平面。对于一些类型的非易失性存储器装置(例如，NAND存储器)，每一平面包含一组物理块。每一块包含一组页。每一页包含一组存储器单元(“单元”)。所述单元为存储信息的电子电路。取决于单元类型，单元可存储二进制信息的一或多个位，且具有与所存储的位数相关的各种逻辑状态。逻辑状态可由二进制值(例如“0”和“1”)或这些值的组合表示。
存储器装置可由按二维或三维网格布置的位组成。存储器单元以列(下文也称为位线)和行(下文也称为字线)阵列的形式蚀刻到硅晶片上。字线可指存储器装置的存储器单元的一或多个行，所述一或多个行与一或多个位线一起使用以产生存储器单元中的每一者的地址。位线和字线的交叉点构成存储器单元的地址。下文中，块是指用于存储数据的存储器装置的单元，并且可包含存储器单元群组、字线群组、字线或个别存储器单元。可将一或多个块分组在一起以形成存储器装置的单独分区(例如，平面)，以便允许在每一平面上进行并发操作。
在读取操作期间，可通过将读取电压施加到所选字线而读取所选存储器单元。在读取操作期间，可将传递电压施加到存储器阵列的未选字线，以确保那些未选字线保持为电透明的且并不干扰对所选字线执行的读取操作。在一些存储器装置中，将较高传递电压施加到在任一侧上与所选字线紧邻的那些未选字线，而将较低传递电压施加到不与所选字线紧邻的那些未选字线。然而，此较高传递电压的施加会导致紧邻字线经历所谓的读取干扰。读取干扰是在不干预擦除操作的情况下从一个字线上的存储器单元连续地读取的结果，使得存储于其它附近字线上的存储器单元处的电荷电平随时间变化(例如，变为经编程)。如果对一个字线的存储器单元执行过多读取操作，那么存储于存储器装置的邻近字线的存储器单元处的数据可能受损或被不当地存储于那些存储器单元处，从而导致存储于存储器装置处的数据的较高错误率。这可增加对存储器装置执行的后续操作(例如，读取和/或写入)的错误检测和校正操作(例如，错误控制操作)的使用。错误控制操作的增加使用可导致存储器装置和存储器子系统的性能降低。另外，随着存储器单元或块的错误率持续增加，它可能甚至超出存储器子系统的错误校正能力，从而导致数据的不可修复的损失。此外，由于存储器子系统的更多资源用于执行错误控制操作，因此更少资源可用于执行其它读取操作或写入操作。
取决于用于特定存储器装置或存储器子系统的主机系统的数据存取活动，读取干扰的影响可集中于块中的一或多个特定存储器页或跨越块的所有存储器页更均匀地分布。如果读取应力集中于单个存储器页，那么例如所述块可被视为经历单字线(SWL)读取干扰(也被称作“行锤击”读取干扰)。单字线读取干扰可在存储于存储器装置上的某一数据段的读取频率明显高于同一块中的其余数据的情形中发生。然而，如果读取应力均匀地分布在多个存储器页上，那么所述块可被视为经历均匀的读取干扰(也被称作“完整块”读取干扰)。均匀的读取干扰可在其中以近似相同的频率读取块中的每一数据段的情形中发生。
与存储于块处的数据相关联的错误率可由于读取干扰而增加。因此，在对块执行阈值数目个读取操作后，特定存储器子系统可执行数据完整性检查(在本文中也被称作“扫描”)以验证存储于块处的数据并不包含任何错误。在数据完整性检查期间，针对存储于块处的数据确定一或多个可靠性统计数据。可靠性统计数据的一个实例是原始位错误率(RBER)。RBER与存储于块处的位的总数目之外的位错误的数目对应。举例来说，如果块的可靠性统计数据超过阈值，指示与至少部分地由于读取干扰而存储于块处的数据相关联的高错误率，那么存储于块处的数据被重新定位到存储器子系统的新块(在本文中也被称作“叠合”)。将存储于块处的数据叠合到另一块可包含将数据写入到另一块以刷新存储器子系统所存储的数据。这样做可以抵消与数据相关联的读取干扰的影响，并且擦除块处的数据。然而，如先前所论述，读取干扰可能会影响与被执行读取操作的存储器单元邻近的存储器单元。因此，如果更频繁地读取特定存储器单元，那么读取干扰可能会使块的存储器单元上的应力不均匀。举例来说，与邻近于频繁读取的字线的块的字线相关联的存储器单元可具有较高错误率，而与不邻近于存储器单元的其它字线相关联的存储器单元可由于对这些存储器单元的读取干扰的影响降低而具有较低错误率。识别经历单字线读取干扰的个别字线将包含跟踪每一个别字线的读取计数。由于许多存储器装置可具有数百个块，每块具有数百个字线或更多，因此可用存储器空间(例如，RAM)不足以支持每一字线的读取计数器的使用，且此类跟踪方案将不利地影响存储器装置的性能。
本公开的各方面通过提供具有用以检测读取干扰的牺牲串的存储器装置来解决以上和其它缺陷。在一个实施例中，存储器装置的块中的每一字线可包含一或多个牺牲存储器单元。这些牺牲存储器单元不可用于存储器子系统控制器，且因此不用于存储主机数据。确切地说，牺牲存储器单元保持在默认状态(例如，擦除状态)或编程到已知电压(例如，对应于已知状态的电压)。在一个实施例中，存储器装置的块中的每一字线的一或多个牺牲存储器单元连接在一起以形成存储器串(例如，正交于字线延伸的方向)。当对块中的字线中的任一者执行读取操作时，其中将读取电压施加到所选字线且将传递电压施加到未选字线，牺牲存储器单元将经历与存储主机数据的存储器单元相同的读取干扰效应。当读取干扰效应变得足够强时，牺牲存储器单元中的一或多者可从默认状态或已知状态移位到不同状态(例如，移位到与较高电压电平相关联的状态)。因此，可对牺牲存储器单元串周期性地执行串感测操作以确定是否已发生读取干扰。在一个实施例中，为了执行串感测操作，将预定义读取电压同时施加到块的每一字线，且感测通过牺牲存储器单元串的电流。如果串中的牺牲存储器单元中的任一者已移位到不同状态，那么串将不导电，且电流将不流动通过串。因此，在此情形下，可确定读取干扰存在于存储器块中，且可采取对应的校正动作，如下文更详细地描述。
此方法的优点包含但不限于存储器装置的性能改进。显现于单个字线上的读取干扰效应可转换为串信号(即，在正交方向上)且容易地检测，而不会在与个别地扫描每一字线相关联的存储器阵列中引发显著带宽损失。因此，可执行低延时串感测操作以检测单字线读取干扰在存储器装置的块中的存在。这会使错误率降低，并且改进存储器装置中的可靠性和数据保持。即使存储器装置的块中的字线的数目增加，此技术也同样可适用，且将减少针对读取干扰处理执行的扫描操作的数目，这改进由存储器装置提供的服务质量。
图1A说明根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)，或此类媒体的组合。
存储器子系统110可为存储装置、存储器模块，或存储装置和存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡，以及硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)以及各种类型的非易失性双列直插式存储器模块(NVDIMM)。
计算系统100可为计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，运载工具、工业设备或联网商业装置中包含的嵌入式计算机)，或包含存储器和处理装置的此类计算装置。
计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1A说明耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与…耦合”通常是指组件之间的连接，其可以是间接通信连接或直接通信连接(例如，没有中间组件)，无论是有线还是无线的，包含例如电连接、光学连接、磁连接等连接。
主机系统120可包含处理器芯片组和由处理器芯片组执行的软件堆叠。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，NVDIMM控制器)，以及存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用存储器子系统110以例如将数据写入到存储器子系统110和从存储器子系统110读取数据。
主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接的SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用于在主机系统120与存储器子系统110之间传输数据。当存储器子系统110通过PCIe接口与主机系统120耦合时，主机系统120可以进一步利用NVM快速(NVMe)接口以存取存储器组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传递控制、地址、数据和其它信号的接口。图1A说明存储器子系统110作为实例。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。
存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可为但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(NAND)型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变来执行位存储。另外，与许多基于快闪的存储器形成对比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包含例如二维NAND(2D NAND)和三维NAND(3D NAND)。
存储器装置130中的每一者可包含一或多个存储器单元阵列。一种类型的存储器单元，例如，单层级单元(SLC)可每单元存储一个位。其它类型的存储器单元，例如，多层级单元(MLC)、三层级单元(TLC)和四层级单元(QLC)可每单元存储多个位。在一些实施例中，存储器装置130中的每一者可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC或此类存储器单元阵列的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分，以及MLC部分、TLC部分或QLC部分。存储器装置130的存储器单元可分组为可指用于存储数据的存储器装置的逻辑单元的页。对于一些类型的存储器(例如，NAND)，页可经分组以形成块。
尽管描述了非易失性存储器组件，例如3D交叉点非易失性存储器单元阵列及NAND型快闪存储器(例如，2D NAND、3D NAND)，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、或非(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)。
存储器子系统控制器115(或为简单起见，控制器115)可与存储器装置130通信以执行例如在存储器装置130处读取数据、写入数据或擦除数据之类的操作以及其它此类操作。存储器子系统控制器115可包含硬件，诸如一或多个集成电路和/或离散组件、缓冲存储器，或其组合。硬件可包含具有用以执行本文中所描述的操作的专用(即，硬译码)逻辑的数字电路。存储器子系统控制器115可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等等)或其它合适的处理器。
存储器子系统控制器115可包含经配置以执行存储在本地存储器119中的指令的处理器117(例如，处理装置)。在所说明的实例中，存储器子系统控制器115的本地存储器119包含经配置以存储指令以用于执行控制存储器子系统110的操作(包含处理存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流程和例程的嵌入式存储器。
在一些实施例中，本地存储器119可包含存储存储器指针、所提取数据等等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然在图1A中的实例存储器子系统110已说明为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可依靠外部控制(例如，由外部主机或由与存储器子系统分开的处理器或控制器提供)。
一般来说，存储器子系统控制器115可从主机系统120接收命令或操作，且可将所述命令或操作转换为指令或适当命令以实现对存储器装置130的所需存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ECC)操作、加密操作、高速缓存操作和与存储器装置130相关联的逻辑地址(例如，逻辑块地址(LBA)、名字空间)和物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115还可包含主机接口电路系统，以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收到的命令转换成命令指令以存取存储器装置130以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。
存储器子系统110还可包含未说明的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存器或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，所述地址电路可从存储器子系统控制器115接收地址并对所述地址进行解码以存取存储器装置130。
在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器装置130为受管理存储器装置，其为具有裸片上的控制逻辑(例如，本地控制器135)和用于相同存储器装置封装内的媒体管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例是受管理NAND(MNAND)装置。举例来说，存储器装置130可表示具有体现在其上的一些控制逻辑(例如，本地媒体控制器135)的单个裸片。在一些实施例中，可省略存储器子系统110的一或多个组件。
在一个实施例中，存储器子系统110包含存储器接口组件113。存储器接口组件113负责处理存储器子系统控制器115与存储器子系统110的存储器装置(例如，存储器装置130)的交互。举例来说，存储器接口组件113可将与从主机系统120接收到的请求对应的存储器存取命令发送到存储器装置130，所述存储器存取命令例如为编程命令、读取命令或其它命令。另外，存储器接口组件113可从存储器装置130接收数据，例如响应于读取命令或成功执行编程命令的确认而检索的数据。在一些实施例中，存储器子系统控制器115包含存储器接口113的至少一部分。举例来说，存储器子系统控制器115可包含处理器117(例如，处理装置)，其经配置以执行存储在本地存储器119中的用于执行本文中所描述的操作的指令。在一些实施例中，存储器接口组件113是主机系统110、应用程序或操作系统的部分。
在一个实施例中，存储器装置130包含本地媒体控制器135和存储器阵列104。如本文所描述，存储器阵列104可包含用于检测存储器装置130中的读取干扰的发生的数个牺牲存储器单元。在一个实施例中，存储器阵列104的块中的每一字线可包含一或多个牺牲存储器单元。可将牺牲存储器单元初始化到默认状态(例如，擦除状态)或编程到已知电压(例如，对应于已知状态的电压)。在一个实施例中，存储器阵列104的块中的每一字线的一或多个牺牲存储器单元连接在一起以形成存储器串。本地媒体控制器135可对牺牲存储器单元串周期性地执行串感测操作以确定是否已发生读取干扰。在一个实施例中，为了执行串感测操作，本地媒体控制器可使预定义读取电压同时施加到块的每一字线，且接着感测通过牺牲存储器单元串的电流。如果串中的牺牲存储器单元中的任一者已移位到不同状态(例如，由于读取干扰效应)，那么串将不导电，因此电流将不流动通过串，且本地媒体控制器135可确定读取干扰存在于块中。本地媒体控制器135可通知存储器接口113例如可采取何种校正动作，例如执行数据完整性检查(例如，“扫描”)以识别块中的经历最高水平的读取干扰的特定字线，或仅刷新整个块。下文描述关于本地媒体控制器135的操作和存储器阵列104中的牺牲存储器单元的使用的进一步细节。
图1B为根据实施例的呈存储器装置130形式的第一设备与呈存储器子系统(例如，图1A的存储器子系统110)的存储器子系统控制器115形式的第二设备通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数字相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话等。存储器子系统控制器115(例如，存储器装置130外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置130包含以行和列逻辑地布置的存储器单元阵列104。逻辑行的存储器单元通常连接到同一存取线(例如，字线)，而逻辑列的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可与存储器单元的多于一个逻辑行相关联，并且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1B中未展示)能够经编程为至少两个目标数据状态中的一者。在一个实施例中，存储器单元阵列104(即，“存储器阵列”)可包含用于检测存储器装置130中的读取干扰的发生的数个牺牲存储器单元，如本文中详细地描述。
提供行解码电路系统108和列解码电路系统109以对地址信号进行解码。接收地址信号并对其进行解码以存取存储器单元阵列104。存储器装置130还包含输入/输出(I/O)控制电路系统160以管理命令、地址和数据到存储器装置130的输入以及数据和状态信息从存储器装置130的输出。地址寄存器114与I/O控制电路系统160和行解码电路系统108以及列解码电路系统109通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统160和本地媒体控制器135通信以锁存传入命令。
控制器(例如，存储器装置130内部的本地媒体控制器135)响应于命令而控制对存储器单元阵列104的存取，且产生外部存储器子系统控制器115的状态信息，即，本地媒体控制器135经配置以对存储器单元阵列104执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路系统108和列解码电路系统109通信，以响应于地址而控制行解码电路系统108和列解码电路系统109。
本地媒体控制器135还与高速缓冲寄存器172通信。高速缓冲寄存器172锁存如由本地媒体控制器135引导的传入或传出数据以暂时存储数据，而存储器单元阵列104忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器172传递到数据寄存器170以传送到存储器单元阵列104；接着可将新数据从I/O控制电路系统160锁存于高速缓冲寄存器172中。在读取操作期间，数据可从高速缓冲寄存器172传递到I/O控制电路系统160以用于输出到存储器子系统控制器115；接着可将新数据从数据寄存器170传递到高速缓冲寄存器172。高速缓冲寄存器172和/或数据寄存器170可形成存储器装置130的页缓冲器(例如，可形成其部分)。页缓冲器可进一步包含感测装置(在图1B中未展示)，以例如通过感测连接到存储器单元阵列104的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与I/O控制电路系统160和本地存储器控制器135通信以锁存状态信息以用于输出到存储器子系统控制器115。
存储器装置130经由控制链路132从本地媒体控制器135接收存储器子系统控制器115处的控制信号。举例来说，控制信号可包含芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WE#、读取启用信号RE#和写入保护信号WP#。取决于存储器装置130的性质，可进一步经由控制链路132接收额外或替代性控制信号(未展示)。在一个实施例中，存储器装置130经由多路复用的输入/输出(I/O)总线134从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且经由I/O总线134将数据输出到存储器子系统控制器115。
举例来说，可经由I/O控制电路系统160处的I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，且接着可将所述命令写入到命令寄存器124中。可在I/O控制电路系统160处经由输入/输出(I/O)总线134的I/O引脚[7:0]接收地址，且接着可将所述地址写入到地址寄存器114中。可在I/O控制电路系统160处经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，且接着可将所述数据写入到高速缓冲寄存器172中。随后可将数据写入到数据寄存器170中以用于编程存储器单元阵列104。
在实施例中，可省略高速缓冲寄存器172，且可将数据直接写入到数据寄存器170中。还可经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。虽然可参考I/O引脚，但其可包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电衬垫或导电凸块。
所属领域的技术人员应了解，可提供额外的电路系统和信号，且已简化图1B的存储器装置130。应认识到，参考图1B描述的各种块组件的功能性可能不一定与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1B的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1B的单个块组件的功能性。另外，尽管根据各种信号的接收和输出的流行惯例而描述特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚。
图2为根据实施例的存储器单元阵列104(例如，NAND存储器阵列)的部分的示意图，如可用于参考图1B所描述的类型的存储器中。存储器阵列104包含例如字线2020至202N的存取线以及例如位线2040至204M的数据线。字线202可以多对一关系连接到全局存取线(例如，全局字线)，在图2中未展示。对于一些实施例，存储器阵列104可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性等导电性类型以例如形成p阱，或具有n型导电性以例如形成n阱。
存储器阵列104可以行(每一行对应于字线202)和列(每一列对应于位线204)的形式布置。每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串2060至206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216且可包含存储器单元2080至208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可在选择栅极210(例如，场效应晶体管)与选择栅极212(例如，场效应晶体管)之间串联连接，所述选择栅极例如为选择栅极2100至210M中的一者(例如，其可为源极选择晶体管，通常被称为选择栅极源极)，且所述选择栅极例如为选择栅极2120至212M中的一者(例如，其可为漏极选择晶体管，通常被称为选择栅极漏极)。选择栅极2100至210M可共同地连接到选择线214，例如源极选择线(SGS)，并且选择栅极2120至212M可共同地连接到选择线215，例如漏极选择线(SGD)。虽然描绘为传统的场效应晶体管，但选择栅极210和212可利用与存储器单元208类似(例如，相同)的结构。选择栅极210和212可表示串联连接的数个选择栅极，其中串联的每一选择栅极经配置以接收相同或独立的控制信号。
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可经配置以将对应NAND串206选择性地连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到位线204以用于对应的NAND串206。举例来说，选择栅极2120的漏极可连接到位线2040以用于对应的NAND串2060。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可经配置以将对应NAND串206选择性地连接到对应位线204。每一选择栅极212的控制栅极可连接到选择线215。
在一个实施例中，NAND串206中的一或多者可指定为牺牲串，且用于检测存储器阵列104中的读取干扰。举例来说，NAND串2060可指定为牺牲串。在其它实施例中，可存在不同NAND串或额外NAND串，包含两个或更多个NAND串，其指定为牺牲串。在一个实施例中，NAND串2060可包含来自每一字线202的至少一个牺牲存储器单元208。牺牲存储器串2060中的这些牺牲存储器单元208不可用于存储器子系统控制器，且因此不用于存储主机数据。确切地说，牺牲存储器单元208保持在默认状态(例如，擦除状态)或编程到已知电压(例如，对应于已知状态的电压)。当对存储器阵列104内的字线中的任一者执行读取操作时，将读取电压施加到所选字线且将传递电压施加到未选字线，且牺牲存储器单元将经历与存储主机数据的存储器单元相同的读取干扰效应。当读取干扰效应变得足够强时，牺牲存储器单元中的一或多者可从默认状态或已知状态移位到不同状态(例如，移位到与较高电压电平相关联的状态)。因此，本地媒体控制器135可对牺牲存储器单元串周期性地执行串感测操作以确定是否已发生读取干扰。在一个实施例中，为了执行串感测操作，将预定义读取电压同时施加到每一字线202，且感测通过牺牲串2060的电流。如果牺牲串2060中的牺牲存储器单元208中的任一者已移位到不同状态，那么牺牲串2060将不导电，且电流将不流动。因此，在此情形下，本地媒体控制器135可确定读取干扰存在于存储器阵列104的块中。
图2中的存储器阵列104可为准二维存储器阵列，且可具有大体上平面结构，例如，其中共同源极216、NAND串206和位线204在大体上平行的平面中延伸。替代地，图2中的存储器阵列104可为三维存储器阵列，例如其中NAND串206可以大体上垂直于含有共同源极216的平面且大体上垂直于含有位线204的平面的方式延伸，所述位线可大体上平行于含有共同源极216的平面。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷捕获等等)和控制栅极236，如图2所示。数据存储结构234可包含导电结构和介电结构两者，而控制栅极236通常由一或多个导电材料形成。在一些情况下，存储器单元208可进一步具有限定的源极/漏极(例如，源极)230和限定的源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(并且在一些情况下，形成)字线202。
存储器单元208的列可为NAND串206或选择性地连接到给定位线204的数个NAND串206。一行存储器单元208可为共同地连接到给定字线202的存储器单元208。一行存储器单元208可包含但无需包含共同地连接到给定字线202的所有存储器单元208。一行存储器单元208可常常被划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页常常包含共同地连接到给定字线202的每一其它存储器单元208。举例来说，共同地连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页，而共同地连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。
虽然图2中未明确描绘位线2043-2045，但从图中显而易见的是，存储器单元阵列104的位线204可从位线2040到位线204M连续编号。共同地连接到给定字线202的存储器单元208的其它分组还可限定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定字线的所有存储器单元可被视为存储器单元的物理页。存储器单元的物理页(在一些实施例中，其可仍为整个行)中的在单读取操作期间读取或在单编程操作期间编程的部分(例如，存储器单元的上部页或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含经配置以一起擦除的那些存储器单元，例如连接到字线2020至202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确地区分，否则对存储器单元页的参考在本文中是指存储器单元逻辑页中的存储器单元。虽然结合NAND快闪存储器论述图2的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS、相变、铁电等)和其它架构(例如，AND阵列、NOR阵列等)。
图3为根据本公开的一些实施例的包含用以检测读取干扰的牺牲串的存储器单元阵列的部分的示意图。存储器单元阵列(例如，存储器阵列104)的部分可为例如块300。在一个实施例中，块300包含可分组成子块(例如，子块3050至3053)的存储器单元串。在其它实施例中，可包含其它数目的子块。
确切地说，在至少一些实施例中，块300包含位线304，其中每一子块耦合到位线304。第一子块3050可包含第一漏极选择(SGD)晶体管3120、第一源极选择(SGS)晶体管3100以及耦合在它们之间的第一存储器单元串3060。第二子块3051可包含第二SGD晶体管3121、第二SGS晶体管3101以及耦合在它们之间的第二存储器单元串3061。第三子块3052可包含第三SGD晶体管3122、第三SGS晶体管3102以及耦合在它们之间的第三存储器单元串3062。第四子块3053可包含第四SGD晶体管3123、第四SGS晶体管3103以及耦合在它们之间的第四存储器单元串3063。举例来说，第一存储器单元串3060包含多个存储器单元3080、…、308N。每一SGS晶体管可连接到共同源极(SRC)，例如源极电压线，以将电压提供到多个存储器单元3080、…、308N的源极。在一些实施例中，源极电压线包含供应源极电压的源极板。在至少一些实施例中，多个字线(WL)与每一存储器单元串3060、…、3063的存储器单元的栅极耦合。
在这些实施例中，第一漏极选择栅极线(SGD0)可连接到第一SGD晶体管3120的栅极，第二漏极选择栅极线(SGD1)可连接到第二SGD晶体管3121的栅极，第三漏极选择栅极线(SGD2)可连接到第三SGD晶体管3122的栅极，且第四漏极选择栅极线(SGD3)可连接到第四SGD晶体管3123的栅极。此外，第一源极选择栅极线(SGS0)可连接到第一SGS晶体管3100的栅极，第二源极选择栅极线(SGS1)可连接到第二SGS晶体管3101的栅极，第三源极选择栅极线(SGS2)可连接到第三SGS晶体管3102的栅极，且第四源极选择栅极线(SGS3)可连接到第四SGS晶体管3103的栅极。
在一个实施例中，存储器串中的一或多者可指定为牺牲串，且用于检测块300中的读取干扰。在一个实施例中，例如串3060的单个串被指定为牺牲串。在另一实施例中，多个串(例如，串3060和3061)被指定为牺牲串。在又一实施例中，来自每一个别子块的一或多个串被指定为牺牲串。在其它实施例中，可将不同和/或额外串指定为牺牲串。如所说明，牺牲串3060包含来自每一字线的至少一个牺牲存储器单元3080、…、308N。这些牺牲存储器单元3080、…、308N不可用于存储器子系统控制器，且因此不用于存储主机数据。块300的其余部分(包含未指定为牺牲串的其余存储器串3061至3063中的存储器单元)保持可用于存储主机数据(例如，响应于从存储器子系统控制器115接收到的存储器存取命令)。在一个实施例中，牺牲存储器单元保持在默认状态(例如，擦除状态)或编程到已知电压(例如，对应于已知状态的电压)。举例来说，如图350中所展示，每一字线可包含初始设定为L0状态(例如，擦除状态)的牺牲存储器单元的分布。
当对块300的字线(例如，所选字线WLx)执行读取操作时，将读取电压(Vread)施加到所选字线WLx，且将传递电压施加到未选字线。在一个实施例中，将较高传递电压(Vpass1R)施加到在任一侧上与所选字线WLx紧邻的那些未选字线(例如，WLx+1和WLx-1)，而将较低传递电压(VpassR)施加到不与所选字线WLx紧邻的那些未选字线(例如，WLN和WL0)。由于这些电压，牺牲存储器单元将经历与存储主机数据的存储器单元相同的读取干扰效应。当读取干扰效应变得足够强时，牺牲存储器单元中的一或多者可从默认状态或已知状态移位到不同状态(例如，移位到与较高电压电平相关联的状态)。举例来说，如图350中所展示，由于延伸超出所定义阈值电压电平352的单字线读取干扰应力，与WLx+1和WLx-1相关联的牺牲存储器单元的分布可产生高压尾。
在一个实施例中，虽然将存储器串3060指定为牺牲串，且禁止存储写入到块300的主机数据，但将存储器串的其余部分(即，3061至3063)指定为经配置以存储写入到块300的主机数据的规则串。在一个实施例中，电荷与对多个存储器串中的其余部分中的存储器单元执行的读取操作相关联地累积在牺牲串3060的存储器单元3080至308N上。举例来说，由于在读取操作期间施加到未选字线的较高传递电压，因此与未选字线相关联的存储器单元(包含牺牲串3060中的那些存储器单元)可累积一定电平的电荷(即，在一定程度上经编程)。在一个实施例中，在牺牲串3060的存储器单元3080至308N上累积的电荷电平指示在块300中是否已发生阈值水平的读取干扰。
在一个实施例中，本地媒体控制器135可对牺牲存储器单元串3060周期性地执行串感测操作以确定在块300中是否已发生读取干扰。在一个实施例中，为了执行串感测操作，将预定义读取电压同时施加到每一字线，且感测通过牺牲串3060的电流。如果牺牲串3060中的牺牲存储器单元308中的任一者已移位到不同状态，那么牺牲串3060将不导电，且电流将不流动。举例来说，如果存储器单元308x+1或308x-1已移位到高于阈值电压电平352的电压，那么牺牲串3060将在所述点处切断，且没有电流将流动通过位线304。因此，本地媒体控制器135可确定读取干扰存在于块300中。
图4为根据本公开的一些实施例的使用牺牲串检测存储器装置中的读取干扰的实例方法的流程图。方法400可由处理逻辑进行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法400由图1A和图1B的本地媒体控制器135执行。虽然以特定顺序或次序来展示，但是除非另外指定，否则可修改过程的次序。因此，所说明的实施例应理解为仅作为实例，且所说明的过程可以不同次序执行，并且一些过程可并行执行。另外，可在各种实施例中省略一或多个过程。因此，并非在每一实施例中需要所有过程。其它过程流程是可能的。
在操作405处，执行存储器存取操作。举例来说，处理逻辑(例如，本地媒体控制器135)可对存储器装置(例如，存储器装置130)的存储器阵列(例如，存储器阵列104)的块(例如，块300)执行一或多个存储器存取操作。在一个实施例中，响应于从请求方(例如，从存储器子系统控制器115的存储器接口113或从主机系统120)接收一或多个对应存储器存取命令而执行存储器存取操作。存储器存取操作可包含例如编程操作、读取操作和/或擦除操作。读取操作可例如引导到与存储器阵列104的块300的一或多个字线(例如，所选字线)相关联的存储器单元。在一个实施例中，为了执行读取操作，本地媒体控制器135可使读取电压施加到所选字线，且将传递电压施加到未选字线(例如，将较高传递电压施加到在任一侧上与所选字线紧邻的那些未选字线，且将较低传递电压施加到不与所选字线紧邻的那些未选字线)。
在操作410处，作出确定。举例来说，处理逻辑可确定是否在第一存储器串(例如，块300的存储器串3060)上起始串读取操作，其中第一存储器串已被指定为牺牲串。在一个实施例中，块300包含被禁止存储写入到所述块的主机数据的一或多个牺牲串。举例来说，可从可由请求方存取的可寻址存储器区(例如，存储器子系统控制器115或主机系统120)省略牺牲串。在一个实施例中，存储器子系统控制器115可跟踪对存储器阵列204的块或其它片段执行的读取操作的数目(例如，使用读取存取计数器)，且可在执行的读取操作的数目(如由计数器的值指示)满足阈值准则时通知本地媒体控制器。在一个实施例中，当计数器的值符合或超过所定义阈值时，满足阈值准则。在一个实施例中，当满足阈值准则时，本地媒体控制器135可从存储器子系统控制器115接收串读取命令，且作为响应，本地媒体控制器135可起始串读取操作。在另一实施例中，本地媒体控制器135可跟踪自身执行的读取操作的数目，确定是否满足阈值准则，且起始串读取操作，而不依赖于存储器子系统控制器115。如果处理逻辑确定不起始串读取操作，那么处理可返回到操作405且可执行额外存储器存取操作。
然而，如果在操作415处，处理逻辑确定起始串读取操作，那么施加读取电压。举例来说，处理逻辑可使读取电压(例如，Vread)同时施加到块300的每一字线(例如，WL0至WLN)。在一个实施例中，本地媒体控制器135可将控制信号发送到经配置以将读取电压施加到字线的一或多个信号驱动器。
在操作420处，感测电流。举例来说，当读取电压施加到字线中的每一者时，处理逻辑可感测流动通过块300的牺牲串3060的电流电平。在一个实施例中，本地媒体控制器可将控制信号SGD0施加到与牺牲串3060相关联的选择栅极装置3120以激活选择栅极装置3120且准许来自共同源极的电流流动通过串并流动到位线304上。本地媒体控制器接着可测量位线304上的电流电平。在一个实施例中，在将主机数据写入到块300之前，将牺牲串3060的存储器单元3080至308N初始化到默认电压状态(例如，被称作L0的擦除状态)。存储器单元中的一或多者可响应于经历读取干扰而从默认电压状态移位到较高电压状态(例如，L1)，且在感测到牺牲串3060时将不导电。因此，流动通过牺牲串3060且由控制逻辑感测的电流可减少或甚至完全切断。
在操作425处，作出确定。举例来说，处理逻辑可识别是否在块300上已发生阈值水平的读取干扰。在一个实施例中，本地媒体控制器135可确定在串读取操作期间从牺牲串3060感测到的电流电平是否满足阈值准则。在一个实施例中，如果电流电平符合或超过所定义阈值电平，那么电流电平满足阈值准则。在一个实施例中，响应于流动通过牺牲串3060的电流电平满足阈值准则，处理逻辑可确定块300上尚未发生阈值水平的读取干扰，且可返回到操作405，且可执行额外存储器存取操作。
然而，如果在操作430处，处理逻辑确定流动通过牺牲串3060的电流电平不满足阈值准则，那么作出确定。举例来说，处理逻辑可确定在块300上已发生阈值水平的读取干扰。
在操作435处，采取校正动作。举例来说，处理逻辑可对块300的至少一部分执行刷新操作。在一个实施例中，本地媒体控制器135可执行数据完整性检查(例如，“扫描”)以识别块300中经历最高水平的读取干扰的特定字线，且接着仅刷新与那些特定字线相关联的存储器单元。在另一实施例中，本地媒体控制器135可改为刷新整个块300而不识别受单字线读取干扰影响的特定字线。举例来说，处理逻辑可将数据从块300重新定位到另一块，且复位与新块相关联的读取计数器的读取计数值(例如，为0或为某一其它初始值)。
图5为根据本公开的一些实施例的说明存储器装置中的牺牲串的替代性实施方案的图。取决于实施例，存储器阵列的块中的多个串可指定为牺牲串，且可将那些牺牲串中的牺牲单元初始化到不同电压状态。如图5中所说明，例如，块500的串0和串1指定为牺牲串，且串0和串1中的每一者包含与所述块中的字线中的每一者相关联的牺牲存储器单元。在一个实施例中，将与奇数字线(例如，WLn+1、WLn+3等)相关联的串0中的牺牲存储器单元初始化为默认擦除状态(即，L0)，而将与偶数字线(例如，WLn、WLn+2等)相关联的牺牲存储器单元初始化为某一其它较高电压状态(即，Lx)。相反地，将与奇数字线(例如，WLn+1、WLn+3等)相关联的串1中的牺牲存储器单元初始化为较高电压状态(即，Lx)，而将与偶数字线(例如，WLn、WLn+2等)相关联的牺牲存储器单元初始化为默认擦除状态(即，L0)。在一个实施例中，串2还可指定为牺牲串，但可将串2中的所有牺牲存储器单元初始化为某一其它电压状态(即L1，其比L0状态高一级)。
在这种牺牲存储器单元的模式下，存在与初始化为默认擦除状态L0的存储器单元相邻的初始化为较高电压状态Lx的存储器单元。此布置可增加L0单元的读取干扰灵敏度。在一个实施例中，在串读取操作期间，本地媒体控制器135使较高读取电压施加到偶数字线(例如，WLn、WLn+2等)，使得初始化为较高电压状态Lx的牺牲存储器单元导电且并不影响感测结果。本地媒体控制器135可使较低读取电压施加到奇数字线(例如，WLn+1、WLn+3等)以检测初始化为默认擦除状态L0的存储器单元上的行锤击应力。如果在奇数字线中的任一者上存在行锤击应力，那么存储于初始化为默认擦除状态L0的存储器单元处的电荷电平将增大，从而导致那些单元断开，且牺牲串将不导电，这可由感测放大器电路检测到，且本地媒体控制器135可识别读取干扰的发生。对偶数字线上的行锤击应力的检测遵循类似方法，不同之处在于读取电压经反转，使得较高读取电压施加到奇数字线，且较低读取电压施加到偶数字线。
在另一实施例中，本地媒体控制器135可识别读取窗口预算(即，“谷线宽度”)，所述读取窗口预算表示在表示存储于初始化为默认擦除状态L0(例如，来自串1)的存储器单元和初始化为L1电压状态的串2中的存储器单元上的电荷电平的分布之间的电压裕度的量。举例来说，本地媒体控制器135可对串1和串2两者起始串读取操作，确定读取窗口预算，且将读取窗口预算与预期阈值电平进行比较。如果读取窗口预算已下降到低于预期阈值电平，那么本地媒体控制器135可确定在块500中已发生阈值水平的读取干扰。
取决于实施例，可将初始化为较高电压状态Lx的存储器单元初始化为任何较高电压状态，例如用于TLC存储器的L7。另外，在其它实施例中，某一其它模式可用于初始化为L0和Lx状态的不同百分比的存储器单元(例如，三分之一的L0单元和三分之二的L7单元等)。
图6说明计算机系统600的实例机器，在所述计算机系统内可执行用于使得机器执行本文中所论述的方法中的任何一或多种的一组指令。在一些实施例中，计算机系统600可对应于主机系统(例如，图1的主机系统120)，所述主机系统包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)，或者可用于执行控制器的操作(例如，用于执行操作系统以执行对应于图1的本地媒体控制器135的操作)。在替代实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的能力进行操作。
机器可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝式电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行将由所述机器采取的指定动作的一组指令的任何机器。此外，虽然说明单个机器，但应认为术语“机器”还包含机器的任何集合，所述机器单独地或共同地执行一组(或多组)指令以执行本文中所论述的方法中的任何一或多种。
实例计算机系统600包含经由总线630彼此通信的处理装置602、主存储器604(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器606(例如，快闪存储器、静态随机存取存储器(SRAM)等)以及数据存储系统618。
处理装置602表示一或多个通用处理装置，如微处理器、中央处理单元等。更确切地说，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置602还可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置602经配置以执行指令626以用于执行本文中所论述的操作及步骤。计算机系统600可进一步包含网络接口装置608以经由网络620通信。
数据存储系统618可包含机器可读存储媒体624(也称为计算机可读媒体)，其上存储有体现本文所描述的任何一或多个方法或功能的一或多组指令626或软件。指令626还可在由计算机系统600执行期间完全或至少部分地驻存在主存储器604内和/或处理装置602内，主存储器604和处理装置602也构成机器可读存储媒体。机器可读存储媒体624、数据存储系统618和/或主存储器604可对应于图1的存储器子系统110。
在一个实施例中，指令626包含实施对应于图1的本地媒体控制器135的功能性的指令。尽管机器可读存储媒体624在实例实施例中展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多组指令的单个媒体或多个媒体。还应认为术语“机器可读存储媒体”包含能够存储或编码供机器执行的一组指令且使得机器执行本公开的方法中的任何一或多种的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体和磁性媒体。
已依据计算机存储器内的数据位的操作的算法和符号表示呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给本领域的其他技术人员的方式。本文的算法通常是指产生所要结果的操作的自洽序列。操作为要求对物理量进行物理控制的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。主要出于通用的原因，已经证明将这些信号称为位、值、元件、符号、字符、术语、数字等有时是便利的。
然而，应牢记，所有这些和类似术语应与适当物理量相关联，且仅为应用于这些量的方便标签。本公开可指将计算机系统的寄存器和存储器内的表示为物理(电子)量的数据操控和变换为计算机系统存储器或寄存器或其它这类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。
本公开还涉及用于执行本文的操作的设备。此设备可出于预期目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘，包含软盘、光盘、CD-ROM和磁性光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡，或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
本文中所呈现的算法和显示本质上不与任何特定计算机或其它设备相关。各种通用系统可与根据本文中的教示的程序一起使用，或其可证明构造用以执行所述方法更加专用的设备是便利的。将如下文描述中所示呈现用于多种这些系统的结构。另外，不参考任何特定编程语言描述本公开。将了解，可使用各种编程语言来实施如本文中所描述的本公开的教示。
本公开可提供为计算机程序产品或软件，所述计算机程序产品或软件可包含其上存储有可用于编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如计算机可读)媒体包含机器(例如计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等等。
在前述说明书中，本公开的实施例已参考其特定实例实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本发明进行各种修改。因此，说明书和图式应被视为说明性的而非限制性的。

Claims (20)

1.一种存储器装置，其包括：
存储器阵列，其包括块，所述块包括多个字线和多个存储器串，每一存储器串包括与所述多个字线相关联的多个存储器单元；及
控制逻辑，其以操作方式与所述存储器阵列耦合，用于执行包括以下的操作：
确定对所述多个存储器串中的第一存储器串起始串读取操作，其中所述第一存储器串被指定为牺牲串；
使读取电压同时施加到所述块的所述多个字线中的每一者；
在将所述读取电压施加到所述多个字线中的每一者时，感测流动通过指定为所述牺牲串的所述第一存储器串的电流电平；及
基于流动通过指定为所述牺牲串的所述第一存储器串的所述电流电平而识别所述块上是否已发生阈值水平的读取干扰。
2.根据权利要求1所述的存储器装置，其中确定对所述第一存储器串起始所述串读取操作包括确定对所述块执行的读取操作的数目满足第一阈值准则。
3.根据权利要求1所述的存储器装置，其中被指定为所述牺牲串的所述第一存储器串被禁止存储写入到所述块的主机数据。
4.根据权利要求1所述的存储器装置，其中被指定为所述牺牲串的所述第一存储器串包括第一多个存储器单元，其中所述第一多个存储器单元中的每一者与所述多个字线中的相应一者相关联。
5.根据权利要求4所述的存储器装置，其中在将主机数据写入到所述块之前将所述第一多个存储器单元中的每一者初始化为默认电压状态，且其中所述第一多个存储器单元中的一或多者将响应于经历读取干扰而从所述默认电压状态移位到较高电压状态，且在感测到所述第一存储器串时将不导电。
6.根据权利要求5所述的存储器装置，其中将所述第一多个存储器单元的第一子集初始化为第一电压状态，且将所述第一多个存储器单元的第二子集初始化为第二电压状态，其中所述第一子集和所述第二子集包括所述第一存储器串中的交替存储器单元。
7.根据权利要求5所述的存储器装置，其中识别所述块上是否已发生所述阈值水平的读取干扰包括：
响应于流动通过指定为所述牺牲串的所述第一存储器串的所述电流电平满足第二阈值准则，确定所述块上尚未发生所述阈值水平的读取干扰。
8.根据权利要求7所述的存储器装置，其中识别所述块上是否已发生所述阈值水平的读取干扰包括：
响应于流动通过指定为所述牺牲串的所述第一存储器串的所述电流电平不满足所述第二阈值准则，确定所述块上已发生所述阈值水平的读取干扰。
9.一种方法，其包括：
确定对存储器装置的存储器阵列的块中的多个存储器串中的第一存储器串起始串读取操作，所述块包括多个字线，其中所述多个存储器串中的每一者包括与所述多个字线相关联的多个存储器单元，且其中所述第一存储器串被指定为牺牲串；
使读取电压同时施加到所述块的所述多个字线中的每一者；
在将所述读取电压施加到所述多个字线中的每一者时，感测流动通过指定为所述牺牲串的所述第一存储器串的电流电平；及
基于流动通过指定为所述牺牲串的所述第一存储器串的所述电流电平而识别所述块上是否已发生阈值水平的读取干扰。
10.根据权利要求9所述的方法，其中确定对所述第一存储器串起始所述串读取操作包括确定对所述块执行的读取操作的数目满足第一阈值准则。
11.根据权利要求9所述的方法，其中被指定为所述牺牲串的所述第一存储器串被禁止存储写入到所述块的主机数据。
12.根据权利要求9所述的方法，其中被指定为所述牺牲串的所述第一存储器串包括第一多个存储器单元，其中所述第一多个存储器单元中的每一者与所述多个字线中的相应一者相关联。
13.根据权利要求9所述的方法，其中在将主机数据写入到所述块之前，将所述第一多个存储器单元中的每一者初始化为默认电压状态。
14.根据权利要求13所述的方法，其中所述第一多个存储器单元中的一或多者将响应于经历读取干扰而从所述默认电压状态移位到较高电压状态，且在感测到所述第一存储器串时将不导电。
15.根据权利要求14所述的方法，其中识别所述块上是否已发生所述阈值水平的读取干扰包括：
响应于流动通过指定为所述牺牲串的所述第一存储器串的所述电流电平满足第二阈值准则，确定所述块上尚未发生所述阈值水平的读取干扰。
16.根据权利要求15所述的方法，其中识别所述块上是否已发生所述阈值水平的读取干扰包括：
响应于流动通过指定为所述牺牲串的所述第一存储器串的所述电流电平不满足所述第二阈值准则，确定所述块上已发生所述阈值水平的读取干扰。
17.一种存储器装置，其包括：
存储器阵列，其包括块，所述块包括多个字线和多个存储器串，每一存储器串包括与所述多个字线相关联的多个存储器单元，
其中所述多个存储器串中的第一存储器串被指定为牺牲串，且被禁止存储写入到所述块的主机数据，所述第一存储器串包括各自与所述多个字线中的相应一者相关联的第一多个存储器单元，
其中所述多个存储器串中的其余部分被指定为经配置以存储写入到所述块的所述主机数据的规则串；
其中电荷与对所述多个存储器串中的所述其余部分中的存储器单元执行的读取操作相关联地累积在所述第一多个存储器单元上，且
其中累积在所述第一多个存储器单元上的电荷电平指示所述块中是否已发生阈值水平的读取干扰。
18.根据权利要求17所述的存储器装置，其进一步包括：
控制逻辑，其以操作方式与所述存储器阵列耦合，用于执行包括以下的操作：
对指定为所述牺牲串的所述第一存储器串周期性地执行串读取操作，以确定累积在所述第一多个存储器单元上的所述电荷电平。
19.根据权利要求18所述的存储器装置，其中所述控制逻辑将执行进一步包括以下的操作：
响应于累积在所述第一多个存储器单元中的任一者上的所述电荷电平满足阈值准则，确定已发生所述阈值水平的读取干扰。
20.根据权利要求19所述的存储器装置，其中所述控制逻辑将执行进一步包括以下的操作：
响应于确定已发生所述阈值水平的读取干扰，对所述块的至少一部分执行刷新操作。
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