KR20040108141A - 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법 - Google Patents

인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법 Download PDF

Info

Publication number
KR20040108141A
KR20040108141A KR1020030038889A KR20030038889A KR20040108141A KR 20040108141 A KR20040108141 A KR 20040108141A KR 1020030038889 A KR1020030038889 A KR 1020030038889A KR 20030038889 A KR20030038889 A KR 20030038889A KR 20040108141 A KR20040108141 A KR 20040108141A
Authority
KR
South Korea
Prior art keywords
film
stress
layer
semiconductor device
forming
Prior art date
Application number
KR1020030038889A
Other languages
English (en)
Other versions
KR100500451B1 (ko
Inventor
선민철
구자흠
정석우
윤선필
김민주
노관종
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0038889A priority Critical patent/KR100500451B1/ko
Priority to US10/799,788 priority patent/US7084061B2/en
Publication of KR20040108141A publication Critical patent/KR20040108141A/ko
Application granted granted Critical
Publication of KR100500451B1 publication Critical patent/KR100500451B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

인장된 채널을 갖는 모스 트랜지스터를 구비하는 반도체소자의 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 모스 트랜지스터를 형성하는 것을 구비한다. 상기 모스 트랜지스터는 상기 반도체기판에 형성되고 서로 이격된(spaced apart) 소오스 영역 및 드레인 영역과 아울러서 상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상부에 형성된 게이트 전극을 갖는다. 상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 스트레스막을 형성한다. 상기 스트레스막을 열처리하여 상기 스트레스막의 물리적인 스트레스를 인장 스트레스(tensile stress)로 변환시키거나(convert) 상기 스트레스막의 인장 스트레스를 증가시킨다.

Description

인장된 채널을 갖는 모스 트랜지스터를 구비하는 반도체소자의 제조 방법{Methods of fabricating a semiconductor device including a MOS transistor having a strained channel}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 인장된 채널을 갖는 모스 트랜지스터를 구비하는 반도체소자의 제조방법에 관한 것이다.
반도체 소자는 모스 트랜지스터와 같은 개별소자(descrete device)를 스위칭 소자로 널리 채택하고 있다. 이에 따라, 상기 반도체소자의 특성을 개선시키기 위하여 고성능 모스 트랜지스터(high performance MOS transistor)를 구현하는 것이 필요하다. 최근에, 상기 고성능 모스 트랜지스터의 제조에 샐리사이드 기술(salicide technique)이 널리 사용되고 있다.
상기 샐리사이드 기술에 따르면, 모스 트랜지스터의 게이트 전극 및 소오스/드레인 영역 상에 선택적으로 금속 실리사이드막이 형성된다. 이에 따라, 상기 게이트 전극 및 소오스/드레인 영역의 전기적인 저항을 현저히 낮출 수 있다. 상기 금속 실리사이드막으로 코발트 실리사이드막 또는 타이타늄 실리사이드막 등이 널리 채택되고 있다. 특히, 상기 코발트 실리사이드막의 저항은 선폭의 변화에 대하여 매우 낮은 의존성을 보인다. 이에 따라, 상기 단채널 모스 트랜지스터의 게이트 전극 상에 코발트 실리사이드막을 형성하는 기술이 널리 사용되고 있다. 그러나, 상기 게이트 전극의 폭이 약 0.1 ㎛ 보다 작은 경우에, 응집(agglomeration)이라고 알려진 현상에 기인하여 상기 코발트 실리사이드막의 적용에 한계가 있다. 이에 따라, 최근에 니켈 샐리사이드 기술이 고성능 모스 트랜지스터의 제조에 사용되고 있다.
상기 니켈 샐리사이드 기술에 따라 형성된 니켈 실리사이드막은 다양한 조성비(composition rate)를 가질 수 있다. 예를 들면, 상기 니켈 실리사이드막(nickel silicide layer)은 다이 니켈 모노 실리사이드막(di-nickel mono-silicide layer; Ni2Si layer), 니켈 모노 실리사이드막(nickel mono-silicide layer; NiSi layer) 또는 니켈 다이 실리사이드막(nickel di-silicide layer; NiSi2 layer)일 수 있다. 이들 니켈 실리사이드막들중 상기 니켈 모노 실리사이드막(NiSi layer)이 가장 낮은 비저항(resistivity)을 갖는다. 그러나, 상기 니켈 모노 실리사이드막(NiSi layer)은 350℃ 내지 550℃의 저온에서 형성되는 반면에, 상기 니켈 다이 실리사이드막(NiSi2layer)은 약 550℃보다 높은 온도에서 형성된다. 따라서, 저저항성의(low resistive) 니켈 실리사이드막을 형성하기 위해서는 상기 니켈 실리사이드막의 형성공정 및 그 후속 공정이 550℃보다 낮은 온도에서 진행되어야 한다.
상기 고성능 모스 트랜지스터를 형성하기 위한 또 다른 방법으로 인장된 채널(strained channel)을 형성하는 방법이 제안된 바 있다. 여기서, 상기 인장된 채널은 실리콘보다 큰 격자상수를 갖는다. 이에 따라, 상기 인장된 채널 내의 캐리어들의 이동도(mobility)가 증가되어 상기 모스 트랜지스터의 스위칭 속도를 향상시킨다. 상기 인장된 채널을 형성하는 방법들은 미국특허 제6,358,806 B1 및 미국특허 제5,683,934호에 개시되어 있다. 상기 미국특허 제6,358,806 B1 및 미국특허 제5,683,934호에 따르면, 상기 인장된 채널은 실리콘 탄화층(silicon carbide layer) 및/또는 에피택시얼 성장기술(epitaxial growing technique)을 사용하여 형성된다. 그러나, 이러한 실리콘 탄화층(silicon carbide layer) 및 에피택시얼 성장기술을 채택하기 위해서는 복잡하고 정밀한 공정들(complicate and accurate processes)이 요구된다.
한편, 무경계 콘택(borderless contact)을 형성하는 방법이 미국특허 제6,265,271 B1호에 테이(Thei) 등에 의해 개시된 바 있다. 테이 등에 따르면, 샐리사이드 기술을 사용하여 제작된 모스 트랜지스터를 갖는 반도체기판의 전면 상에 식각저지막을 형성한다. 상기 식각저지막을 갖는 반도체기판을 열처리하여 상기 식각저지막을 치밀화시킨다(densify). 상기 열처리 공정은 850℃ 내지 900℃의 온도에서 실시한다. 이 경우에, 상기 열처리 공정은 상기 식각저지막의 치밀화(densification)는 물론 상기 모스 트랜지스터의 게이트 전극 및 소오스/드레인 영역들 상에 형성된 코발트 모노 실리사이드막들(CoSi layers; cobalt mono silicide layers) 또는 타이타늄 모노 실리사이드막들(TiSi layers)의 상변이(phase transformation)를 위하여 실시된다. 상기 코발트 모노 실리사이드막(또는 상기 타이타늄 모노 실리사이드막)은 니켈 실리사이드막과는 달리 코발트 다이 실리사이드막(또는 타이타늄 다이 실리사이드막)에 비하여 높은 저항을 갖는다. 따라서, 상기 열처리 공정은 상기 코발트 모노 실리사이드막들(또는 상기 타이타늄 모노 실리사이드막들)을 상기 코발트 다이 실리사이드막들(또는 상기 타이타늄 다이 실리사이드막들)로 변화시키기 위하여 실시된다.
그러나, 상기 샐리사이드 기술이 니켈 샐리사이드 기술인 경우에, 상기 열처리 공정은 오히려 모스 트랜지스터의 게이트 전극 및 소오스/드레인 영역 상에 형성된 니켈 실리사이드막의 저항을 증가시킨다. 이에 따라, 상기 모스 트랜지스터의 특성이 저하된다.
이에 더하여, 낮은 물리적인 스트레스(low physical stress) 및 낮은 수소량(low amount of hydrogen)을 갖는 반도체소자를 제조하는 방법이 미국특허 제6,071, 784호에 메타(Mehta) 등에 의해 개시된 바 있다. 메타 등에 따르면, 모스 트랜지스터를 갖는 반도체기판 상에 식각저지막을 형성한다. 상기 식각저지막은 725℃ 내지 775℃의 온도에서 열처리되어 상기 식각저지막 내에 함유된 수소의 양을 감소시킨다. 이에 따라, 상기 모스 트랜지스터의 문턱전압 특성을 안정화시킬 수 있다. 그러나, 상기 모스 트랜지스터가 니켈 샐리사이드 기술을 사용하여 제작되는 경우에, 상기 식각저지막의 열처리 공정은 상기 니켈 샐리사이드 기술에 의해 형성된 니켈 실리사이드막의 상변이를 유발시킨다. 따라서, 상기 모스 트랜지스터의 스위칭 동작(switching operation)이 저하될 수 있다.
결론적으로, 상기 니켈 샐리사이드 기술을 채택하는 고성능 모스 트랜지스터의 제조공정을 최적화시키는(optimize) 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 채널 내의 캐리어들의 이동도(mobility)를 증가시킬 수 있는 모스 트랜지스터를 구비하는 반도체소자의제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 니켈 샐리사이드 기술의 사용과 함께 스위칭 속도를 향상시킬 수 있는 모스 트랜지스터를 구비하는 반도체소자의 제조방법을 제공하는 데 있다.
도 1은 본 발명의 실시예들에 따른 모스 트랜지스터의 제조방법을 도시한 공정 순서도(process flow chart)이다.
도 2 내지 도 7은 본 발명의 실시예들에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 8은 본 발명에 사용되는 스트레스막의 특성을 보여주는 그래프이다.
도 9는 본 발명에 사용되는 스트레스막의 역할(role)을 보여주기 위하여 제작된 여러가지의 NMOS 트랜지스터들의 온/오프 전류 특성들을 도시한 그래프이다.
도 10은 본 발명의 실시예에 따라 제작된 NMOS 트랜지스터들의 온/오프 전류 특성들 및 종래의 기술에 따라 제작된 NMOS 트랜지스터들의 온/오프 전류 특성들을 도시한 그래프이다.
도 11은 압축 스트레스(compressive stress)를 갖는 물질막을 사용하여 제작된 NMOS 트랜지스터들의 온/오프 전류 특성들 및 종래의 기술에 따라 제작된 NMOS 트랜지스터들의 온/오프 전류 특성들을 도시한 그래프이다.
도 12는 스트레스막 및 층간절연막을 차례로 형성한 후에 열처리 공정이 적용된 NMOS 트랜지스터들의 온/오프 전류 특성들을 도시한 그래프이다.
상기 기술적 과제들을 이루기 위하여 본 발명은 인장된 채널을 갖는 모스 트랜지스터를 구비하는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 모스 트랜지스터를 형성하는 것을 포함한다. 상기 모스 트랜지스터는 상기 반도체기판에 형성되고 서로 이격된(spaced apart) 소오스 영역 및 드레인 영역과 아울러서 상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상부에 형성된 게이트 전극을 갖는다. 상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 스트레스막을 형성한다. 상기 스트레스막을 열처리하여 상기 스트레스막의 물리적인 스트레스(physical stress)를 인장 스트레스(tensile stress)로 변환시키거나(convert) 상기 스트레스막의 인장 스트레스를 증가시킨다. 이에 따라, 상기 열처리된 스트레스막과 접촉하는 상기 소오스/드레인 영역들에 압축 스트레스(compressive stress)가 가해진다. 그 결과, 상기 소오스/드레인 영역들 사이의 상기 채널 영역에 인장 스트레스(tensile stress)가 가해지므로, 상기 채널 영역은 증가된 격자상수(increased lattice constant)를 갖는 인장된 채널(strained channel)로 변환된다.
본 발명의 일 실시예에 따르면, 상기 반도체소자의 제조방법은 반도체기판의소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 활성영역의 상부를 가로지르도록 게이트 전극을 형성한다. 상기 게이트 전극의 측벽 상에 스페이서를 형성한다. 이어서, 상기 게이트 전극 및 상기 스페이서를 이온주입 마스크들로 사용하여 상기 활성영역에 N형의 불순물들을 주입하여 상기 게이트 전극의 양 옆에 N형의 소오스/드레인 영역들을 형성한다. 상기 게이트 전극 및 상기 N형의 소오스/드레인 영역들 상에 샐리사이드 기술을 사용하여 니켈 실리사이드막을 형성한다. 상기 니켈 실리사이드막을 갖는 반도체기판의 전면 상에 스트레스막을 형성한다. 상기 스트레스막을 열처리하여 상기 스트레스막의 물리적인 스트레스를 인장 스트레스(tensile stress)로 변환시키거나(convert) 상기 스트레스막의 인장 스트레스를 증가시킨다. 상기 열처리된 스트레스막 상에 층간절연막을 형성한다.
본 발명의 다른 실시예에 따르면, 상기 반도체소자의 제조방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 활성영역의 상부를 가로지르도록 게이트 전극을 형성한다. 상기 게이트 전극의 측벽 상에 스페이서를 형성한다. 이어서, 상기 게이트 전극 및 상기 스페이서를 이온주입 마스크들로 사용하여 상기 활성영역에 N형의 불순물들을 주입하여 상기 게이트 전극의 양 옆에 N형의 소오스/드레인 영역들을 형성한다. 결과적으로, 상기 반도체기판에 NMOS 트랜지스터가 형성된다. 이에 더하여, 상기 활성영역과 인접한 다른 활성영역에 PMOS 트랜지스터가 형성될 수 있다. 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극들 및 상기 소오스/드레인 영역들 상에 샐리사이드 기술을 사용하여 니켈 실리사이드막을 형성한다. 상기 니켈 실리사이드막을 갖는 반도체기판의 전면 상에 스트레스막을 형성하고, 상기 스트레스막 상에 하부 층간절연막(lower interlayer insulating layer)을 형성한다. 상기 하부 층간절연막을 패터닝하여 상기 NMOS 트랜지스터 영역 상부의 상기 스트레스막을 선택적으로 노출시킨다. 다시 말해서, 상기 패터닝된 하부 층간절연막은 상기 PMOS 트랜지스터 영역을 덮도록 형성된다. 상기 노출된 스트레스막(exposed stress layer)을 열처리하여 상기 노출된 스트레스막의 물리적인 스트레스를 인장 스트레스(tensile stress)로 변환시키거나(convert) 상기 노출된 스트레스막의 인장 스트레스를 증가시킨다. 그 결과, 상기 NMOS 트랜지스터는 인장된 채널(strained channel)을 갖는다. 다음에, 상기 열처리된 반도체기판의 전면 상에 상부 층간절연막을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체소자의 제조방법들을 설명하기 위한 공정 순서도(process flow chart)이고, 도 2 내지 도 7은 본 발명의 실시예들에 따른 반도체소자의 제조방법들을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 게이트 절연막(55)을 형성한다(도 1의 단계 1). 상기 게이트 절연막(55)을 갖는 반도체기판의 전면 상에 게이트 도전막(gate conductive layer)을 형성한다. 상기 게이트 도전막은 N형의 불순물들로 도우핑된 실리콘막으로 형성할 수 있다. 상기 게이트 도전막을 패터닝하여 상기 게이트 절연막(55)의 소정영역 상에 게이트 패턴(57), 즉 게이트 전극을 형성한다(도 1의 단계 3). 상기 게이트 패턴(57)은 상기 활성영역의 상부를 가로지르도록 형성된다. 상기 게이트 패턴(57) 및 소자분리막(53)을 이온주입 마스크들로 사용하여 상기 활성영역 내에 제1 불순물 이온들을 주입하여 LDD 영역들(lightly doped drain regions; 59)을 형성한다(도 1의 단계 5). 상기 제1 불순물 이온들은 N형 불순물 이온들일 수 있다. 구체적으로, 상기 N형 불순물 이온들은 비소 이온들 또는 인 이온들이다.
도 1 및 도 3을 참조하면, 상기 LDD 영역들(59)을 갖는 반도체기판의 전면 상에 절연성 스페이서막(insulating spacer layer)을 형성한다. 상기 스페이서막은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합막으로 형성할 수 있다. 상기 스페이서막을 이방성 식각하여 상기 게이트 패턴(57)의 측벽 상에 스페이서(61)를 형성한다(도 1의 단계 7). 이어서, 상기 게이트 패턴(57), 스페이서(61) 및 소자분리막(53)을 이온주입 마스크들로 사용하여 상기 활성영역 내에 제2 불순물이온들을 주입하여 소오스/드레인 영역들(63)을 형성한다(도 1의 단계 9). 그 결과, 상기 스페이서(61)의 하부에 상기 LDD 영역들(59)이 잔존한다. 상기 제1 불순물 이온들이 N형인 경우에, 상기 제2 불순물 이온들 역시 N형 불순물 이온들에 해당한다. 다음에, 상기 소오스/드레인 영역들(63) 내의 상기 제2 불순물 이온들을 열처리하여 활성화된 소오스/드레인 영역들을 형성한다(도 1의 단계 11). 상기 제2 불순물 이온들의 열처리 공정은 830℃ 내지 1150℃의 온도에서 급속 열처리 공정을 사용하여 실시할 수 있다. 상기 게이트 전극(57) 및 상기 소오스/드레인 영역들(63)은 모스 트랜지스터를 구성한다. 상기 소오스/드레인 영역들(63)이 N형인 경우에, 상기 모스 트랜지스터는 NMOS 트랜지스터에 해당한다.
도 1 및 도 4를 참조하면, 상기 활성화된 소오스/드레인 영역들을 갖는 반도체기판에 금속 샐리사이드 공정, 즉 니켈 샐리사이드 공정을 적용한다(도 1의 단계 13). 좀 더 구체적으로, 상기 활성화된 소오스/드레인 영역들을 갖는 반도체기판의 표면을 세정하여 상기 게이트 패턴(57) 및 상기 활성화된 소오스/드레인 영역들(63)의 표면들 상에 잔존하는 자연산화막(native oxide layer) 및 오염입자들(contaminated particles)을 제거한다. 상기 세정된 반도체기판의 전면 상에 니켈막을 형성한다. 상기 니켈막은 순수 니켈막(pure nickel layer) 또는 니켈 합금막(nickel alloy layer)으로 형성할 수 있다. 상기 니켈 합금막은 탄탈륨(Ta), 지르코늄(Zr), 타이타늄(Ti), 하프니움(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 몰리브데늄(Mo), 팔라디움(Pd), 바나디움(V) 및 니오비움(Nb)으로 이루어진 일 군중 적어도 하나를 함유한다(contain).
계속해서, 상기 니켈막을 갖는 반도체기판을 350℃ 내지 550℃의 저온에서 열처리한다. 그 결과, 상기 니켈막이 상기 게이트 패턴(57)의 실리콘 원자들 및 상기 소오스/드레인 영역들(63)의 실리콘 원자들과 반응하여 상기 게이트 패턴(57) 및 상기 소오스/드레인 영역들(63)의 표면들에 각각 선택적으로 제1 및 제2 니켈 모노 실리사이드막들(NiSi layers; 65a, 65b)을 생성시킨다. 상기 실리사이화 열처리 온도(silicidation annealing temperature)가 550℃보다 높은 경우에는, 상기 니켈 모노 실리사이드막들(NiSi layers) 대신에 상기 니켈 모노 실리사이드막보다 높은 저항을 갖는 니켈 다이 실리사이드막(NiSi2layer)이 형성된다. 이에 따라, 상기 실리사이드화 온도(silicidation temperature)는 350℃ 내지 550℃의 저온인 것이 바람직하다. 이어서, 상기 스페이서(61) 및 소자분리막(53) 상의 미반응된 니켈막(unreacted nickel layer)을 제거하여 상기 제1 니켈 모노 실리사이드막(65a)을 상기 제2 니켈 모노 실리사이드막(65b)으로부터 전기적으로 분리시킨다(disconnect). 상기 미반응된 니켈막은 황산용액(H2SO4) 및 과산화수소(H2O2)의 혼합용액(mixture)을 사용하여 제거할 수 있다.
도 1 및 도 5를 참조하면, 상기 미반응된 니켈막이 제거된 반도체기판의 전면 상에 스트레스막(stress layer; 67)을 형성한다(도 1의 단계 15). 상기 스트레스막(67)은 실리콘 질화막(SiN), 실리콘 옥시나이트라이드막(SiON), 저압 화학기상증착 산화막(LPCVD oxide layer), 원자층 증착(ALD; atomic layer deposition) 산화막 및 에스오지막(SOG; spin on glass)으로 이루어진 일 군중 적어도 하나의 층으로 형성할 수 있다. 이 경우에, 상기 스트레스막(67)은 50Å 내지 2000Å의 두께로 형성하는 것이 바람직하다. 또한, 상기 스트레스막(67)은 상기 니켈 실리사이드막들(65a, 65b)의 상변이(phase transformation)를 방지하기 위하여 550℃ 보다 낮은 온도에서 형성하는 것이 바람직하다. 따라서, 상기 실리콘 질화막 및 실리콘 옥시나이트라이드막은 550℃보다 낮은 온도에서 플라즈마 CVD 기술 또는 원자층 증착(ALD) 기술을 사용하여 형성하는 것이 바람직하고, 상기 저압 화학기상증착 산화막은 저온산화막(LTO layer; low temperature oxide layer)으로 형성하는 것이 바람직하다.
계속해서, 상기 스트레스막(67) 상에 하부 층간절연막(lower interlayer insulating layer; 69)을 형성한다(도 1의 단계 17). 상기 하부 층간절연막(69)은 통상의 실리콘 산화막으로 형성한다.
한편, 상기 반도체기판(51)에 상기 NMOS 트랜지스터와 아울러서 PMOS 트랜지스터(도시하지 않음)가 형성된 경우에, 상기 하부 층간절연막(69)을 패터닝하여 상기 NMOS 트랜지스터 영역 내의 상기 스트레스막(67)을 선택적으로 노출시키는 것이 바람직하다(도 1의 단계 19). 즉, 상기 PMOS 트랜지스터 영역 내의 상기 스트레스막(67)은 상기 패터닝된 하부 층간절연막(69)으로 덮여지는 것이 바람직하다.
상기 패터닝된 하부 층간절연막(69)을 갖는 반도체기판을 열처리하여 상기 노출된 스트레스막(67)의 물리적인 스트레스를 인장 스트레스(tensile stress)로 변환시키거나 상기 노출된 스트레스막(67)의 인장 스트레스를 증가시킨다(도 1의 단계 21). 예를 들면, 상기 초기의(initial) 스트레스막(67)이 약한 인장스트레스(tensile stress)를 갖는 경우에, 상기 열처리 공정은 상기 초기의 스트레스막(67)이 더욱 강한 인장 스트레스를 갖도록 하기 위하여 실시된다. 이 경우에, 도 5의 화살표 "M"에 의해 표시된 바와 같이, 상기 노출된 스트레스막(67)과 접촉하는 상기 소오스/드레인 영역들(63)에 강한 압축 스트레스(compressive stress)가 가해진다. 그 결과, 도 5의 화살표 "N"에 의해 표시된 바와 같이, 상기 소오스/드레인 영역들(63) 사이의 채널 영역에 상대적으로 인장 스트레스가 가해진다. 다시 말해서, 상기 채널 영역은 인장된 채널(strained channel)로 변환되어(converted) 증가된 격자상수(increased lattice constant)를 갖는다. 이에 따라, 상기 인장된 채널 영역 내에 반전 채널(inversion channel)이 형성된 경우에, 상기 반전 채널 내의 캐리어들(예를 들면, 자유전자들)의 이동도(mobility)가 증가되어 상기 모스 트랜지스터의 스위칭 특성을 향상시킨다.
상기 스트레스막(67)의 열처리 공정 역시 상기 니켈 실리사이드막들(65a, 65b)의 상변이를 방지하기 위하여 400℃ 내지 550℃의 저온에서 실시하는 것이 바람직하다. 상기 스트레스막(67)의 열처리 공정은 질소 가스를 분위기 가스로 사용하여 실시할 수 있다.
도 1 및 도 6을 참조하면, 상기 열처리된 스트레스막(67)을 갖는 반도체기판의 전면 상에 상부 층간절연막(71)을 형성한다(도 1의 단계 23). 상기 상부 층간절연막(71) 역시 상기 하부 층간절연막(69)과 동일한 물질막으로 형성할 수 있다. 상기 상부 층간절연막(71)은 화학기계적 연마 공정과 같은 평탄화 기술을 사용하여 평탄화될 수 있다.
한편, 상기 반도체기판(51)에 상기 NMOS 트랜지스터들만이 형성된 경우에는, 상기 하부 층간절연막(69)의 형성공정을 생략할 수 있다.
도 1 및 도 7을 참조하면, 상기 층간절연막들(69, 71) 및 상기 열처리된 스트레스막(67)을 패터닝하여 상기 제2 니켈 실리사이드막들(65b)을 노출시키는 콘택홀들을 형성한다. 상기 제1 니켈 실리사이드막(65a) 역시 상기 콘택홀들을 형성하는 동안 노출될 수 있다. 상기 스트레스막(67)이 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성되는 경우에, 상기 스트레스막은 상기 콘택홀을 형성하는 동안 식각저지막 역할을 할 수 있다. 상기 콘택홀들을 갖는 반도체기판의 전면 상에 금속막을 형성하고, 상기 금속막을 패터닝하여 상기 콘택홀들을 덮는 금속배선들(73)을 형성한다.
<실험예들; examples>
이하에서는, 상술한 실시예들에 따라 제작된 시료들(samples)의 여러가지 측정결과들(various measurement results)을 설명하기로 한다.
도 8은 본 발명에 사용되는 스트레스막의 특성을 보여주는 그래프이다. 도 8의 그래프에 있어서, 가로축(abscissa)은 열처리 전의 그룹(B) 및 열처리 후의 그룹(A)을 나타내고, 세로축(ordinate)은 상기 인장 스트레스를 나타낸다. 상기 스트레스막은 실리콘 웨이퍼(bare silicon wafer) 상에 1000Å의 두께를 갖는 실리콘 옥시나이트라이드막으로 형성하였다. 상기 실리콘 옥시나이트라이드막은 400℃의 온도에서 플라즈마 CVD 기술을 사용하여 형성하였다. 또한, 상기 스트레스막의 열처리 공정은 850℃의 온도에서 30초 동안 실시하였다. 이 경우에, 분위기 가스로서질소 가스가 사용되었다.
도 8을 참조하면, 상기 초기의 실리콘 옥시나이트라이드막은 약 3.6×109dyne/㎠의 인장 스트레스를 보였고, 열처리된 실리콘 옥시나이트라이드막은 약 12.7×109dyne/㎠의 인장 스트레스를 보였다. 결과적으로, 상기 실리콘 옥시나이트라이드막은 본 발명에 사용되는 스트레스막으로 적합한 특성을 보였다.
도 9는 코발트 샐리사이드 기술을 사용하여 제작된 NMOS 트랜지스터들의 온/오프 전류 특성(즉, 온 전류 및 오프 전류의 상관관계(correlation)) 및 니켈 샐리사이드 기술을 사용하여 제작된 NMOS 트랜지스터들의 온/오프 전류 특성을 도시한 그래프이다. 도 9의 그래프에 있어서, 가로축은 단위 채널 폭당(per unit channel width) 드레인 포화전류(drain saturation current; Idsat)를 나타내고, 세로축은 단위 채널 폭당 드레인 오프 전류(drain off current; Idoff)를 나타낸다. 상기 드레인 포화전류(Idsat)는 소오스 영역 및 벌크 영역을 접지시키고 드레인 영역 및 게이트 전극에 +1 볼트의 전원전압(power supply voltage; Vdd)을 인가한 경우에 상기 드레인 영역을 통하여 흐르는 전류이다. 또한, 상기 드레인 오프 전류(Idoff)는 상기 소오스 영역, 벌크 영역 및 게이트 전극을 접지시키고 상기 드레인 영역에 상기 전원전압(Vdd; +1 볼트)을 인가한 경우에 상기 드레인 영역을 통하여 흐르는 전류이다.
도 9의 측정결과들(measurement results)을 보여주는 NMOS 트랜지스터들은 다음의 [표 1]에 기재된 주요 공정 조건들(key process conditions)을 사용하여 제작되었다.
공정 파라미터 CoSi2시료들(B) CoSi2시료들(A) NiSi 시료들
1.게이트 절연막 실리콘 옥시나이트라이트막(SiON), 16Å
2.게이트 전극 N형 폴리실리콘막
3.LDD 이온주입 Arsenic, 2.5×1014atoms/㎠, 5KeV
4.소오스/드레인이온주입 Arsenic, 5×1015atoms/㎠, 40KeV
5.소오스/드레인열처리 1050℃, 질소 분위기, 급속 열처리(RTP)
6.샐리사이드 공정(실리사이드화 온도) 제1 열처리 온도(450℃)제2 열처리 온도(830℃) 450℃
7.스트레스막 실리콘 옥시나이트라이드막(SiON), 500Å, 플라즈마 CVD(400℃)
8.스트레스막 열처리 850℃ | 생략(skipped)
도 9를 참조하면, 상기 코발트 실리사이드 시료들(B)는 상기 코발트 실리사이드 시료들(A)에 비하여 상대적으로 큰 드레인 포화전류(large drain saturation current)를 보였다. 예를 들면, 60㎚의 채널 길이를 갖는 NMOS 트랜지스터들에 있어서, 상기 드레인 오프 전류(Idoff)가 1000 ㎁/㎛이었을 때, 상기 코발트 실리사이드 시료들(B)는 약 900 ㎂/㎛의 드레인 포화전류(Idsat)를 보였고 상기 코발트 실리사이드 시료들(A)는 약 800 ㎂/㎛의 드레인 포화전류(Idsat)를 보였다. 이는 상기 코발트 실리사이드 시료들(B)가 스트레스막의 열처리 공정에 기인하여 인장된 채널들(strained channels)을 갖기 때문인 것으로 이해될 수 있다.
한편, 상기 니켈 실리사이드 시료들은 상기 코발트 실리사이드 시료들(A)와 동일한 온/오프 전류 특성을 보였다. 이는 상기 니켈 실리사이드 시료들 및 상기 코발트 실리사이드 시료들(A) 모두 상기 [표 1]에 보여진 바와 같이 상기 스트레스막의 열처리 공정 없이 제작되었기 때문인 것으로 이해될 수 있다.
도 10은 니켈 샐리사이드 기술을 사용하여 제작된 NMOS 트랜지스터들의 온/오프 전류 특성을 도시한 그래프이다. 도 10의 그래프에 있어서, 가로축은 단위 채널 폭당(per unit channel width) 드레인 포화전류(drain saturation current; Idsat)를 나타내고, 세로축은 단위 채널 폭당 드레인 오프 전류(drain off current; Idoff)를 나타낸다. 상기 드레인 포화전류(Idsat) 및 드레인 오프 전류(Idoff)는 도 9에서 설명된 측정조건들과 동일한 바이어스 조건들을 사용하여 측정되었다.
도 10의 측정결과들(measurement results)을 보여주는 NMOS 트랜지스터들은 다음의 [표 2]에 기재된 주요 공정 조건들(key process conditions)을 사용하여 제작되었다.
공정 파라미터 NiSi 시료들(A) NiSi 시료들(B)
1.게이트 절연막 실리콘 옥시나이트라이트막(SiON), 16Å
2.게이트 전극 N형 폴리실리콘막
3.LDD 이온주입 Arsenic, 2.5×1014atoms/㎠, 5KeV
4.소오스/드레인 이온주입 Arsenic, 5×1015atoms/㎠, 40KeV
5.소오스/드레인 열처리 1050℃, 질소 분위기, 급속 열처리(RTP)
6.샐리사이드 공정(실리사이드화 온도) 450℃
7.스트레스막 SiON, 500Å, 플라즈마 CVD(400℃)
8.스트레스막 열처리 생략(skipped) 450℃, 질소 분위기, 30분
도 10을 참조하면, 상기 니켈 실리사이드 시료들(B)의 드레인 포화전류(Idsat)는 상기 니켈 실리사이드 시료들(A)의 드레인 포화전류(Idsat)에 비하여 작았다. 예를 들면, 상기 드레인 오프 전류(Idoff)가 100 ㎁/㎛이었을 때, 상기 니켈 실리사이드 시료들(A)는 약 590 ㎂/㎛의 드레인 포화전류(Idsat)를 보였고 상기 니켈 실리사이드 시료들(B)는 약 620 ㎂/㎛의 드레인 포화전류(Idsat)를 보였다. 이는 상기 니켈 실리사이드 시료들(B)가 스트레스막의 열처리 공정에 기인하여 인장된 채널들(strained channels)을 갖기 때문인 것으로 이해될 수 있다.
도 11은 플라즈마 CVD 산화막을 스트레스막으로 사용하여 제작된 NMOS 트랜지스터들의 온/오프 전류 특성들을 도시한 그래프이다. 도 11의 그래프에 있어서, 가로축은 단위 채널 폭당(per unit channel width) 드레인 포화전류(drain saturation current; Idsat)를 나타내고, 세로축은 단위 채널 폭당 드레인 오프 전류(drain off current; Idoff)를 나타낸다. 상기 드레인 포화전류(Idsat) 및 드레인 오프 전류(Idoff)는 도 9에서 설명된 측정조건들과 동일한 바이어스 조건들을 사용하여 측정되었다.
도 11의 측정결과들(measurement results)을 보여주는 NMOS 트랜지스터들은 다음의 [표 3]에 기재된 주요 공정 조건들(key process conditions)을 사용하여 제작되었다.
공정 파라미터 NiSi 시료들(C) NiSi 시료들(D)
1.게이트 절연막 실리콘 옥시나이트라이트막(SiON), 16Å
2.게이트 전극 N형 폴리실리콘막
3.LDD 이온주입 Arsenic, 2.5×1014atoms/㎠, 5KeV
4.소오스/드레인 이온주입 Arsenic, 5×1015atoms/㎠, 40KeV
5.소오스/드레인 열처리 1050℃, 질소 분위기, 급속 열처리(RTP)
6.샐리사이드 공정(실리사이드화 온도) 450℃
7.스트레스막 SiO2, 500Å, 플라즈마 CVD(400℃)
8.스트레스막 열처리 생략(skipped) 450℃, 질소 분위기, 30분
도 11을 참조하면, 스트레스막의 열처리 공정을 채택한 NMOS 트랜지스터들의 드레인 포화전류(Idsat)는 상기 스트레스막의 열처리 공정 없이 제작된 NMOS 트랜지스터들의 드레인 포화전류(Idsat)에 비하여 오히려 감소하였다. 즉, 상기 니켈 실리사이드 시료들(D)의 드레인 포화전류(Idsat)는 상기 니켈 실리사이드 시료들(C)의 드레인 포화전류(Idsat)에 비하여 감소되었다. 이는 상기 스트레스막으로 사용된 플라즈마 CVD 산화막이 압축 스트레스(compressive stress)를 갖기 때문인 것으로 이해될 수 있다. 따라서, 400℃에서 형성된 상기 플라즈마 CVD 산화막은 본 발명에 사용되는 스트레스막으로 부적합함을 알 수 있다.
도 12는 스트레스막 및 층간절연막을 차례로 형성한 후에 열처리 공정이 적용된 NMOS 트랜지스터들의 온/오프 전류 특성 및 상기 열처리 공정이 적용되지 않은 NMOS 트랜지스터들의 온/오프 전류 특성을 도시한 그래프이다. 도 12의 그래프에 있어서, 가로축은 단위 채널 폭당(per unit channel width) 드레인 포화전류(drain saturation current; Idsat)를 나타내고, 세로축은 단위 채널 폭당 드레인 오프 전류(drain off current; Idoff)를 나타낸다. 상기 드레인 포화전류(Idsat) 및 드레인 오프 전류(Idoff)는 도 9에서 설명된 측정조건들과 동일한 바이어스 조건들을 사용하여 측정되었다.
도 12의 측정결과들(measurement results)을 보여주는 NMOS 트랜지스터들은 다음의 [표 4]에 기재된 주요 공정 조건들(key process conditions)을 사용하여 제작되었다.
공정 파라미터 NiSi 시료들(E) NiSi 시료들(F)
1.게이트 절연막 실리콘 옥시나이트라이트막(SiON), 16Å
2.게이트 전극 N형 폴리실리콘막
3.LDD 이온주입 Arsenic, 2.5×1014atoms/㎠, 5KeV
4.소오스/드레인 이온주입 Arsenic, 5×1015atoms/㎠, 40KeV
5.소오스/드레인 열처리 1050℃, 질소 분위기, 급속 열처리(RTP)
6.샐리사이드 공정(실리사이드화 온도) 450℃
7.스트레스막 SiON, 500Å, 플라즈마 CVD(400℃)
8.층간절연막 LTO(low temperature oxide), 5000Å
9.스트레스막 열처리 생략(skipped) 450℃, 질소 분위기, 30분
도 12을 참조하면, 상기 스트레스막 및 층간절연막을 연속적으로 형성한 후에 상기 스트레스막의 열처리 공정을 실시하였을지라도, 상기 드레인 포화전류는 증가되지 않았다. 이는 상기 스트레스막이 층간절연막으로 덮여진 후에 열처리 공정을 실시하는 경우에 상기 스트레스막의 물리적인 스트레스는 변하지 않는 것으로 이해될 수 있다. 따라서, 본 발명의 효과를 얻기 위해서는 상기 스트레스막의 열처리 공정이 상기 스트레스막의 노출 후에 또는 상기 층간절연막의 형성 전에 실시되어야 한다.
결론적으로, 인장 스트레스를 갖는 스트레스막을 형성한 후에 열처리 공정을 실시하면, 인장된 채널을 갖는 모스 트랜지스터를 형성하는 것이 가능하다.
상술한 바와 같이 본 발명에 따르면, 모스 트랜지스터를 갖는 반도체기판의 전면 상에 인장 스트레스를 갖는 절연막을 형성하고 상기 절연막을 열처리함으로써 인장된 채널(strained channel)을 갖는 모스 트랜지스터를 형성할 수 있다. 이에따라, 상기 모스 트랜지스터의 스위칭 속도를 향상시킬 수 있다.

Claims (27)

  1. 반도체기판의 소정영역에 모스 트랜지스터를 형성하되, 상기 모스 트랜지스터는 상기 반도체기판에 형성되고 서로 이격된(spaced apart) 소오스 영역 및 드레인 영역과 아울러서 상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상부에 형성된 게이트 전극을 갖고,
    상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 스트레스막을 형성하고,
    상기 스트레스막을 열처리하여 상기 스트레스막의 물리적인 스트레스를 인장 스트레스(tensile stress)로 변환시키거나(convert) 상기 스트레스막의 인장 스트레스를 증가시키는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 모스 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 스트레스막을 형성하기 전에, 상기 게이트 전극 및/또는 상기 소오스/드레인 영역들 상에 샐리사이드 기술을 사용하여 니켈 실리사이드막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 스트레스막은 인장 스트레스를 갖는 절연막인 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 인장 스트레스를 갖는 상기 절연막은 실리콘 질화막, 실리콘 옥시나이트라이드막, 저압 화학기상증착 산화막(LPCVD oxide layer), 원자층 증착(ALD) 산화막 및 에스오지막(SOG layer; spin on glass layer)으로 이루어진 일 군중 적어도 하나의 층으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 실리콘 질화막 및 상기 실리콘 옥시나이트라이드막은 플라즈마 CVD 기술 또는 원자층 증착(ALD) 기술을 사용하여 500℃보다 낮은 온도에서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 스트레스막은 50Å 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 스트레스막을 열처리하는 것은 400℃ 내지 550℃의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 열처리 공정은 분위기 가스(ambient gas)로서 질소 가스를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,
    상기 활성영역의 상부를 가로지르는 게이트 전극을 형성하고,
    상기 게이트 전극의 측벽 상에 스페이서를 형성하고,
    상기 게이트 전극 및 상기 스페이서를 이온주입 마스크들로 사용하여 상기 활성영역에 N형의 불순물들을 주입하여 상기 게이트 전극의 양 옆에 N형의 소오스/드레인 영역들을 형성하고,
    상기 게이트 전극 및 상기 N형의 소오스/드레인 영역들 상에 샐리사이드 기술을 사용하여 니켈 실리사이드막을 형성하고,
    상기 니켈 실리사이드막을 갖는 반도체기판의 전면 상에 스트레스막을 형성하고,
    상기 스트레스막을 열처리하여 상기 스트레스막의 물리적인 스트레스를 인장 스트레스(tensile stress)로 변환시키거나(convert) 상기 스트레스막의 인장 스트레스를 증가시키고,
    상기 열처리된 스트레스막 상에 층간절연막을 형성하는 것을 포함하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 스페이서를 형성하기 전에,
    상기 소자분리막 및 상기 게이트 전극을 이온주입 마스크들로 사용하여 상기 활성영역에 N형의 불순물들을 주입하여 N형의 엘디디 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 니켈 실리사이드막은 순수 니켈 실리사이드막(pure nickel silicide layer) 또는 니켈 합금 실리사이드막(nickel alloy silicide layer)인 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 니켈 합금 실리사이드막은 탄탈륨(Ta), 지르코늄(Zr), 타이타늄(Ti), 하프니움(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 몰리브데늄(Mo), 팔라디움(Pd), 바나디움(V) 및 니오비움(Nb)으로 이루어진 일 군중 적어도 하나를 함유하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 10 항에 있어서,
    상기 스트레스막은 실리콘 질화막, 실리콘 옥시나이트라이드막, 저압 화학기상증착 산화막(LPCVD oxide layer), 원자층 증착 산화막 및 에스오지막(SOG layer; spin on glass layer)으로 이루어진 일 군중 적어도 하나의 층으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 실리콘 질화막 및 상기 실리콘 옥시나이트라이드막은 플라즈마 CVD 기술 또는 원자층 증착 기술을 사용하여 500℃보다 낮은 온도에서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 10 항에 있어서,
    상기 스트레스막은 50Å 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 10 항에 있어서,
    상기 스트레스막을 열처리하는 것은 400℃ 내지 550℃의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 열처리는 질소 분위기에서 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,
    상기 활성영역의 상부를 가로지르는 게이트 전극을 형성하고,
    상기 게이트 전극의 측벽 상에 스페이서를 형성하고,
    상기 게이트 전극 및 상기 스페이서를 이온주입 마스크들로 사용하여 상기 활성영역에 N형의 불순물들을 주입하여 상기 게이트 전극의 양 옆에 N형의 소오스/드레인 영역들을 형성하고,
    상기 게이트 전극 및 상기 N형의 소오스/드레인 영역들 상에 샐리사이드 기술을 사용하여 니켈 실리사이드막을 형성하고,
    상기 니켈 실리사이드막을 갖는 반도체기판의 전면 상에 스트레스막을 형성하고,
    상기 스트레스막 상에 하부 층간절연막(lower interlayer insulating layer)을 형성하고,
    상기 하부 층간절연막을 패터닝하여 상기 활성영역 상부의 상기 스트레스막을 노출시키고,
    상기 노출된 스트레스막(exposed stress layer)을 열처리하여 상기 노출된 스트레스막의 물리적인 스트레스를 인장 스트레스(tensile stress)로변환시키거나(convert) 상기 노출된 스트레스막의 인장 스트레스를 증가시키고,
    상기 열처리된 반도체기판의 전면 상에 상부 층간절연막을 형성하는 것을 포함하는 반도체소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 스페이서를 형성하기 전에,
    상기 소자분리막 및 상기 게이트 전극을 이온주입 마스크들로 사용하여 상기 활성영역에 N형의 불순물들을 주입하여 N형의 엘디디 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 19 항에 있어서,
    상기 니켈 실리사이드막은 순수 니켈 실리사이드막(pure nickel silicide layer) 또는 니켈 합금 실리사이드막(nickel alloy silicide layer)인 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 니켈 합금 실리사이드막은 탄탈륨(Ta), 지르코늄(Zr), 타이타늄(Ti), 하프니움(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 몰리브데늄(Mo), 팔라디움(Pd), 바나디움(V) 및 니오비움(Nb)으로 이루어진 일 군중 적어도 하나를 함유하는 것을 특징으로 하는 반도체소자의 제조방법.
  23. 제 19 항에 있어서,
    상기 스트레스막은 실리콘 질화막, 실리콘 옥시나이트라이드막, 저압 화학기상증착 산화막(LPCVD oxide layer), 원자층 증착 산화막 및 에스오지막(SOG layer; spin on glass layer)으로 이루어진 일 군중 적어도 하나의 층으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 실리콘 질화막 및 상기 실리콘 옥시나이트라이드막은 플라즈마 CVD 기술 또는 원자층 증착 기술을 사용하여 500℃보다 낮은 온도에서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  25. 제 19 항에 있어서,
    상기 스트레스막은 50Å 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  26. 제 19 항에 있어서,
    상기 노출된 스트레스막을 열처리하는 것은 400℃ 내지 550℃의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 열처리는 질소 분위기에서 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
KR10-2003-0038889A 2003-06-16 2003-06-16 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법 KR100500451B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2003-0038889A KR100500451B1 (ko) 2003-06-16 2003-06-16 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법
US10/799,788 US7084061B2 (en) 2003-06-16 2004-03-12 Methods of fabricating a semiconductor device having MOS transistor with strained channel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0038889A KR100500451B1 (ko) 2003-06-16 2003-06-16 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20040108141A true KR20040108141A (ko) 2004-12-23
KR100500451B1 KR100500451B1 (ko) 2005-07-12

Family

ID=33509722

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0038889A KR100500451B1 (ko) 2003-06-16 2003-06-16 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법

Country Status (2)

Country Link
US (1) US7084061B2 (ko)
KR (1) KR100500451B1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070000814A (ko) * 2005-06-28 2007-01-03 매그나칩 반도체 유한회사 반도체 소자 제조 방법
KR100714479B1 (ko) * 2006-02-13 2007-05-04 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
KR100800703B1 (ko) * 2006-12-26 2008-02-01 동부일렉트로닉스 주식회사 반도체장치의 제조방법
US7566655B2 (en) 2005-05-26 2009-07-28 Applied Materials, Inc. Integration process for fabricating stressed transistor structure
US8129290B2 (en) 2005-05-26 2012-03-06 Applied Materials, Inc. Method to increase tensile stress of silicon nitride films using a post PECVD deposition UV cure
US8138104B2 (en) 2005-05-26 2012-03-20 Applied Materials, Inc. Method to increase silicon nitride tensile stress using nitrogen plasma in-situ treatment and ex-situ UV cure

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7226834B2 (en) * 2004-04-19 2007-06-05 Texas Instruments Incorporated PMD liner nitride films and fabrication methods for improved NMOS performance
US7192894B2 (en) * 2004-04-28 2007-03-20 Texas Instruments Incorporated High performance CMOS transistors using PMD liner stress
US7528051B2 (en) * 2004-05-14 2009-05-05 Applied Materials, Inc. Method of inducing stresses in the channel region of a transistor
US7679145B2 (en) * 2004-08-31 2010-03-16 Intel Corporation Transistor performance enhancement using engineered strains
US20060118892A1 (en) * 2004-12-02 2006-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Structures to Produce a Strain-Inducing Layer in a Semiconductor Device
JP2006165335A (ja) * 2004-12-08 2006-06-22 Toshiba Corp 半導体装置
US7642205B2 (en) * 2005-04-08 2010-01-05 Mattson Technology, Inc. Rapid thermal processing using energy transfer layers
CN100392830C (zh) * 2005-04-08 2008-06-04 联华电子股份有限公司 制作金属氧化物半导体晶体管的方法
US20060228843A1 (en) * 2005-04-12 2006-10-12 Alex Liu Method of fabricating semiconductor devices and method of adjusting lattice distance in device channel
US7586158B2 (en) * 2005-07-07 2009-09-08 Infineon Technologies Ag Piezoelectric stress liner for bulk and SOI
US20070013012A1 (en) * 2005-07-13 2007-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Etch-stop layer structure
JP4880958B2 (ja) * 2005-09-16 2012-02-22 株式会社東芝 半導体装置及びその製造方法
JP4768399B2 (ja) * 2005-10-31 2011-09-07 株式会社東芝 半導体装置
US7420202B2 (en) * 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
US7550356B2 (en) * 2005-11-14 2009-06-23 United Microelectronics Corp. Method of fabricating strained-silicon transistors
CN1979786B (zh) * 2005-11-29 2010-09-15 联华电子股份有限公司 制作应变硅晶体管的方法
US7888214B2 (en) * 2005-12-13 2011-02-15 Globalfoundries Singapore Pte. Ltd. Selective stress relaxation of contact etch stop layer through layout design
US20070141775A1 (en) * 2005-12-15 2007-06-21 Chartered Semiconductor Manufacturing, Ltd. Modulation of stress in stress film through ion implantation and its application in stress memorization technique
US8153537B1 (en) 2005-12-15 2012-04-10 Globalfoundries Singapore Pte. Ltd. Method for fabricating semiconductor devices using stress engineering
JP2007214538A (ja) * 2006-01-11 2007-08-23 Renesas Technology Corp 半導体装置およびその製造方法
US8729635B2 (en) * 2006-01-18 2014-05-20 Macronix International Co., Ltd. Semiconductor device having a high stress material layer
US20070200179A1 (en) * 2006-02-24 2007-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strain enhanced CMOS architecture with amorphous carbon film and fabrication method of forming the same
US20070249149A1 (en) * 2006-04-21 2007-10-25 International Business Machines Corporation Improved thermal budget using nickel based silicides for enhanced semiconductor device performance
JP4920310B2 (ja) * 2006-05-30 2012-04-18 株式会社東芝 半導体装置およびその製造方法
JP2007335573A (ja) * 2006-06-14 2007-12-27 Hitachi Ltd 半導体装置およびその製造方法
JP2008085050A (ja) * 2006-09-27 2008-04-10 Renesas Technology Corp 半導体装置の製造方法
US8569858B2 (en) * 2006-12-20 2013-10-29 Freescale Semiconductor, Inc. Semiconductor device including an active region and two layers having different stress characteristics
US7843011B2 (en) * 2007-01-31 2010-11-30 Freescale Semiconductor, Inc. Electronic device including insulating layers having different strains
US7732298B2 (en) * 2007-01-31 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal salicide formation having nitride liner to reduce silicide stringer and encroachment
US20080237658A1 (en) * 2007-03-26 2008-10-02 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US7846804B2 (en) * 2007-06-05 2010-12-07 United Microelectronics Corp. Method for fabricating high tensile stress film
TW200910526A (en) * 2007-07-03 2009-03-01 Renesas Tech Corp Method of manufacturing semiconductor device
US7867861B2 (en) 2007-09-27 2011-01-11 Infineon Technologies Ag Semiconductor device employing precipitates for increased channel stress
US20090095991A1 (en) * 2007-10-11 2009-04-16 International Business Machines Corporation Method of forming strained mosfet devices using phase transformable materials
KR101354661B1 (ko) * 2007-10-18 2014-01-24 삼성전자주식회사 반도체 소자의 제조 방법
CN102376575A (zh) * 2010-08-16 2012-03-14 中国科学院微电子研究所 Mos晶体管源漏应力区的形成方法及mos晶体管制作方法
CN102683281B (zh) * 2011-03-07 2015-07-08 中国科学院微电子研究所 一种半导体结构及其制造方法
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US10770586B2 (en) 2018-02-04 2020-09-08 Tower Semiconductor Ltd. Stressing structure with low hydrogen content layer over NiSi salicide
CN116075150B (zh) * 2023-03-07 2023-06-30 合肥晶合集成电路股份有限公司 静态随机存取存储器单元及其制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5264724A (en) * 1989-02-13 1993-11-23 The University Of Arkansas Silicon nitride for application as the gate dielectric in MOS devices
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US6071784A (en) 1997-08-29 2000-06-06 Advanced Micro Devices, Inc. Annealing of silicon oxynitride and silicon nitride films to eliminate high temperature charge loss
US6265271B1 (en) 2000-01-24 2001-07-24 Taiwan Semiconductor Manufacturing Company Integration of the borderless contact salicide process
JP2002198368A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法
US6358806B1 (en) 2001-06-29 2002-03-19 Lsi Logic Corporation Silicon carbide CMOS channel
US6982433B2 (en) * 2003-06-12 2006-01-03 Intel Corporation Gate-induced strain for MOS performance improvement

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7566655B2 (en) 2005-05-26 2009-07-28 Applied Materials, Inc. Integration process for fabricating stressed transistor structure
KR100914570B1 (ko) * 2005-05-26 2009-08-31 어플라이드 머티어리얼스, 인코포레이티드 스트레스가 가해진 트랜지스터 구조물을 제조하는 집적화프로세스
US8129290B2 (en) 2005-05-26 2012-03-06 Applied Materials, Inc. Method to increase tensile stress of silicon nitride films using a post PECVD deposition UV cure
US8138104B2 (en) 2005-05-26 2012-03-20 Applied Materials, Inc. Method to increase silicon nitride tensile stress using nitrogen plasma in-situ treatment and ex-situ UV cure
US8753989B2 (en) 2005-05-26 2014-06-17 Applied Materials, Inc. Method to increase tensile stress of silicon nitride films using a post PECVD deposition UV cure
KR20070000814A (ko) * 2005-06-28 2007-01-03 매그나칩 반도체 유한회사 반도체 소자 제조 방법
KR100714479B1 (ko) * 2006-02-13 2007-05-04 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
KR100800703B1 (ko) * 2006-12-26 2008-02-01 동부일렉트로닉스 주식회사 반도체장치의 제조방법

Also Published As

Publication number Publication date
KR100500451B1 (ko) 2005-07-12
US20040253791A1 (en) 2004-12-16
US7084061B2 (en) 2006-08-01

Similar Documents

Publication Publication Date Title
KR100500451B1 (ko) 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법
KR100870176B1 (ko) 니켈 합금 샐리사이드 공정, 이를 사용하여 반도체소자를제조하는 방법, 그에 의해 형성된 니켈 합금 실리사이드막및 이를 사용하여 제조된 반도체소자
KR100992036B1 (ko) 응력이 가해진 게이트 금속 실리사이드층을 포함하는고성능 ｍｏｓｆｅｔ 및 그 제조 방법
US6653700B2 (en) Transistor structure and method of fabrication
KR101027107B1 (ko) 완전 변환된 반도체 금속 합금에 의한 금속 게이트ｍｏｓｆｅｔ
JP2978736B2 (ja) 半導体装置の製造方法
KR19990083170A (ko) 반도체 장치 및 그 제조 방법
KR20060127270A (ko) 실리사이드화된 게이트 전극을 갖는 반도체 장치를제조하는 방법 및 이 반도체 장치를 포함하는 집적 회로를제조하는 방법
KR100533891B1 (ko) 금속불순물과사전-비정질화를이용한실리사이드층의형성방법
US8575014B2 (en) Semiconductor device fabricated using a metal microstructure control process
US6855592B2 (en) Method for manufacturing semiconductor device
US20050208764A1 (en) Integrated circuit metal silicide method
KR100481185B1 (ko) 완전 게이트 실리사이드화 공정을 사용하여 모스트랜지스터를 제조하는 방법
US7498264B2 (en) Method to obtain fully silicided poly gate
US6756291B1 (en) Method for hardening gate oxides using gate etch process
US7211481B2 (en) Method to strain NMOS devices while mitigating dopant diffusion for PMOS using a capped poly layer
KR100690910B1 (ko) 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법
KR100712523B1 (ko) 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
KR100685898B1 (ko) 반도체 소자의 제조방법
KR100499755B1 (ko) Ｍｄｄ 와 선택적 ｃｖｄ 실리사이드를 갖는 디프서브미크론 ｃｍｏｓ 소스/드레인 제조방법
TW201214575A (en) Metal gate transistor and method for fabricating the same
KR100549001B1 (ko) 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법
KR100487655B1 (ko) 니켈 샐리사이드 공정 및 이를 사용하여 모스트랜지스터를 제조하는 방법
KR100598284B1 (ko) 반도체 소자 제조방법
KR20240035298A (ko) n-형 금속 산화물 반도체 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 15