KR100914570B1 - 스트레스가 가해진 트랜지스터 구조물을 제조하는 집적화프로세스 - Google Patents

스트레스가 가해진 트랜지스터 구조물을 제조하는 집적화프로세스

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지아 리
메이-이 쉬크
아미르 알-바야티
리-쿤 지아
히쳄 엠'사드
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Abstract

형성된 반도체 소자의 스트레스를 제어하기 위해 프로세스 집적화 방식은 하나 이상의 기술을 사용한다. 일 실시예에 따라, 질화물 스페이서 및 폴리실리콘 게이트의 RTP에 의해 제공되는 누적 스트레스 및 차후 높은 스트레스 에칭 정지층의 증착은 변형을 증가시키고 소자 성능을 향상시킨다. 스트레스 제어를 용이하게 하기 위해 게르마늄이 게이트 구조물에 증착 또는 이온주입된다.

Description

스트레스가 가해진 트랜지스터 구조물을 제조하는 집적화 프로세스{INTEGRATION PROCESS FOR FABRICATING STRESSED TRANSISTOR STRUCTURE}
본 정규 출원은 2005년 5월 26일자로 출원되었으며 공동 양도된 미국 특허 출원 60/685,365호 및 2005년 7월 21일자로 출원된 미국 특허 출원 60/701,854호의 우선권을 청구하며, 상기 문헌들은 본 명세서에서 참조된다.
회로들 및 디스플레이들을 제조하기 위한 기판 프로세싱에서, 통상적으로 기판들은 기판 상에서 물질을 증착하거나 에칭할 수 있는 활성화된(energized) 프로세스 가스에 노출된다. 화학적 기상 증착(CVD) 프로세스에서, 고주파수 전압 또는 마이크로파 에너지에 의해 활성화된 프로세스 가스는 기판 상에 층, 충진된 콘택 홀, 또는 다른 선택적 증착 구조물일 수 있는 물질을 증착하는데 이용된다. 증착된 층은 예를 들어, 금속-산화물-반도체 전계효과트랜지스터(MOSFET) 및 다른 소자들과 같이, 기판 상에 능동형 및 수동형 소자들을 형성하기 위해 에칭되거나 또는 다른 방식으로 처리된다. 통상적으로, MOSFET은 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이의 채널 영역을 갖는다. MOSFET 소자에서, 소스와 드레인 사이의 도전성을 제어하도록 게이트 유전체에 의해 채널과 분리되게 채널 위에 게이트 전극이 형성된다.
이러한 소자들의 성능은 예를 들어, 공급 전압, 게이트 유전체 두께, 또는 채널 길이를 감소시킴으로써 개선될 수 있다. 그러나 이러한 종래의 방법들은 소자의 크기 및 간격이 점점 작아짐에 따라 문제시되고 있다. 예를 들어, 매우 작은 채널 길이에서, 단위 면적 당 트랜지스터의 수 및 포화 전류를 증가시키기 위한 채널 길이 감소의 장점은 원치않는 캐리어 속도 포화 효과에 의해 상쇄된다. 감소된 게이트 지연과 같이, 게이트 유전체 두께를 감소시킴으로써 달성되는 유사한 장점은 증가된 게이트 누설 전류 및 시간에 따라 트랜지스터를 손상시킬 수 있는 유전체를 통한 전하 터널링에 의해 작은 소자들에서는 제한된다. 공급 전압을 감소시킴으로써 낮은 동작 전력 레벨은 허용되나 이러한 감소는 트랜지스터의 임계 전압에 의해 제한된다.
트랜지스터 성능을 향상시키도록 비교적 최근 개발된 방법에서, 증착된 물질의 원자 격자는 물질 자체, 또는 스트레스가 가해진(stressed) 증착 물질에 의해 인가되는 힘에 의해 변형되는 하부 또는 상부 물질들의 전기적 성능을 개선시키기 위해 스트레스가 가해진다. 격자 변형(strain)은 실리콘과 같은 반도체의 캐리어 이동도를 증가시킬 수 있어, 도핑된 실리콘 트랜지스터의 포화 전류를 증가시켜 트랜지스터의 성능을 개선시킬 수 있다. 예를 들어, 국한된 격자 변형은 내부 압축 또는 인장 스트레스를 가지는 트랜지스터 부품 물질들의 증착에 의해 트랜지스터의 채널 영역으로 유도될 수 있다. 예를 들어, 게이트 전극의 실리사이드 물질에 대한 스페이서 및 에칭 정지 물질로 사용되는 실리콘 질화물 물질은 트랜지스터의 채널 영역에서 변형을 유도하는 스트레스가 가해진 물질로서 증착될 수 있다. 증착된 물질에서 원하는 스트레스의 형태는 가압되는 물질의 특성에 따라 좌우된다. 예를 들면, CMOS 소자 제조시, 네거티브-채널(NMOS) 도핑 영역들은 포지티브 인장 스트레스를 가지는 인장 가압 물질로 커버되는 반면, 포지티브-채널(PMOS) 도핑 영역들은 네거티브 스트레스 값을 갖는 압축 가압 물질로 커버된다.
따라서, 인장 또는 압축 스트레스와 같이, 예정된 형태의 스트레스를 갖는 스트레스가 가해진 물질을 형성하는 것이 바람직하다. 또한 증착 물질에 생성되는 스트레스의 레벨을 제어하는 것이 바람직하다. 또한 기판 내에 균일하게 국한되는 스트레스 또는 변형이 생성되도록 스트레스가 가해진 물질을 형성하는 것이 바람직하다. 또한 소자를 손상시키지 않고 기판 상의 능동 또는 수동 소자들 위에 스트레스가 가해진 물질을 형성할 수 있는 프로세스가 요구된다. 또한 증착된 막들은 고도로 하부 토포그래피(topography)를 따르는 것이 바람직하다.
도 1은 상부에 증착된 인장 스트레스 실리콘 질화물 물질을 갖는 트랜지스터 구조물의 부분도를 나타내는 기판의 개략적 단면도.
도 2는 다수의 상이한 프로세스 조건하에서 형성된 CVD SiN 막들에 대한 압축 스트레스 및 굴절률을 나타내는 도면.
도 3은 다수의 상이한 프로세스 조건하에서 형성된 CVD SiN 막들에 대한 FT-IR 스펙트럼을 나타내는 도면.
도 4A는 상이한 실란 유량으로 증착된 CVD SiN 막들에 대한 압축 스트레스 및 굴절률을 나타내는 도면.
도 4B는 상이한 페이스플레이트-대-웨이퍼 간격으로 증착된 CVD SiN 막들에 대한 압축 스트레스 및 굴절률을 나타내는 도면.
도 4C는 상이한 수소 가스 유량으로 형성된 CVD SiN 막들에 대한 압축 스트레스 및 굴절률을 나타내는 도면.
도 4D는 상이하게 인가된 전력 레벨에서 증착된 CVD SiN 막들에 대한 압축 스트레스 및 굴절률을 나타내는 도면.
도 5A는 수소 가스를 사용하여 증착된 CVD SiN 막 및 수소 가스를 사용하지 않고 증착된 CVD SiN 막에 대한 압축 스트레스 및 굴절률을 나타내는 도면.
도 5B는 상이한 전력 및 상이한 온도에서 증착된 CVD SiN 막들에 대한 압축 스트레스 및 굴절률을 나타내는 도면.
도 6은 높은 RF 전압의 전력 레벨을 증가시키기 위해 측정된 인장 스트레스 및 상이한 질소 처리 프로세스 주기를 나타내는 그래프.
도 7은 상이한 증착 및 질소 플라즈마 처리 프로세스 주기에서 증착된 층들에 대해 얻어진 인장 스트레스 값들 및 굴절률들을 나타내는 그래프.
도 8은 N2 플라즈마 처리 시간으로 증착된 물질의 인장 스트레스 값들에서의 변화를 나타내는 그래프.
도 9는 상이한 정화 및 펌프 주기를 갖는 프로세스에 대한 인장 스트레스 값에 대한 N2 플라즈마 처리 시간의 효과를 나타내는 그래프.
도 10은 상이한 증착/처리 주기로 형성된 CVD SiN 막들에 대한 막 인장 막 스트레스 대 처리량을 나타내는 도면.
도 11A는 표 Ⅳ에 도시된 다양한 주기 및 시간에서 400℃에서의 증착에서 야기되는 CVD SiN 막에 대한 FT-IR 스펙트럼을 나타내는 도면.
도 11B는 표 Ⅳ에 도시된 다양한 주기 조건하에서의 증착으로부터 야기되는 CVD SiN 막들의 N-H:Si-N 결합의 비율을 나타내는 도면.
도 12A-D는 상이한 프로세스 조건의 변형하에 450℃에서 형성된 CVD SiN 막의 막 스트레스를 나태는 도면.
도 13A는 400℃에서, 상이한 레벨의 아르곤을 포함하는 가스들로부터 형성된 플라즈마를 이용하는 증착후(post-deposition) 처리에 노출된 CVD SiN막들에 대한 수소 함량의 감소 및 인장 스트레스를 나타내는 도면.
도 13B는 도 13A에서 증착된 CVD SiN 막들에 대해, N-H 결합 및 Si-H 결합에 대한 인장 스트레스, H 함량, 및 FT-IR 스펙트럼 피크 면적을 나타내는 도면.
도 13C는 상이한 전력 레벨에서 Ar 플라즈마를 이용하는 증착후 처리에 노출된 CVD SiN 막들에 대한 수소 함량의 감소 및 인장 스트레스를 나타내는 도면.
도 13D는 도 13C에서 증착된 CVD SiN 막들에 대해, N-H 결합 및 Si-H 결합에 대한 인장 스트레스, H 함량, 및 FT-IR 스펙트럼 피크 면적을 나타내는 도면.
도 13E는 500℃에서, 상이한 레벨의 아르곤을 포함하는 가스들로부터 형성된 플라즈마를 이용하는 증착후(post-deposition) 처리에 노출된 CVD SiN막들에 대한 수소 함량의 감소 및 인장 스트레스를 나타내는 도면.
도 13F는 도 13E에서 증착된 CVD SiN 막들에 대해, N-H 결합 및 Si-H 결합에 대한 인장 스트레스, H 함량, 및 FT-IR 스펙트럼 피크 면적을 나타내는 도면.
도 14는 각각의 주기 사이에서 Ar 플라즈마를 이용하여 증착된 CVD SiN막 및 Ar 플라즈마를 이용하지 않고 증착된 CVD SiN막에 대한, 증착/처리 주기의 횟수 대 막 두께를 나타내는 도면.
도 15는 각각의 주기 사이에서 Ar 플라즈마 세정을 이용하지 않고 증착된 CVD SiN막들에 대한 증착/처리 주기의 횟수 대 막 두께를 나타내는 도면.
도 16은 연속 주기 사이에서 다수의 조건하에 형성된 CVD SiN막들에 대한 증착/처리 주기의 횟수 대 막 두께를 나타내는 도면.
도 17은 연속 주기 사이에서 다수의 조건하에 형성된 CVD SiN 막들에 대한 증착/처리 주기의 횟수 대 막 두께를 나타내는 도면.
도 18은 적절한 에너지 빔 소스에 실리콘 질화물 물질을 노출시키기에 적합한 노출 챔버의 개략도.
도 19는 자외선 노출 시간을 증가시키기 위해 상이한 프로세스 조건(A, B)에서 증착된 물질의 인장 스트레스 값에서의 변화를 나타내는 막대 그래프.
도 20은 증착된 직후(as-deposited) 상태(실선)에서 그리고 자외선으로 처리한 이후(점선)에 스트레스가 가해진(stressed) 실리콘 질화물 물질의 퓨리에 변환 적외(FT-IR) 스펙트럼을 나타내는 그래프.
도 21A 내지 도 21E는 자외선 노출 시간에 따라 증착된 실리콘 질화물 물질의 인장 스트레스 증가를 나타내는 그래프로, 도 21A에서는 단일 파장(처리 1) 및 광대역(처리 2) 자외선 노출 모두에 대한 것이다.
도 22A는 UV-방사선을 이용한 증착후 처리에 노출된 CVD SiN 막들에 대한 증착 온도 대 인장 스트레스 및 수축률을 나타내는 도면.
도 22B는 도 22A의 CVD SiN 막들에 대한, Si-H 결함 및 N-H 결합의 FT-IR 스펙트럼 피크 면적의 비율 및 전체 H 함량을 나타내는 도면.
도 23은 증착된 직후 및 UV 방사선으로 처리된 이후 CVD SiN막들의 FT-IR 스펙트럼을 나타내는 도면.
도 24는 상이한 가스 혼합물로부터 형성된 플라즈마로 증착후 처리에 노출된 CVD SiN막들의 RF-IR 스펙트럼을 나타내는 도면.
도 25A-D는 상이한 프로세싱 조건하에 형성된 CVD SiN막들의 등각성(conformality)을 나타내는 전자 현미경의 단면도.
도 26A-B는 상이한 프로세싱 조건 하에 형성된 CVD SiN막들의 모폴로지(morphology)를 나타내는 전자 현미경의 확대 단면도.
도 27은 노출 도즈(dose) 대 물질의 증착 속도를 나타내는 도면.
도 28A는 노출 도즈 대 증착 소도를 나타내는 도면. 도 28B는 500mT*s의 SiH4 노출 도즈 이후 증착된 피쳐 보유 층을 나타내는 현미경 단면도.
도 29A-H는 상이한 프로세싱 조건 하에서 형성된 CVD SiN 막들의 모폴로지를 나타내는 전자 현미경의 단면도.
도 30은 PECVD 증착 챔버인 기판 프로세싱 챔버의 실시예의 개략도.
도 31은 종래의 고압 프로세싱 챔버, 및 낮은 압력에서 동작하도록 본 발명의 실시예에 따라 변형된 챔버의 단순 개략도.
도 32는 도 31의 단면에 도시된 변형된 챔버의 투시도.
도 33은 산화물층의 부가로 증착되고 이후 어닐링 처리된 입자 성능을 나타내는 막대 그래프.
도 34A-C는 증가된 개시층이 사용될 때 증착되고 이후 어닐링 처리된 입자 성능을 나타내는 그래프.
도 35는 산화물층이 증가된 개시층과 조합하여 사용될 때 증착되고 이후 어닐링 처리된 입자를 나타내는 막대 그래프.
도 36은 다양한 방안들이 압축 스트레스 신뢰성을 개선시키기 위해 사용될 때 증착되고 이후 어닐링 처리된 입자 성능을 나타내는 막대 그래프.
도 37A는 프레넬 원리의 특징을 나타내는 도면.
도 37B는 프레넬 원리를 나타내는 현미경 단면도.
도 38A-B는 브루스터 각도 이론을 나타내는 그래프.
도 39A-M은 소자 성능을 향상시키기 위해 다수의 소스로부터 스트레스를 이용하는 통합 프로세스 흐름의 단순 개략도.
도 40은 금속 열 프로세싱이 이용될 때 스트레스가 가해진 질화물막들의 응답 대 막들의 조성(Si-H/N-H) 및 전체 수소 함량을 나타내는 그래프.
도 41은 증착후 NF3 에치-백 프로세스에 대해 절연된 면적 상에서 높은 에칭 속도를 나타내는 그래프.
도 42는 본 발명의 실시예에 따라 NF3 에치-백 프로세스 이후 프로파일 변화 및 패턴 로딩 효과(PLE)를 나타내는 전자 현미경도.
원하는 특성을 갖는 스트레스가 가해진 막을 형성하기 위해 다수의 기술이 조합되어 또는 단독으로 사용될 수 있다. 본 발명에 따른 제 1 세트의 실시예에 따라, 수소 가스의 존재하에 형성된 높은 압축 스트레스 실리콘 질화물막으로 제조된 소자에서 결함이 감소된다. 수소 관통은 증착 이전에 표면의 플라즈마 처리 수행에 의해, 및/또는 증착 이전에 표면 상에 버퍼층 형성을 수행함으로써 방지될 수 있다. 실리콘 질화물막은 수소 가스의 흐름을 이용하여 형성된 높은 스트레스 질화물층 아래에 놓인, 수소 가스 흐름 없이 형성된 개시층을 포함할 수 있다. 또 다른 실시예는 방사선 경화 효율을 증가시키기 위해, 방사선 소스와 제품 사이의 상대적 이동, 및/또는 90°미만의 피쳐 측벽의 제조를 이용한다. 또 다른 실시예는 UV 방사선 또는 플라즈마 처리에 대한 차후 노출에 따라 유리되는 포로젠을 이용한 증착에 의해 막 스트레스를 증가시킨다. 또 다른 실시예는 변형을 증가시키고 성능을 향상시키기 위해 질화물 스페이서 및 폴리실리콘 게이트의 RTP, 및 높은 스트레스 에칭 정지층의 차후 증착에 의해 지속되는 누적 스트레스를 이용한다.
실리콘 질화물을 형성하는 본 발명에 따른 방법의 실시예는, 표면을 갖는 제품을 프로세싱 챔버에 배치하는 단계, 오염물을 제거하기 위해 증착 조건 없이 플라즈마에 상기 표면을 노출시키는 단계, 및 수소 가스 흐름 존재하에 플라즈마-처리된 표면 위로 실리콘 질화물을 증착하는 단계를 포함한다.
실리콘 질화물을 형성하는 본 발명에 따른 방법의 선택적 실시예는, 표면을 갖는 제품을 프로세싱 챔버내에 배치하는 단계, 상기 표면 위로 버퍼층을 형성하는 단계, 및 수소 가스 흐름의 존재하에 버퍼층위로 실리콘 질화물층을 증착하는 단계를 포함한다.
실리콘 질화물을 형성하는 본 발명에 따른 방법의 또 다른 선택적 실시예는, 표면을 갖는 제품을 프로세싱 챔버내에 배치하는 단계, 및 수소 가스 흐름없이 형성된 실리콘 질화물 개시층, 이어서 수소 가스 흐름 존재하에 형성된 높은 압축 스트레스 실리콘 질화물층을 포함하는 막 스택을 상기 표면 상에 증착하는 단계를 포함한다.
소자의 결함을 방지하는 본 발명에 따른 방법의 실시예는 플라즈마로 표면을 처리하는 단계, 및 수소 가스 흐름의 존재하에 처리된 표면 상에 실리콘 질화물층을 증착하는 단계를 포함한다.
소자의 결함을 방지하는 본 발명에 따른 방법의 실시예는 표면 상에 버퍼층을 증착하는 단계, 및 수소 가스의 흐름 존재하에 버퍼층 위에 실리콘 질화물층을 증착하는 단계를 포함한다.
소자의 결함을 방지하는 본 발명에 따른 방법의 선택적 실시예는 수소 가스 흐름 없이 표면 상에 실리콘 질화물 개시층을 증착하는 단계, 수소 가스 흐름 존재하에 개시층 상에 높은 압축 스트레스 실리콘 질화물층을 증착하는 단계, 및 희석된 NH3 플라즈마로 높은 압축 스트레스 실리콘 질화물층을 에치백하는 단계를 포함한다.
본 발명에 따른 막 스택 실시예는 산화물 버퍼층, 및 수소 가스 존재하에 증착되며 높은 압축 스트레스를 나타내는 상부에 놓인 실리콘 질화물층을 포함한다.
본 발명에 따른 막 스택의 또 다른 실시예는 산화물 버퍼층과 높은 압축 스트레스 실리콘 질화물층 사이에 삽입된 실리콘 질화물 개시층을 포함하며, 개시층은 상부 실리콘 질화물층 보다 높은 압축 스트레스를 나타낸다.
자외선 방사선으로 증착된 막을 경화시키는 본 발명에 따른 방법의 실시예는 프로세싱 챔버 내에 상부에 막이 증착된 제품을 배치하는 단계, 및 제품과 자외선 방사선 소스 사이에 상대적 이동을 제공하면서 자외선 방사선 소스로부터의 방사선을 막에 노출시키는 단계를 포함하며, 자외선 방사선은 브루스터 각도에서 표면 상에 충돌한다.
자외선 방사선으로 증착된 막을 경화시키는 본 발명에 따른 방법의 선택적 실시예는 실질적으로 90°미만으로 형성되는 상승된 측벽을 갖는 다수의 피쳐가 그 상부에 형성된 제품을 프로세싱 챔버내에 배치하는 단계, 및 상승된 피쳐의 측벽 각도는 자외선 방사선 소스로부터의 자외선 방사선이 브루스터 각도에서 제품 상의 막에 충돌하도록, 자외선 방사선 소스로부터의 방사선을 제품에 노출시키는 단계를 포함한다.
높은 인장 스트레스를 갖는 실리콘 질화물막을 형성하는 본 발명에 따른 방법의 실시예은 프로젠 존재하에 실리콘 질화물막을 증착하는 단계, 포로젠이 유리되도록 플라즈마 및 자외선 방사선중 적어도 하나를 증착된 실리콘 질화물막에 노출시키는 단계, 및 포로젠의 유리로 야기되는 포어(pore) 크기가 감소되고, 실리콘 질화물막의 N-H 결합이 막에 인장 스트레스를 제공하도록 변형될 수 있게 막을 조밀화시키는 단계를 포함한다.
MOSFET 소자의 성능을 향상시키는 본 발명에 따른 방법의 실시예는 하부에 놓인 실리콘 격자 상에 변형이 제공되도록 폴리실리콘 게이트와 등각인 실리콘 질화물막을 증착하는 단계, 및 실리콘 질화물층의 인장 스트레스를 증가시키고, 폴리실리콘 게이트에 텍스쳐(texture) 및 해당 스트레스를 생성함으로써 하부에 놓인 실리콘 격자 상에 변형이 제공되도록 게이트와 실리콘 질화물막의 급속 열 처리(RTP)를 수행하는 단계를 포함한다. 인장 스트레스를 나타내는 실리콘 질화물 에칭 정지층은 RTP 처리된 실리콘 질화물막 위에 증착되며, 실리콘 질화물 에칭 정지층의 인장 스트레스는 플라즈마 처리 및 자외선 방사선 노출중 하나에 의해 증가된다.
MOS 트랜지스터를 제조하는 본 발명에 따른 방법의 실시예는 게이트 산화물층 위에 폴리실리콘을 형성하는 단계, 폴리실리콘층의 제 1 부분과 접촉하게 게르마늄을 배치하는 단계, 및 게이트가 형성되도록 선택된 부분 외측의 폴리실리콘 및 게이트 산화물층을 제거하는 단계를 포함한다. 인장 스트레스를 나타내는 등각 질화물층은 게이트 위에 형성되며, 게이트에 열 에너지가 인가된다. 등각 질화물층은 에칭되어 게이트 부근에 스페이서 구조물이 형성된다.
MOS 트랜지스터 구조물을 제조하는 본 발명에 따른 방법의 선택적 실시예는 게이트 산화물층 위에 폴리실리콘층을 형성하는 단계, 및 게이트를 생성하기 위해 선택된 부분 외측의 폴리실리콘 및 게이트 산화물층을 제거하는 단계를 포함한다. 인장 스트레스를 나타내는 등각 질화물층이 게이트 위에 형성된다. 게이트에 열 에너지가 인가되며, 등각 질화물층이 에칭되어 게이트 부근에 스페이서 구조물이 형성된다. 실리콘 질화물 에칭 정지층이 게이트 및 스페이서 구조물 위에 형성되며, 에칭 정지층의 인장 스트레스는 증가된다.
MOS 트랜지스터 구조물을 제조하는 본 발명에 따른 방법의 선택적 실시예는 게이트 산화물층 위에 폴리실리콘층을 형성하는 단계, 폴리실리콘층의 제 1 부분과 접촉하게 게르마늄을 배치하는 단계, 및 게이트를 형성하기 위해 선택된 부분 외측의 폴리실리콘 및 게이트 산화물층을 제거하는 단계를 포함한다. 실리콘 질화물 에칭 정지층이 게이트 위에 형성되고, 실리콘 질화물 정지층의 인장 스트레스는 플라즈마 및 UV 방사선중 하나의 노출에 의해 증가된다.
실리콘 질화물을 형성하는 본 발명에 따른 방법의 실시예는 (i) 표면을 갖는 기판을 프로세싱 챔버내에 배치하는 단계, (ii) 플라즈마 없이 실리콘-함유 전구체 가스를 프로세싱 챔버 내의 상기 표면에 노출시킴으로써 상기 표면 상에 실리콘-함유층을 형성하는 단계, 및 (iii) 질소-함유 플라즈마를 프로세싱 챔버 내의 상기 실리콘-함유층에 노출시킴으로써 실리콘 질화물을 형성하는 단계를 포함한다. 단계 (ii)-(iii)는 실리콘 질화물 두께가 증가되도록 반복된다.
실리콘 질화물을 형성하는 본 발명에 따른 방법의 실시예는 (i) 표면을 갖는 기판을 프로세싱 챔버내에 배치하는 단계, (ii) 제 1 질소-함유 플라즈마의 실리콘-함유 전구체 가스를 프로세싱 챔버의 표면에 노출시키는 단계 및 (iii) 실리콘 질화물을 형성하기 위해 제 2 질소-함유 플라즈마로 노출된 표면을 처리하는 단계를 포함한다. 단계 (ii)-(iii)는 실리콘 질화물 두께가 증가되도록 반복된다.
실리콘 질화물을 형성하는 본 발명에 따른 방법의 실시예는 표면을 갖는 기판을 프로세싱 챔버에 배치하는 단계, 및 수소-함유 플라즈마의 실리콘-함유 전구체를 프로세싱 챔버 내의 상기 표면에 노출시킴으로써 상기 표면 상에 실리콘 질화물을 증착하는 단계를 포함한다.
본 발명의 목적 및 장점의 보다 명확한 이해는 첨부되는 도면과 관련하여 설명되는 상세한 설명부를 참조로 이루어진다.
화학적 기상 증착(CVD)에 의해 형성된 막에서 등각성 및 스트레스를 증가시키기 위해 다수의 기술들이 단독으로 또는 조합하여 사용될 수 있다. 본 발명에 따른 실시예들은 특히 하부에 놓인 실리콘 격자 상에 변형(strain)이 부과되는 인장 또는 압축 스트레스를 나타내는 등각층들(conformal layers)을 형성하기에 적합하다.
하나의 예시적 분야에서, 인장 또는 압축 스트레스가 가해진 실리콘 질화물 물질은 도 1의 간략화된 단면도에 도시된 MOSFET 구조물(3902)의 제조시 기판 또는 제품(32) 상에 형성된다. 증착 및 처리된 실리콘 질화물 물질(20)의 비교적 높은 내부 스트레스는 트랜지스터(24)의 채널 영역(28)의 변형을 유도한다. 유도된 변형은 이를 테면 트랜지스터(24)의 포화 전류를 증가시킴으로써, 트랜지스터 성능을 개선시키는 캐리어 이동도를 채널 영역(28)에서 향상시킨다. 또한 실리콘 질화물 물질(20)은 MOSFET(24) 내부에서 다른 용도, 예를 들어, 에칭 정지 물질로서 사용될 수 있다. 고도로 스트레스가 가해진 실리콘 질화물 물질(20)은 다른 구조물들, 이를 테면 제한되지 않고, 바이폴라 접합 트랜지스터, 캐패시터, 및 액추에이터를 포함하는 다른 트랜지스터들에서도 유용하다. 기판 또는 제품은 실리콘 웨이퍼이거나 또는 게르마늄, 실리콘 게르마늄, 갈륨 비소 및 이들의 조합과 같이 다른 물질로 구성될 수 있다. 기판 또는 제품(32)은 디스플레이 제조에 이용되는 글래스와 같은 유전체일 수 있다.
도 1에 도시된 트랜지스터(24)는 n-형 반도체를 형성하기 위해 VA족 원소로 기판(32)을 도핑함으로써 형성된 소스 영역 및 드레인 영역(36, 40)을 갖는 네거티브형 채널 또는 n-채널 MOSFET(NMOS)이다. NMOS 트랜지스터에서, 소스 영역과 드레인 영역(36, 40) 외측의 기판(32)은 통상적으로 p-형 반도체가 형성되도록 ⅢA 족 원소로 도핑된다. NMOS 채널 영역에 대해, 상부에 놓인 스트레스가 가해진 실리콘 질화물 물질은 인장 스트레스를 갖도록 제조된다.
또 다른 버전에서, MOSFET 트랜지스터(24)는 p-형 반도체를 형성하도록 ⅢA족 원소로 기판을 도핑함으로써 형성된 소스 영역 및 드레인 영역을 가지는 포지티브형 또는 p-채널 MOSFET(PMOS)(미도시)을 포함한다. PMOS 트랜지스터에서, 트랜지스터(24)는 n-형 반도체를 포함하는 기판(32)을 포함하거나 또는 p-형 반도체를 포함하는 기판 또는 제품(32) 상에 형성된 n-형 반도체를 포함하는 웰 영역(미도시)을 포함할 수 있다. PMOS 채널 영역은 압축 스트레스가 가해진 실리콘 질화물로 커버된다.
도시된 버전에서, 트랜지스터(24)는 얕은 트렌치 절연부로 공지된 기술로, 기판(32) 상의 트랜지스터(24) 또는 트랜지스터(24) 그룹 사이에 절연부를 제공하기 위해 트렌치(44)를 포함한다. 통상적으로 트렌치(44)는 에칭 프로세스에 의해 소스 영역 및 드레인 영역(36, 40)에 앞서 형성된다. 트렌치 측벽 라이너 물질(미도시)은 예를 들어, 산화물/산질화물 분위기에서의 급속 열 산화에 의해 트렌치(44)에 형성될 수 있으며, 이는 트렌치(44)(및 다른 곳에) 상에 둥글고 날카로운 코너일 수 있다. 하나의 버전에서, 트렌치(44)는 채널 영역(28)에 인장 스트레스를 제공하기 위해 사용될 수 있는 인장 스트레스를 가지는 물질(46)로 채워질 수 있다. 트렌치 물질(46)의 증착은 대기압이하 화학적 기상 증착(SACVD) 프로세스를 기초로한 O3/테트라에톡시 실란(TEOS)의 사용을 포함할 수 있는 높은 종횡비 프로세스(HARP)의 이용을 포함할 수 있다. 과도한 트렌치 물질(46)은 예를 들어, 화학저 기계적 연마에 의해 제거될 수 있다.
트랜지스터는 소스 영역과 드레인 영역(36, 40) 사이의 채널 영역(28)의 상부에 게이트 산화물 물질(48) 및 게이트 전극(52)을 포함한다. 도시된 버전에서, 트랜지스터(24)는 게이트 전극(52) 뿐만 아니라 소스 영역과 드레인 영역(36, 40)의 상부에 실리사이드 물질(56)도 포함한다. 실리사이드 물질(56)은 하부에 놓인 소스 영역 및 드레인 영역(36, 40) 그리고 게이트 전극(52)에 비해 높은 전도성을 가지며, 금속 콘택(54)을 통해 트렌지스터(24)로 그리고 트랜지스터(24)로부터의 전기적 신호의 전달을 용이하게 한다. 사용되는 물질 및 형성 프로세스에 따라, 실리사이드 물질(56)은 인장 스트레스를 포함할 수 있으며 채널 영역(28)에 인장 변형(tensile strain)을 형성한다. 도시된 트랜지스터는 실리사이드 물질(56)을 형성하기 위해 실리사이드화(silicidation) 프로세스 동안 분리된 실리사이드 물질(56)을 유지하기 위해 게이트 전극(52)의 대향하는 측벽(68) 상에 위치될 수 있는 스페이서(60) 및 산화물-패드 물질(64)을 포함한다. 실리사이드화 동안, 연속하는 금속 물질(미도시)이 소스 영역 및 드레인 영역(36, 40) 그리고 게이트 전극(52) 뿐만 아니라 질화물 함유 스페이서(60) 위로 증착된다. 금속은 금속 산화물 합금 실리사이드 물질을 형성하도록 소스 영역과 드레인 영역(36, 40)에 있는 하부 실리콘 및 게이트 전극(52)과 반응하나, 스페이서(60)의 질화물 물질과는 덜 반응한다. 따라서, 스페이서(60)는 실리사이드 물질(56)에 있는 금속 합금에 영향을 미치지 않으면서 하부에 놓인 반응되지 않은 금속이 에칭되는 것을 허용한다.
채널 영역(28)의 길이는 게이트 산화물 물질(48)의 길이보다 짧다. 소스 영역(36)과 드레인 영역(40)의 에지들 사이에서 측정된 채널 영역(28)의 길이는 약 90nm이하, 예를 들어, 약 10nm에서 약 90nm일 수 있다. 채널 영역(28)의 길이가 작아짐에 따라, 할로스(halos)로 공지된 이온주입부(implant)(72)는 소스 영역(36)으로부터 드레인 영역(40)으로 또는 드레인 영역(40)에서 소스 영역(36)으로 전하 캐리어가 제어불가능하게 호핑되는 것을 방지하기 위해, 채널 영역(28)으로 카운터-도핑된다(counter-doped).
도 1에 도시된 버전에서, 실리콘 질화물 물질(20)은 실리사이드 물질(56) 위에 형성된다. 실리콘 질화물 물질(20)은 통상적으로 콘택-에칭 정지 물질과 반응하며 채널 영역(28)에 대한 변형을 제공한다. 실리콘 질화물 물질(20)은 인장 스트레스에서 압축 스트레스 범위의 스트레스 값들을 갖도록 증착될 수 있다. 실리콘 질화물 물질(20)에서 스트레스 선택은 트랜지스터(24)의 채널 영역(28)에 제공되는 변형 형태를 선택한다.
앞서 개시된 것처럼, 막 스트레스 및 등각성(conformality)은 하부에 놓인 실리콘 격자 상에 변형을 부가하도록 설계된 막의 2가지 주요한 특성이다. 2005년 2월 11일자로 "TENSILE AND COMPRESSIVE STRESSED MATERIALS FOR SEMICONDUCTORS"란 명칭으로 출원된 미국 정규 특허출원 번호 10/055,936호가 본 명세서에서 참조된다. 상기 이미 출원된 특허 출원은 증착된 막의 스트레스를 제어하기 위해 사용될 수 있는 다양한 기술을 개시한다.
가출원은 화학적 기상 증착(CVD)에 의해 형성된 막의 스트레스 및 등각성을 제어하는 추가의 기술을 개시한다. 인장 또는 압축 스트레스와 같은 2가지 형태의 스트레스 및 증착된 실리콘 질화물의 스트레스가 가해진 물질의 스트레스 값은 하기 개시되는 바와 같이, 증착된 물질의 처리 또는 프로세싱 파라미터의 제어에 의해 증착된 물질에서 설정될 수 있다. 프로세싱 파라미터는 개별적으로 또는 특정하게 조합되어 개시된다; 그러나, 본 발명은 본 명세서에 개시되는 예시적인 개별 파라미터 또는 조합 파라미터로 제한되는 것이 아니며 당업자들에게 명백한 것처럼 다른 개별 파라미터 또는 조합 파라미터를 포함할 수 있다.
하기 섹션은 압축 막 스트레스, 인장 막 스트레스, 및 막 등각성을 각각 제어하는 것에 관한 것이다.
Ⅰ. 압축 스트레스가 가해진 물질
증착 프로세스 및 처리 조건들은 기판 상에 압축 스트레스가 가해진 물질을 증착하기 위해 또는 압축 스트레스 값을 증가시키기 위한 증착 동안 또는 증착 이후에 물질을 처리하기 위해 조절될 수 있다. 설명에 제한을 두지 않고, 높은 압축 스트레스를 가지는 실리콘 질화물의 스트레스가 가해진 물질은 증착된 물질에서 보다 많은 Si-N 결합을 갖는 보다 높은 막 밀도를 달성하기 위해 RF 충격을 증가시키고 Si-H 및 N-H 결합 밀도를 감소시킴으로써 달성될 수 있다는 것이 밝혀졌다. 높은 증착 온도 및 RF 전력은 증착된 막의 압축 스트레스 레벨을 개선시킨다. 또한, 높은 압축 스트레스 레벨은 플라즈마 종의 높은 운동 에너지 레벨에서 증착된 물질에서 얻어진다. 이는 막 밀도가 증가하기 때문에 플라즈마 이온 및 중성자와 같은 활성 플라즈마 종의 충돌이 증착된 물질에 압축 스트레스를 생성하는 것으로 여겨진다.
압축 스트레스가 가해진 실리콘 질화물을 증착하는데 사용되는 프로세스 가스는 인장 스트레스가 가해진 물질의 형성과 관련하여 하기 개시되는 실리콘-함유 및 질소-함유 가스들을 포함한다. 일반적인 증착 프로세스 조건, 이를 테면 상기 프로세스의 무선 주파수 형태 및 전력 레벨, 가스 유량 및 압력, 기판 온도 및 다른 것들은 특정한 다른 설명이 없다면, 인장 스트레스가 가해진 물질의 증착에서 사용되는 것과 대략 동일하다.
압축 스트레스가 가해진 실리콘 질화물 물질을 증착하기 위해, 챔버 속으로 주입되는 프로세스 가스는 실리콘-함유 가스를 포함하는 제 1 성분, 질소-함유 가스를 포함하는 제 2 성분, 및 탄소, 붕소 또는 게르마늄을 포함하는 제 3 성분을 포함한다. 실리콘-함유 화합물은 예를 들어, 실란, 디실란, 트리메틸시릴(TMS), 트리스(디메틸아미노)실란(TDMAS), 비스(제 3급-부틸아미노)실란(BTBAS), 디클로로실란(DCS), 및 이들의 조합물일 수 있다. 탄소-함유 화합물은 상기 언급된 화합물들 이외에, 에틸렌(C2H2), 프로필렌(C3H6), 톨루엔(C7H8), 및 이들의 조합물일 수 있다. 보론 및 게르마늄 함유 화합물은 각각 디보란(B2H6), 보론 클로라이드(B2C14), 및 게르만(GeH4)일 수 있다. 예를 들어, 적절한 실란 유량은 약 10 내지 약 20 sccm이다. 질소 함유 가스는 예를 들어, 암모니아, 질소 및 이들의 조합물다. 적절한 암모니아 유량은 약 50 내지 약 600sccm이다. 프로세스 가스는 반응 가스 성분 보다 매우 큰 용량으로 제공되는 희석 가스를 포함할 수 있다. 희석 가스는 희석제로서 그리고 적어도 부분적으로, 예를 들어 약 500 내지 약 20,000 sccm 유량의 질소와 같이 반응성 질소-함유 가스로서 작용할 수 있다. 포함될 수 있는 다른 가스는 약 100sccm 내지 약 5,000 sccm 유량의, 예를 들어 헬륨 또는 아르곤과 같은 비활성 가스일 수 있다. 프로세스 가스는 실리콘 산-질화물 물질을 증착할 때, 산소-함유 가스, 예를 들면, 산소와 같은 추가 가스를 포함할 수 있다. 특정한 언급이 없다면, 이러한 프로세스에서, 전극 전력 레벨은 통상적으로 약 100 내지 약 400와트로 유지되며, 전극 간격은 약 5mm(200mils) 내지 약 12mm(600mils)이며, 프로세스 가스 압력은 약 1 Torr 내지 약 4 Torr이며, 기판 온도는 약 300 내지 약 600℃이다.
증착 케미스트리(chemistry)로 H2 가스의 주입은 형성되는 결과 막들의 압축 스트레스를 실질적으로 증가시키는 것으로 밝혀졌다. 하기 표 1은 실리콘 질화물 막의 증착을 위한 3가지 개별 조건을 나타낸다.
표 1
도 2는 상기 표 1에 도시된 3가지 개별 증착 조건 하에서 증착된 SiN 막들에 대한 막 스트레스 및 굴절률을 나타낸다. 도 2는 형성되는 막에 의해 나타나는 압축 스트레스에 따른 H2 첨가의 효과를 나타낸다. 도 2는 SiH4/NH3 비율이 주어진 H2 및 Ar 흐름에 대해, 0/3/1의 N2/Ar/H2로 최적화될 때 최상의 압축 스트레스가 달성된다는 것을 나타낸다.
도 3은 상기 표 1에 도시된 1번 및 3번 실리콘 질화물막에 대한 FT-IR 흡수 스펙트럼을 나타낸다. 3번 CVD SiN 막에 대한 FT-IR 스펙트럼은 1번 CVD SiN막의 FT-IR 스펙트럼과 상당히 대조된다. 도 2의 스펙트럼은 수소 가스의 존재하에 증착된 3번 질화물막은 약 3330 cm-1 파수(wavenumber)에서 세기가 증가하는 것을 나타낸다. 이러한 스펙트럼 영역은 압축 스트레스의 증가를 나타내는, 인장 스트레스의 N-H 변형 특성에 해당한다.
프로세스 가스들의 주어진 관련 비율들 내에서, 압축 스트레스를 보다 증가시키기 위해 다른 파라미터들이 변경될 수 있다. 예를 들어, SiN 막은 상이한 유량의 SiH4 및 NH3 하에서 앞서 개시된 0/3/1 N2/Ar/H2 유량 비율에서 CVD에 의해 증착된다. 이들 실험은 60sccm의 SiH4 유량, 및 150 sccm의 NH3 유량을 이용하여 최대 압축 스트레스(G~2.8GPa)의 중심점을 밝혀냈다.
도 4A-4D는 증착된 막의 압축 스트레스 레벨이 다른 프로세스 파라미터를 변화시킴으로써 약 -2.8GPa 이상으로 추가 증가될 수 있다는 것을 나타낸다. 예를 들어, 도 4A는 3개의 상이한 SiH4 유량에서 증착된 CVD SiN 막에 대한 스트레스 및 굴절률을 나타낸다. 도 4A는 SiH4 유량은 압축 스트레스를 증가시키도록 최적화될 수 있다는 것을 나타내다.
도 4B는 3개의 상이한 웨이퍼-대-페이스플레이트 간격 거리에서 증착된 CVD SiN 막에 대한 스트레스 및 굴절률을 나타낸다. 또한 도 4B는 압축 스트레스를 증가시키기 위해 상기 공간 차가 최적화될 수 있다는 것을 나타낸다.
도 4C는 3개의 상이한 H2 유량에서 증착된 CVD SiN 막에 대한 스트레스 및 굴절률을 나타낸다. 도 4C는 압축 스트레스를 증가시키기 위해 H2 유량 파라미터가 최적화될 수 있다는 것을 나타낸다.
도 4D는 3개의 상이한 RF 전력에서 증착된 CVD SiN 막에 대한 스트레스 및 굴절률을 나타낸다. 도 4D는 상기 프로세스 파라미터를 제어함으로써 최대 압축 스트레스가 달성될 수 있다는 것을 나타낸다.
도 5A 및 도 5B는 다수의 프로세스 파라미터 조합의 변형은 CVD SiN 막에 대해 -3.0GPa에 이르는 압축 스트레스를 나타내도록 허용된다는 것을 나타낸다. 특히, 도 5A는 3개의 상이한 온도에서 수소 가스를 사용하여 그리고 수소 가스를 사용하지 않고 증차된 SiN 막들에 대한 스트레스 및 굴절률을 나타낸다. 도 5A는 수소 가스를 이용하여 480℃에서 증착된 막이 -3GPa에 이르는 압축 막 스트레스를 나타낸다는 것을 나타낸다. 도 5B는 75W 또는 100W의 고주파수 전력을 이용하여 480℃에서 H2 및 Ar을 이용하여 증착된 SiN 막에 대한 스트레스 및 굴절률을 나타낸다. 도 5B는 75W의 저주파수에서 증착된 막이 -3GPa의 압축 스트레스를 달성한다는 것을 나타낸다. 가스/압력/공간의 이러한 조합에 대해, 75W의 최적 전력은 가장 높은 압축 스트레스를 갖는 막을 산출한다.
앞서 설명된 바와 같이, 수소 가스의 존재하에 실리콘 질화물 증착은 형성되는 SiN 막에 의해 나타나는 압축 스트레스에서 바람직한 증가를 산출할 수 있다. 그러나, 수소 가스는 유전체 물질을 통해 쉽게 확산될 수 있다는 것이 공지되어 있다. 또한, 반도체 영역으로의 수소 침투는 특히 트랜지스터 레벨에서 소자 신뢰성을 저하시킬 수 있다. 이러한 현상은 높은 스트레스 막이 에칭 정지층으로 사용될 경우 더욱 두드러진다.
수소는 질화물/소자(NiSix) 인터페이스에 축적될 수 있으며, 축적된 수소는 차후 프로세싱 단계 동안 부풀어오름(blistering) 및 박리(delamination)와 같은 물리적 결함을 발생시킬 수 있다는 것이 발견되었다. 박리 지점에서의 잔류물 분선은 Zn 및 Na, 통상적으로 금속 오염물의 존재를 나타낸다. 이러한 물리적 결함 가능성은 압축 스트레스 레벨에 따라 증가되며 질화물막이 낮은 온도에서 증착될 때 더욱 두드러진다.
본 발명의 다양한 실시예에 따라, 결함의 발생을 감소시키고 높은 압축 스트레스 질화물막이 수소 가스의 존재시 증착에 의해 형성될 때 소자 신뢰성을 증가시키기 위한 3가지 방안이 단독으로 또는 조합되어 이용될 수 있다. 일 실시예에 따라, 결함들은 높은 압축 스트레스 실리콘 질화물을 수용하는 표면을 예비-증착 플라즈마 처리함으로써 감소될 수 있다. 또 다른 실시예에 따라, 결함들은 질화물층의 증착 이전에, 높은 압축 스트레스 질화물층을 수용하는 표면 위에 버퍼층을 형성함으로써 감소될 수 있다. 본 발명의 또 다른 실시예에 따라, 결함들은 수소 가스의 존재하에 하부에 놓인 높은 스트레스 SiN 막의 증착 이전에, 수소 없이 SiN 층을 형성함으로써 감소될 수 있다. 이들 각각의 방안이 하기에서 설명된다.
앞서 언급된 제 1 실시예에 따라, 수소의 존재하에 실리콘 질화물을 증착하기 이전에 플라즈마 예비처리 단계가 사용될 수 있다. 이러한 예비-증착 플라즈마 처리는 웨이퍼를 세정하여, Zn 및 Na와 같은 금속성 오염물 또는 잔류 실란과 같이 수소에 의한 관통에 민감한 표면을 만들 수 있는 오염물을 제거한다. 이러한 예비-처리 단계 동안 이용되는 플라즈마는 제한되지는 않지만 질화물막 포스트 어닐링의 결함 수를 감소시키는데 성공적으로 이용되는 N2O, O2 및 NH3-함유 플라즈마를 포함하는 다수의 다양한 환경에서 형성될 수 있다. 예비처리는 SiN이 증착되는 동일한 또는 상이한 프로세싱 챔버에 적용될 수 있다. 플라즈마 처리는 차후 증착 단계 이전에 종료되거나, 또는 SiN 증착 단계로 지속되어 연장될 수 있다. 이러한 예비처리의 특정 파라미터, 이를 테면 기간, 전력, 온도 및 본위기는 원하는 효과를 달성하기 위해 특정 분야에 따라 변할 수 있다.
앞서 언급된 본 발명의 제 2 실시예에 따라, 결함들은 높은 압축 스트레스 질화물을 수용하는 표면 상에 버퍼층을 형성함으로써 감소되어 신뢰성이 개선될 수 있다. 통상적으로 산화물을 포함하는 이러한 버퍼층은 질화물/NiSix 인터페이스에 위치된다. 이러한 산화물은 버퍼층으로서 작용하며, 증착된 SiN 막을 통과해 확산되는 수소를 차단한다. 산화물 버퍼에 도달하는 원자 수소는 분자형 수소를 형성하기 위해 다른 수소 원자와 조합될 수 있으나, Si-N, Si-H 및 N-H 결합의 강도로 인해 분자형 수소를 형성하는 것이 실패할 수 있다. 특히, 수소는 하나의 Si-H 또는 N-H 결합에서 또 다른 Si-H 또는 N-H 결합으로 홉핑되어(hopping) 확산된다. 질화물층에서 산화물층으로 이동하도록, Si-O 결합이 깨지고 Si-N 결합이 형성된다. 이러한 반응 id는 활성적으로 바람직한 것은 아니며, 수소는 질화물층 내에 트랩되어 유지된다. 이런 방식으로, 산화물 버퍼층은 벽으로서 작용하여, Si/SiN 인터페이스에 가스 축적을 방지하며 부풀어오름 및 포스트 어닐링 박리를 감소시킨다.
도 33은 3개의 상이한 두께의 산화물 버퍼층 위로 증착된 높은 압축 스트레스 실리콘 질화물층에 의해 나타나는 오염물을 비교한다. 도 33은 매우 얇은 산화물 버퍼층의 사용으로 약 2 애더(adder)(웨이퍼 당 결함) 이하의 포스트-어닐링 면적 계수(count)가 산출된다는 것을 나타낸다.
상기 언급된 본 발명의 제 3 실시예에 따라, 결함 계수가 감소되어, 높은 압축 스트레스 질화물층을 형성하는데 이용되는 수소 가스의 주입 이전에 개시층을 형성함으로써 신뢰성이 향상될 수 있다. 앞서 개시된 것처럼, 질화물층의 원하는 높은 압축 스트레스 특성은 증착 동안 수소 가스의 존재로 유도된다. 제 3 실시예에 따라, 상기 수소 가스의 관통은 수소 존재 없이 증착의 초기 단계에서 수행됨으로써 감소될 수 있어, 형성되는 실리콘 질화물 개시층은 높은 압축 스트레스를 타나내지 않는다. 일단 개시층이 형성되면, 수소 가스가 증착 가스 혼합물로 주입되어, 원하는 레벨의 압축 스트레스를 갖는 상부 실리콘 질화물을 만든다.
개시층의 역할은 높은 압축 스트레스를 증착하는 동안 플라즈마에서 발생되는 잠재적인 전자 서지(surge)로부터 소자를 보호하는 것이다. 개시층 두께를 적절히 조절함으로써 개시층은 수소 확산에 대한 배리어로 작용할 수 있다. 본질적으로 개시층은 수소 축적 제거를 돕는 배리어를 형성한다.
도 34A는 상이한 두께의 개시층 위로, 400℃에서 형성되고 400℃에서 5시간 동안 어닐링된 높은 압축 스트레스 실리콘 질화물층에 의해 관찰되는 애더 수를 나타낸다. 도 34A는 두꺼운 개시층의 사용이 미립자 성능 포스트-어닐링을 개선시킨다는 것을 나타낸다. 또한 도 34A는 포스트-어닐링 면적 계수가 약 35Å의 두께를 갖는 개시층(5초 동안 증착됨)과 비교할 때, 약 90Å 이상 두께의 질화물층(12초 동안 증착됨)에 대해 약 3 애더 미만으로 감소될 수 있다는 것을 나타낸다.
도 34B는 동일한 두께의 개시층(10초 동안 증착됨) 위로, 480℃에서 형성된 가변 두께의 높은 압축 스트레스 막의 미립자 성능을 나타낸다. 도 34B는 10초 동안 개시층 증착은 적어도 1500Å 두께의 막에 대한 미립자 성능을 개선시킨다는 것을 나타낸다.
도 34C는 5초 또는 10초 동안 증착된 개시층을 포함하는 높은 압축 스트레스 막에 대한 스트레스 대 막 두께를 나타낸다. 도 34C는 5초 내지 10초의 개시층 증가는 약 350Å 이상의 두께를 갖는 막에 대한 스트레스를 크게 변화시키지 않는다는 것을 나타낸다.
압축 스트레스 신뢰성을 증가시키기 위한 앞서 언급된 3가지 방안이 개별적으로 설명되었지만, 이들은 서로 다양하게 조합되어 사용될 수 있다. 예를 들어, 도 35는 480℃에서 증착되고 400℃에서 5시간 어닐링된 4개의 상이한 높은 압축 스트레스 실리콘 질화물막에 대한 미립자 계수를 나타낸다. 제 2 및 제 2 막 스택은 각각 5초 및 10초 동안 증착된 개시층을 포함한다. 제 3 및 제 4 막은 표시된 시간 동안 증착된 산화물층 위로 형성된 개시층을 포함한다.
도 35는 두꺼운 개시층 사용인 "증착된 직후(as deposited)" 막에서의 양호한 미립자 성능을 산출한다는 것을 나타낸다. 도 35는 막 스택이 개시층 아래의 산화물 버퍼층(30-50Å의 두께를 가짐)을 이용하여, 개선된 미립자 성능을 나타낸다는 것을 나타낸다.
도 35는 다양한 상이한 조건 하에 형성된 높은 압축 스트레스 실리콘 질화물층에 대한 미립자 계수 및 면적 계수를 나타낸다. 도 35는 암모니아(NH3)를 이용한 예비-증착 플라즈마 처리가 부풀어오름에 대한 저항성을 개선하는데 있어 가장 효과적이라는 것을 나타낸다. 산화물 버퍼층 및 개시층의 사용 또한 양호한 결과를 나타낸다.
앞서 개시된 본 발명의 3개의 실시예는 낮은-k 유전체 및 증착시 수소 또는 튜테늄을 이용하는 높은 인장 스트레스 실리콘 질화물과 같은 다른 유전체 막이 갖는 집적화(integration)-관련 문제를 해결하는데 이용될 수 있다. 본 발명의 또 다른 실시예에 따라, 3GPa 이상의 압축 스트레스를 갖는 실리콘 질화물 막을 형성하기 위해 튜테늄은 증착 동안 수소 대신 이용될 수 있다.
포스트-증착 NF 3 에치 -백 프로세스
앞서 개시된 것처럼, 실리콘 질화물 유전체막은 다양한 분야에서 배리어 또는 에칭 정지층으로 이용될 수 있다. 웨이퍼에 대한 막 두께 불균일성(예를 들어, 바닥 대 상부 대 측벽 두께)은 하나의 소자에서 다른 소자로 구동 전류 개선에 악영향을 미칠 수 있다. PECVD 유전체막은 절연된 영역 내에서 그리고 폴리-게이트 상부 코너(예를 들어, 브레이드-로우핑(bread loafing)에서 고속 증착을 경험하게 된다. 프로세스 파라미터 변조는 스텝 커버리지 또는 패턴 로딩을 크게 개선시키지 않을 수 있다.
본 발명의 일 실시예에 따라, NF3 에치-백 프로세스는 PECVD 질화물 스텝 커버리지 및 패턴 로딩을 변조시킨다. 희선된 NF3 플라즈마는 스텝 커버리지 프로파일을 변조시키기 위해 증착 이후 질화물막을 에치백하는데 이용될 수 있다. 이러한 에치-백 프로세스는 낮은 에칭 속도 및 원하는 에칭 균일성을 산출한다. 에치-백 프로파일은 PECVD 증착 프로파일과 유사하다. 일 실시예에서, NF3 에치-백 프로세스는 증착 프로세스와 동일한 챔버에서 수행되며 증착 종료시 작동할 수 있다. 선택적으로, 에치-백 프로세스는 증착/에칭 시퀀스로 작동할 수 있다. NF3 프로세스 파라미터는 에칭 프로파일이 증착 프로파일과 매칭될 수 있도록 변조되도록 조절될 수 있다.
도 41은 포스트 증착 NF3 에치-백 프로세스의 결과를 나타낸다. 도 41에서, 보다 높은 증착 속도가 절연된 면적에 대해 도시된다. 또한, 희석된 NF3 에치-백은 막 스트레스에 영향을 미치지 않고 약 30% 정도 바닥 커버리지 로딩을 감소시킨다. 이는 다른 PECVD 유전체막에 대한 스텝 커버리지를 변조시키는데 이용될 수 있다.
도 42는 M3로 표시된 실리콘 질화물층의 NF3 에치-백 이후 프로파일 변화 및 패턴 로딩 효과(PLE) 개선을 나타낸다. M3는 질화물 브레드-로우핑 프로파일을 나타낸다. M3 프로파일은 NF3 에치-백 프로세스 이후 변경되었다. M3 압축 질화물의 포스트 증착 NF3 에치-백 이후, PLE가 개선되었다.
Ⅱ. 인장 스트레스가 가해진 물질
설명으로 제한되지 않고, 높은 인장 스트레스 값을 가지는 실리콘 질화물의 스트레스가 가해진 물질은 다수의 기술들을 단독으로 또는 조합하여 사용함으로써 얻어질 수 있으며, 순수 수소 함량 또는 증착된 실리콘 질화물 물질에서 실리콘-수소 및 질소-수소 결합(각각 Si-H 및 N-H 결합)의 양을 감소시키는 것으로 밝혀졌다. 실리콘-질화물 물질에서 Si-H 및 N-H 결합을 검출가능한 소량으로 증착된 물질에서 수소 함량을 낮춤으로써 증착된 물질에서 보다 높은 인장 스트레스 값이 발생되는 것으로 여겨진다. 또한 몇 개의 상이한 증착 프로세스 파라미터, 증착된 물질의 처리, 또는 이들의 조합은 본 명세서에서 개시되는 것처럼, 증착된 물질에서 낮은 수소 함량을 달성하는데 이용될 수 있다.
본 명세서에서는 "Mechanism of SiNx Deposition from NH3-SiH4 Plasma"(스미스 등, J.Electrochem. Soc., Vol.137, No. 2, 1990.02)가 참조된다. 상기 문헌에서 CVD SiN 막에서 인장 스트레스 형성은 휘발성 암모니아(NH3) 종을 소거시킴으로써 기판 영역에서 막의 조밀화( densification)에 기여한다. 특히, 플라즈마에서 질소 라디칼은 암모니아가 방출되도록 수소를 제거하여, 보이드에 의해 분리된 댕글링 Si 및 N 결합이 남게 될 수 있다. 다음 스트레치(stretched) Si-N 결합이 형성되어 840cm-1에서의 특성 피크에 의한 FT-IR 분석에 의해 검출될 수 있다. 주변 물질에 의해 한정되는 이러한 스트레치 Si-N 결합은 느슨해지지 않아 인장 스트레스를 형성한다.
생성되는 인장 스트레스의 레벨을 증가시키기 위한 다양한 기술이 이용될 수 있다. 하기에 보다 상세히 설명되는 바와 같이, 하나의 기술에 따라, 인장 스트레스는 다수의 연속적인 증착/처리(dep/treat) 주기에서 다수 층의 물질을 형성함으로써 증가될 수 있다. 또 다른 실시예에 따라, 인장 스트레스는 방사선 노출에 의한 차후 경화 이전에 낮은 온도에서 물질을 증착함으로써 강화될 수 있다.
인장 스트레스가 가해진 실리콘 질화물 물질을 증착하기 위해, 챔버 속으로주입되는 프로세스 가스는 실리콘-함유 가스를 포함하는 제 1 성분, 질소-함유 가스를 포함하는 제 2 성분, 및 탄소, 붕소 또는 인을 포함하는 제 3 성분을 포함할 수 있다. 실리콘-함유 가스는 예를 들어, 실란, 디실란, 트리실란(TMS), 트리스(디메틸아미노)실란(TDMAS), 비스(제3급-부틸아미노)실란(BTBAS), 디클로로실란(DCS), 및 이들의 조합물을 포함할 수 있다. 탄소-함유 화합물은 앞서 언급된 가스들 이외에, 에틸렌(C2H4), 프로필렌(C3H6), 톨루엔(C7H8), 및 이들의 조합물일 수 있다. 붕소 및 인 함유 화합물은 각각 디보란(B2H6), 붕소 염화물(B2C14), 및 포스핀(PH3)일 수 있다. 예를 들어, 적절한 실란 유량은 약 5 내지 약 100sccm이다. 질소 함유 가스는 예를 들어, 암모니아, 질소 및 이들의 조합물일 수 있다. 적절한 암모니아 유량은 약 10 내지 약 200sccm이다. 프로세스 가스는 반응성 가스 화합물보다 큰 볼륨으로 제공되는 희석 가스를 포함할 수 있다. 희석 가스는 희석제로서 그리고 적어도 부분적으로는 예를 들어 약 5000 내지 약 30,000 sccm 유량의 질소와 같은 반응성 질소-함유 가스로서 사용될 수 있다. 실리콘 산-질화물 물질을 증착할 때, 프로세스 가스는 예를 들어 산소와 같은 산소-함유 가스와 같은 추가 가스를 포함할 수 있다. 다른 특정한 언급이 없다면, 이러한 프로세스에서, 전형적인 가스 압력은 약 3 내지 약 10 Torr, 기판 온도는 약 300 내지 600℃, 전극 간격은 약 5mm(200mils) 내지 약 12mm(600mils)이며, RF 전력 레벨은 약 5 내지 약 100와트이다.
A. 질소 플라즈마 처리 주기
증착-직후 실리콘 질화물 물질의 스트레스 값은 질소 플라즈마 처리 단계(처리)로 증착된 실리콘 질화물막을 처리함으로써 증가될 수 있다는 것이 밝혀졌다. 이러한 처리 주기는 2개의 프로세스 단계를 갖도록 증착 프로세스를 변조시킴으로써 수행될 수 있다. 제 1 또는 증착 프로세스 단계(dep)에서, 실리콘-함유 가스 및 질소-함유 가스를 포함하는 제 1 성분, 및 희석 질소 가스를 포함하는 제 2 성분을 포함하는 프로세스 가스가 챔버로 주입되고 챔버 전극에 고주파수 또는 저주파수 전압을 인가함으로써 프로세스 가스로부터 플라즈마가 형성된다. 제 2 또는 질소 플라즈마 처리 주기에서, 실리콘-함유 가스 및 질소-함유 가스를 포함하는 프로세스 가스의 제 1 성분의 흐름은 차단되거나 또는 실질적으로 종결된다; 반면 희석 질소 가스를 포함하는 제 2 성분의 흐름은 여전히 진행된 채 유지되며, 플라즈마를 형성하기 위해 전극에 공급되는 고주파수 또는 저주파수 전압이 유지된다. 이러한 2개의 프로세스 주기는 실리콘 질화물 물질을 증착하는 동안 다수 번 반복된다.
다시, 설명에 의해 제한되지 않고, 질소 플라즈마 주기는 증착된 실리콘 질화물의 수소 함량을 추가로 감소시키는 것으로 여겨진다. 질소 플라즈마 주기는 증착된 물질로부터의 실리콘-수소 결합을 감소시킴으로써 증착된 실리콘 질화물 물질에서의 실리콘-질소 결합 형성을 조장하는 것으로 여겨진다. 그러나, 질소 플라즈마 처리는 증착된 실리콘 질화물 막의 얇은 표면 영역에만 영향을 미치기 때문에, 질소 처리 주기는 짧은 증착 프로세스 주기 이후에 형성되어, 실질적으로 증착된 막의 전체 두께를 질소 플라즈마 처리가 관통하도록 충분히 얇은 실리콘 질화물막 만이 기판 상에 증착된다. 질소 플라즈마 처리가 전체 두께의 실리콘 질화물막을 증착한 후에 수행된다면, 증착된 물질의 얇은 표면 영역만이 적절하게 처리된다.
변조된 증착 프로세스는 충분한 수의 증착 주기를 포함하며 이어서 원하는 막 두께를 달성하기 위한 플라즈마 처리 주기를 포함한다. 예를 들어, 각각 제 1 증착 주기 및 제 2 질소 플라즈마 처리 주기를 포함하는 20회의 프로세스 주기를 포함하는 증착 프로세스는 500 옴스트롱의 두께를 갖는 인장 스트레스가 가해진 실리콘 질화물 물질을 증착한다. 각각의 증착 주기는 약 2초 내지 약 10초, 보다 통상적으로는 약 5초 동안 수행되며, 각각의 질소 플라즈마 처리 주기는 약 10초 내지 약 30초 동안, 보다 통상적으로는 20초 동안 수행된다. 증착된 인장 스트레스가 가해진 실리콘 질화물 물질은 500 옴스트롱의 두께를 가지며, 증착된 물질의 인장 스트레스 값은 질소 플라즈마 처리에 의해 1.4GPa로 증가한다. 이는 하기 표 2에 도시된 것처럼, 증착된 직후 실리콘 질화물 물질의 인장 스트레스에 대한 10 내지 20% 개선을 나타낸다.
표 2
인장 막 스트레스(GPa)
온도 400℃ 430℃ 450℃ 480℃ 500℃
베이스라인(단일 물질) 1.0 1.1 1.2 1.3 1.35
NPT(1)-20초 처리 1.3 1.35 1.44 1.44 1.43
NPT(2)-10초 처리 1.3 1.35 1.4 1.4 1.43
NPT =질소 플라즈마 처리
표 2는 증착 동안 증가된 기판 온도로, 다수의 질소 플라즈마 처리 주기를 이용하여/이용하지 않고 증착된 실리콘 질화물 물질의 인장 스트레스의 개선을 나타낸다. 베이스라인(단일 물질) 실리콘 질화물막은 질소 플라즈마 처리 주기를 사용하지 않고, 앞서 개시된 프로세스 조건을 이용하여 단일 증착 프로세스 주기에서 증착된다. 베이스라인 막은 기판 온도가 400에서 500℃로 증가함에 따라 인장 스트레스가 1GPa에서 1.35GPa로 증가한 것을 나타낸다. NPT(질소 플라즈마 처리)막은 다수의 증착 및 질소 플라즈마 프로세스 주기로 증착된다 - NPT(1)은 20초 질소 플라즈마 처리 주기에 해당하며 NPT(2)는 10초 질소 플라즈마 처리 주기에 해당한다. 양쪽 NPT 막들에 대해, 인장 스트레스는 질소 플라즈마 처리로 베이스라인 막에서 증가되며 또한 기판 온도에 따라 증가된다.
도 6은 상이한 질소 플라즈마 처리 프로세스 조건에 대해 증착된 물질의 인장 스트레스 값에 따라 전극(105, 109)에 인가되는 높은 RF 전압의 전력 레벨 증가에 대한 효과를 나타낸다. 제 1 프로세스(A)는 7초 동안의 증착 단계, 및 이어서 40초 동안의 플라즈마 처리 단계를 포함하며, 20 주기 동안 반복된다. 제 2 프로세스(B)는 5초 동안의 증착 단계, 이어서 40초 동안의 플라즈마 처리 단계를 포함하며, 30 주기 동안 반복된다. 제 3 프로세스는 4초 동안의 플라즈마 안정화 단계, 5초 동안의 증착, 및 40초 동안의 플라즈마 처리를 포함하며, 30주기 동안 반복된다. 제 1 및 제 3 프로세스는 가장 높은 인장 스트레스 값을 산출하며, 높은 무선 주파수가 40와트 남짓의 전력 레벨로 설정될 때, 인장 스트레스 값은 피크 레벨의 한쪽 측면에서 감소된다. 제 3 프로세스는 0와트 전력에서 1000MPa 남짓에서 100와트의 전력에서 900MPa의 인장 스트레스 값으로부터 전력 레벨을 증가시키기 위해 인장 스트레스 값이 지속적으로 감소된다. 따라서 20 내지 60 와트의 전력 레벨, 보다 바람직하게는 45 와트의 전력 레벨이 질소 플라즈마/증착 프로세스에 대해 선택된다.
도 7은 상이한 증착 프로세스 및 상이한 질소 플라즈마 처리 주기 하에 증착된 층들에 대해 얻어진 인장 스트레스 값 및 굴절률을 나타낸다. 상부 라인은 측정된 인장 스트레스 값을 나타내며 바닥 라인은 측정된 굴절률을 나타낸다. 프로세스는 단지 증착 프로세스: RF 전력이 없이, 즉, 단지 열적 충격만의 효과를 보기 위해 40초 정화를 이용한 프로세스: 20초 정화 다음 20초 플라즈마 단계를 이용한 프로세스: 40초 플라즈마 단계를 이용한 프로세스: 20초 플라즈마 단계 다음 20초 정화를 이용한 프로세스: 3초 고속 정화 다음 20초 플라즈마 단계를 이용한 프로세스: 3초 펌프 및 20초 플라즈마 단계를 이용한 프로세스: 및 3초 고속 정화 및 10초 플라즈마 단계를 이용한 프로세스를 포함한다. 층들은 30초 연속 주기의 시퀀스를 수행함으로써 형성된다.
가장 높은 인장 스트레스 값은 3초 펌프, 20초 플라즈마 및 3초 고속 정화, 10초 플라즈마 프로세스로 달성된다. 가장 낮은 인장 스트레스 값은 단지 증착 주기 및 10초 정화 프로세스에서 측정된다. 일반적으로, 얻어지는 스트레스 값은 10초 이상 긴 플라즈마 처리 주기 동안 최대화되어 유지된다; 그러나, 스트레스 값은 펌프 다운 주기가 부가될 때 20초 이상 긴 처리 주기에 대해서는 포화되지 않는다.
하기 표 3은 도 7에 도시된 주기 동안 각각의 단계에 대한 예시적인 프로세스 조건을 나타낸다.
표 3
모든 단계는 400℃에서 수행되며, 웨이퍼-대-페이스플레이트 간격은 430mils임. TFO = 트로틀 밸브 완전 개방.`
단계 SiH4(sccm) NH3(sccm) N2(L) 압력(T) 전력(W) 기간(초)
안정화 25 50 20 6 0 4
증착 25 50 20 6 45 5
펌프 0 0 0 TFO 0 30
고속 펌프 0 0 20 TFO 0 30
정화 0 0 20 6 0 5-40
처리 0 0 20 6 45 20-40
도 8은 증착된 물질의 인장 스트레스 값에 대한 N2 플라즈마 처리 주기의 효과를 나타낸다. 인장 스트레스 값은 약 10초의 처리 기간에 도달할 때까지 증가되며, 이후 인장 스트레스 값은 "포화"를 나타내며 보다 더 커지지는 않는다. 굴절률은 처리 온도 증가에 따라 약간 증가한다.
도 9는 3초 고속 정화 및 3초 펌프를 갖는 프로세스에 대한 인장 스트레스에 따른 처리 주기의 효과를 나타낸다. 도 9의 인장 스트레스 값은 약 20초에 이르는 처리 시간 동안이지만 도 8에 도시된 것처럼 큰 "포화"를 나타내지는 않는다.
질소 플라즈마 처리에서 추가 단계의 구현은 형성되는 막에서의 인장 스트레스 레벨의 보다 큰 증가를 산출할 수 있다. 표 4는 N2 플라즈마 노출의 다양한 다수의 주기에 대한 프로세스 시퀀스를 요약한 것이다.
표 4
프로세스 시퀀스 단계 시간(x #주기)(sec) 두께(Å) RI 스트레스(MPa) 처리량트윈 툴(웨이퍼/시간)
증착만(베이스라인) 134 500 1.847 1000 20
증착/처리(DP) 10/20(x5) 525 1.847 1100 10
안정화/증착/처리(SDT) 4/5/20(x35) 580 1.892 1180 6
안정화/증착/펌프/정화/처리(SDPPuT) 4/5/3/5/20(x30) 510 1.891 1230 4.5
도 10은 표 4에 도시된 N2 플라즈마 노출 주기 각각에 대해, 트윈 챔버 툴에 대한 막 스트레스 대 프로세스 처리량을 나타낸다. 도 10은 각각의 주기에 대한 추가 단계가 프로세스 처리량을 감소시킨다는 것을 나타낸다.
도 11은 다양한 주기 및 표 4에 도시된 시간 하에서 400℃에서 증착으로 인해 형성된 2800Å-두께 CVD SiN 막에 대한 FT-IR을 나타낸다. 도 11은 N2 처리가 Si-H 결합 및 N-H 결합으로부터 수소를 제거하며 각각 2200cm-1 및 3330cm-1에서 피크가 감소된다는 것을 나타낸다. N-H가 N2에 의해 감소되는 추가의 표시는 Si-NH-Si 결합에 해당하는 1167cm-1에서 피크/숄더에서의 감소이다. 이러한 피크 1167cm-1는 막내에 상당수의 N-H 결합이 있는 경우 보다 두드러진다.
임의의 특정 이론에 제한을 두지 않고, N2 처리는 변형된 Si-N 결합의 형성을 유도하는 막내의 수소 함량을 감소시키는 것으로 여겨진다. 증착 이후 추가 단계들(정화 및/또는 펌프)을 도입함으로써, N2 처리의 효과는 강화되며, 이는 챔버내에 많은 증착 가스가 없기 때문이다. 반대로, 잔류 SiH4 및 NH3가 처리 동안 챔버내에 유지되는 경우, 일부 증착은 지속되며 처리는 이미 증착된 물질 속으로 웰처럼 관통할 수 없다.
도 11A는 표 4에 도시된 다양한 주기 조건 하에서의 증착으로 형성되는 CVD SiN 막의 N-H:Si-N 결합의 비율을 나타낸다. 도 11A는 N2 플라즈마 노출 주기에 대한 추가 단계들은 약 40% 정도로 N-H 함량을 감소시키 수 있다는 것을 나타낸다.
표 5는 ProducerSE 툴을 이용하여 증가하는 온도에서 형성된 CVD SiN 막에 대한 스트레스 결과를 나타낸다.
표 5
주기 인장 막 스트레스(GPa)
온도(℃) 400 430 450
베이스라인 1.0 1.1 1.2
D/T 1.1 1.2 -
S/D/T 1.2 1 1.44
S/D/P/Pu/T 1.3 - 1.1
표 5는 변형된 인장 프로세스 방식을 이용하여, 1.5GPa의 인장 스트레스를 갖는 CVD SiN 막이 450℃의 열적 예산 내에서 형성될 수 있다는 것을 나타낸다.
도 12A-D는 이러한 결과를 나타내며, 상이한 프로세스 조건하에서 450℃에서 형성된 CVD SiN 막의 다양한 속성을 나타낸다. 도 12A는 막 스트레스 대 NH3 흐름을 나타내며 1.5GPa의 인장 스트레스가 달성된다는 것을 나타낸다. 도 12B는 막 스트레스 대 N2 흐름을 나타내며, 1.5GPa의 인장 스트레스가 낮은 N2 유량을 이용하여 달성된다는 것을 나타낸다. 도 12C는 막 스트레스 대 전체 SiH4 및 NH3 유량을 나타내며, 막 스트레스가 이러한 프로세스 파라미터의 유력한 함수(strong function)가 아니라는 것을 나타낸다. 도 12D는 막 스트레스 대 인가된 RF 전력을 나타내며, 1.5GPa의 인장 스트레스가 낮은 RF 전력으로 달성된다는 것을 나타낸다.
B. 아르곤( 플라즈마 처리)
앞서 개시된 바와 같이, 질소 함유 가스를 포함하는 플라즈마에 CVD 막 노출은 막의 인장 스트레스를 증가시킬 수 있다. 본 발명의 또 다른 실시예에 따라, CVD 막의 스트레스는 증착 동안 및/또는 증착 이후에 아르곤 가스를 포함하는 플라즈마에 막을 노출시킴으로써 증가될 수 있다.
도 13A-F는 하기 표 6에 도시된 조건하에서 증착/처리 주기에 의해 형성된 CVD SiN 막의 특성을 나타낸다.
표 6
압력 =8.5 Torr
웨이퍼-대-페이스플레이트 간격=300mils
주기 단계 SiH4(sccm) NH3(sccm) N2(L) N2+Ar(L) RF 전력(W)
증착(dep) 60 900 1 - 100
처리(treat) 0 0 - 20 가변
도 13A-B는 포스트 증착 처리 동안 유입된 Ar 가스의 % 변화 효과를 나타내며, 증착 및 처리는 400℃에서 수행된다. 도 13A-B는 증착된 막에서 야기되는 인장 스트레스의 양은 형성된 막에서 수소 함량([H])의 감소와 직접적으로 상관된다는 것을 나타낸다. 도 13A-B는 인장 스트레스의 증가는 아르곤 가스 함량의 함수이며 약 25% 이상의 Ar%에서 포화된다는 것을 나타낸다.
도 13C-D는 포스트 증착 Ar 처리 동안 인가된 RF 전력 레벨의 변화 효과를 나타내면, Ar은 가스 흐름의 25%이며 증착 및 처리 모두가 400℃에서 수행된다. 도 13C-D는 인장 스트레스의 증가는 처리 RF 전력에 큰 영향을 받지 않는다는 것을 나타낸다.
도 13E-F는 다양한 아르곤 양을 포함하는 플라즈마로 처리된 증착막에 대한 온도 변화 효과를 나타낸다. 특히, 도 13E-F의 증착/처리 주기는 550℃에서 수행된다. 도 13E-F으로 형성 막의 인장 스트레스 증가는 막의 수소 함량의 감소와 직접 상관된다는 것이 확인된다. 또한 도 13E-F는 증착이 보다 높은 온도(즉, 550℃ 대 400℃)에서 이루어질 때 처리가 덜 효과적이라는 것을 나타낸다. 도 13E-F는 플라즈마 처리 동안 전체 수소 함량의 보다 낮은 감소를 유도하는 400℃(도 13A-13B)에서 증착된 막과 비교할 때 "증착된 직후" 막에서의 전체 수소 함량이 낮다는 것을 나타낸다.
C. 자외선 방사선 노출
증착된 직후 실리콘 질화물 물질의 인장 스트레스는 자외선 방사선 또는 전자 빔과 같은 적절한 에너지 빔에 대한 노출로 증착된 물질을 처리함으로써 보다 증가된다. 자외선 및 전자 빔 노출은 증착된 물질의 수소 함량을 보다 감소시키는데 이용될 수 있는 것을 여겨진다. 에너지 빔 노출은 CVD 챔버 자체내에서 또는 개별 챔버에서 수행될 수 있다. 예를 들어, 증착되어 스트레스가 가해진 물질을 갖는 기판은 CVD 프로세싱 챔버 내부에서 자외선 또는 전자 빔 방사에 노출될 수 있다. 이러한 실시예에서, 노출 소스는 차후 프로세스 가스의 흐름에 대해 차폐물에 의해 또는 챔버 속으로 노출 소스를 도입시킴으로써 CVD 반응으로부터 보호될 수 있다. 자외선 또는 전자 빔은 스트레스가 가해진 막을 증착하기 위해 CVD 반응 동안 CVD 증착 챔버에서 인시튜로 기판에 적용될 수 있다. 이러한 변형에서, 증착 반응 동안 자외선 또는 e-빔 노출은 형성되는 원치않는 결합을 차단시켜, 증착되어 스트레스가 가해진 물질의 스트레스 값을 증가시킨다.
도 18은 자외선 방사선 또는 전자 빔 처리에 기판(32)을 노출시키는데 이용되는 노출 챔버(200)의 예시적 실시예를 나타낸다. 도시된 형태에서, 챔버(200)는 노출 소스(204)로부터 말단의 방출 위치와 소스(204)에 근접한 상승 위치 사이에서 이동가능한 기판 지지체(104)를 포함하여, 이들 사이에서의 간격 조절을 허용한다. 기판 지지체(104)는 챔버(200)에서 기판(32)을 지지한다. 노출 챔버(200)로부터 기판(32)의 삽입 및 제거 동안, 기판 지지체(104)는 로딩 위치로 이동될 수 있고, 이후 자외선 방사선 또는 전자 빔을 증착된 실리콘 질화물 물질을 갖는 기판에 노출하는 동안, 지지체(104)는 노출 레벨을 최대화시키기 위해 상승된 위치로 올려진다. 또한 챔버(200)는 저항성 부재와 같은 히터(206)를 더 포함하며, 이는 기판(32)의 노출 동안 원하는 온도로 기판(32)을 가열하는데 이용될 수 있다. 가스 입구(208)가 노출 챔버(200)에 가스를 주입하기 위해 제공되며 가스 출구(210)가 챔버(200)로부터 가스를 배기시키기 위해 제공된다.
또한 노출 챔버(200)는 자외선 방사선 또는 전자 빔과 같은 적절한 에너지 빔을 제공하는 노출 소스(204)를 더 포함한다. 절절한 자외선 방사선 소스는 단일 자외선 파장 또는 광대역 자외선 파장을 방출할 수 있다. 적절한 단일 파장 자외선 소스는 172nm 또는 222nm의 단일 자외선 파장을 제공하는 엑시머 자외선 소스를 포함한다. 적절한 광대역 소스는 약 200 내지 약 400nm의 파장을 가지는 자외선 방사선을 생성한다. 이러한 자외선 소스는 미국 퓨젼 컴퍼니 또는 미국 노르드손 컴퍼니에서 입수가능하다. 스트레스가 가해진 실리콘 질화물 물질은 전기적으로 자극될 때 특정 파장에서 방사되는 코팅 가스를 램프에 의해 생성하는 다른 파장을 갖는 자외선 방사선에 노출될 수 있다. 예를 들어, 적절한 자외선 램프는 172nm의 파장을 갖는 자외선 방사선을 발생시키는 Xe 가스를 포함한다. 다른 변형에서, 램프는 상이한 대응 파장을 갖는 다른 가스를 포함할 수 있으며, 예를 들어, 수은 램프는 243nm의 파장을 방사하며, 튜테늄은 140nm의 파장을 방사하며, KrCl2는 222nm 파장을 방사한다. 또한, 일 변형에서, 증착되어 스트레스가 가해진 물질에서 스트레스 값을 변형시키도록 특정하게 조절된 자외선 방사선의 발생은 램프 속으로 가스 혼합물을 주입함으로써 달성될 수 있으며, 각각의 가스는 여기(excitation)에 따라 특정 파장의 방사선을 방출할 수 있다. 가스의 상대 농도를 변화시킴으로써, 방사선 소스로부터 출력의 파장 함량은 원하는 파장이 동시적으로 전체 노출되도록 선택될 수 있어, 필요한 노출 시간이 최소화된다. 자외선 방사선의 파장 및 세기는 증착된 실리콘 질화물 물질에서의 예정된 인장 스트레스 값이 얻어지도록 선택될 수 있다.
CVD 증착 챔버(80) 및 노출 챔버(200)는 단일 로봇 암에 의해 다중-챔버 프로세싱 플랫폼(미도시) 상에 함께 통합될 수 있다. 노출 소스(204) 및 노출 챔버(200)의 지지체, 및 기판 지지체(104), 모터, 밸브 또는 흐름 제어기, 가스 전달 시스템, 트로틀 밸브, 고주파수 전력원, 및 히터(206)를 포함하는 CVD 증착 챔버(80)의 부품들, 및 통합된 프로세싱 시스템의 로봇 암은 적절한 제어 라인에 대해 시스템 제어기에 의해 모두 제어될 수 있다. 시스템 제어기는 제어기의 제어 하에 적절한 모터에 의해 이동되는 기판 지지체(104) 및 트로틀 밸브와 같이 이동가능한 기계적 어셈블리들의 위치를 결정하기 위해 광학 센서로부터의 피드백과 관련된다.
개시된 노출 챔버(200)에서의 노출 처리를 위해, 임의의 개시된 증착 프로세스 또는 업계에 공지된 다른 증착 프로세스에 따른 실리콘 질화물 물질을 갖는 기판이 노출 챔버(200)로 삽입되고 하강 위치에서 기판 지지체(104) 상에 위치된다. 다음 기판 지지체(104)가 상승 위치로 올려지며, 전력이 가해진 지지체의 선택적 히터(206) 및 노출 소스(204)가 작동된다. 노출 동안, 노출 챔버(200)를 통해, 헬륨과 같은 가스가 순환되어 기판과 지지체 사이의 열 전송 속도가 개선된다. 다른 가스가 사용될 수도 있다. 방사선 노출의 주기 이후, 노출 소스(204)는 중단되고 기판 지지체(104)는 배출 위치로 다시 하강된다. 노출된 실리콘 질화물의 스트레스가 가해진 물질을 보유하는 기판이 노출 챔버(200)에서 제거된다.
도 19는, A: 압축 막(45sccm SiH4/600sccm NH3/2000sccm He/30W HF/30W LF/2.5T/480mils/430℃); 및 B: 인장 막(75sccm SiH4/1600sccm NH3/5000sccm N2/50W HF/5W LF/6T/480mils/430℃)를 포함하는 상이한 프로세스 조건에서 증착된 물질의 인장 스트레스 값에 대한 자외선 방사선 처리의 효과를 나타내는 막대 그래프이다. 400℃에서 5분 내지 10분의 상이한 광대역 UV 처리 시간이 이용된다. 전체 증착된 막에 대해, 자외선 방사선 노출은 인장 스트레스 값을 증가시켜, 가장 낮은 인장 스트레스 값을 갖는 물질, 즉 물질 A 및 B에 대한 최상의 개선이 이루어진다. A 및 B는 약 -1500MPa에서 약 -1300MPa로 인장 스트레스 레벨이 증가한다. 물질 C 및 D 또한 증가된다. 자외선 처리는 증착된 물질에 대한 인장 스트레스 값을 증가시킬 수 있다.
증착된 실리콘 질화물 물질의 자외선 방사선 또는 전자 빔 노출은 증착된 물질의 수소 함량을 감소시킬 수 있도록 결정되어, 물질의 인장 스트레스 값을 증가시킬 수 있다. 자외선 방사선에 대한 노출은 바람직하지 못한 화학 결합을 보다 바람직한 화학 결합으로 대체시킬 수 있을 것으로 여겨진다. 예를 들어, 노출시 전달되는 UV 방사선의 파장은 파장을 흡수하는 Si-H 및 N-H 결합과 같이 바람직하지 않은 수소 결합을 방지하도록 선택된다. 다음 남아있는 실리콘 원자는 바람직한 Si-N 결합을 형성하기 위해 이용가능한 질소 원자와의 결합을 형성한다. 예를 들어, 도 20은 증착된 직후 상태(증착 직후- 연속 라인), 및 자외선 방사선 처리 이후(처리된 막- 점선)에 스트레스가 가해진 실리콘 질화물 물질의 FT-IF(퓨리에 변환 적외선 스펙트럼)을 나타낸다. FT-IR 스펙트럼으로부터, 자외선 방사선 처리 이후에, N-H 스트레치 피크 및 Si-H 스트레치 피크 모두의 크기가 상당히 감소되는 반면, Si-N 스트레치 피크의 크기는 증가한다는 것을 알 수 있다. 이는 자외선 처리 이후, 형성되는 실리콘 질화물 물질은 소수의 N-H 및 Si-H 결합을 가지며, 증착된 물질의 인장 스트레스를 증가시키는 것이 요구되는 Si-N 결합 수 증가를 나타내는 것이다.
도 21A 내지 도 21E는 자외선 노출 처리 시간의 상이한 주기로 처리되는 증착된 직후 실리콘 질화물 물질의 인장 스트레스 값 개선을 나타낸다. 도 21A의 실리콘 질화물 물질은 60sccm 유량의 실란; 900sccm 유량의 암모니아; 10,000sccm 유량의 질소; 6Torr 프로세스 가스 압력; 100와트의 전극 전력 레벨; 및 11mm(430mils) 전극 간격의 프로세스 조건하에서 증착된다. 증차된 실리콘 질화물막의 인장 스트레스는 증착된 직후 상태에서 약 700MPa로 측정되었다. x-축 각각에서 포인트 라벨 0 내지 6은 각각 0분(증착된 직후), 10분, 30분, 45분, 1시간, 2시간, 및 3시간의 상이한 자외선 처리 시간에 해당한다. 사면체로 라벨된 라인의 증착된 직후 실리콘 질화물 물질(처리 1)은 광대역 자외선 방사선 소스에 노출되는 반면, 사각형으로 라벨된 라인의 증착된 직후 실리콘 질화물 물질(처리 2)은 172nm에서 단일 파장의 자외선 소스에 노출된다. 광대역 자외선 방사선 소스는 단일 파장 자외선 방사선 소스와 비교할 때 증착된 물질에서 증가된 인장 스트레스를 제공한다.
일반적으로, 자외선 처리 시간이 증가함에 따라, 증착된 직후 막의 인장 스트레스는 700MPa의 오리지널 값에서 약 1.6GPa를 초과하는 값으로 증가된다. 도 21B 및 도 21C의 실리콘 질화물 물질은 도 21B의 샘플은 60sccm 유량의 실란, 600sccm 유량의 암모니아, 및 150와트의 전극 전력 레벨을 사용했고, 도 21C의 샘플은 60sccm 유량의 실란, 300sccm 유량의 암모니아, 및 150와트의 전극 전력 레벨을 사용했다는 것을 제외하고는 도 21A에 도시된 것과 동일한 조건에서 증착되었다. 도 21B 및 도 21C에서, 증착된 직후 물질은 광대역 자외선 방사선으로만 처리되었으며, 처리 시간은 0분 내지 3시간에서, 그러나 도시된 것처럼 8 또는 9 세그먼트에 해당하는 상이한 시간 간격에서 변동된다. 얻어진 최상의 결과가 도 21C에 도시되며, 증착된 직후 실리콘 질화물 물질은 자외선 노출 약 3 시간 이후 800MPa에서 1.8GPa로 인장 스트레스가 증가되었으며, 이는 오리지널 인장 스트레스 값의 거의 2배이다.
도 21D에 도시된 증착된 물질은 60sccm 유량의 실란; 900sccm 유량의 암모니아; 10,000sccm 질소; 100와트의 전극 전력; 7 Torr 압력; 및 11mm 간격을 이용하여 증착되었다. 라인(a)은 약 200 내지 400mm의 UV 파장이 제공되는 퓨전 H UV 광원으로 처리되었으며, 라인(b)는 약 172nm의 UV 파장이 제공되는 엑시머 UV 소스로 처리되었다. 이러한 처리에 대해, 인장 스트레스는 상기 물질을 약 50분 자외선 노출한 이후, 약 800MPa(증착된 직후 실리콘 질화물에 대해)에서 1.8 및 1.4 GPa로 각각 증가했다. 경화 시간은 웨이퍼에 도달하는 광 세기를 증가시키기 위해 UV 램프를 보다 최적화시킴으로써 크게 감소될 수 있다. 도 21E의 샘플은 60sccm 유량의 실란, 300sccm 유량의 암모니아, 10,000sccm 질소, 150와트의 전극 전력, 6Torr의 압력, 및 11mm 간격을 사용하여 증착된다. 증착된 물질은 퓨전 H 소스로 처리된다. 종전대로, 증착된 직후 실리콘 질화물 물질은 약 50분의 처리 이후 약 700MPa에서 1.6GPa로 인장 스트레스가 증가되었다.
상기 설명된 방식으로, CVD 물질의 인장 스트레스는 자외선 방사선에 대한 포스트-증착 노출에 의해 증가될 수 있다. 이러한 스트레스 증가는 UV 처리 시간, 및 증착 시간에서 희석 가스 함량과 같은 프로세스 파라미터를 변경시킴으로써 달성될 수 있다.
또한 "증착된 직후" 막의 조성을 최적화시킴으로써 자외선 노출 효과가 향상될 수 있다. 또한 "증착된 직후"막에서의 수소 함량을 증가시킴으로써 그리고 Si-H/N-H 결합 비율을 약 1:1로 조절함으로써 인장 스트레스가 증가된다는 것이 발견되었다. 막에서 전체 수소 함량은 UV 노출 이전에 증착 온도를 감소시킴으로써 증가될 수 있다. 특히, 증착 시간에서 온도 감소는 UV 방사선에 대한 노출에 의해 차후 경화되는 막에 부가되는 인장 스트레스를 증가시킬 수 있다.
표 8은 UV 방사선 포스트-증착에 노출된 2개의 CVD 실리콘 질화물막에 대한 FT-IR 스펙트럼 데이터를 나타낸다. 제 1 CVD 질화물막은 400℃에서 증착되며 제 2 질화물막은 300℃에서 증착된다.
표 8
UV 경화 이후 증착된 막의 스펙트럼 데이터(3000Å로 정규화된 FT-IR 데이터)
증착 온도 NH 피크중심점(cm-1) NH 피크면적 SiH 피크중심점(cm-1) SiH 피크면적 SiH 피크중심점(cm-1) SiN 피크 면적
400℃ 증착 직후 3355 0.033 2159 0.031 842 0.491
UV 처리 3355 0.022 2170 0.024 836 0.497
% 변화 - 33.8 - 23.5 - 1.1
300℃ 증착 직후 3359 0.042 2146 0.05 847 .43
UV 처리 3360 0.011 2171 0.01 833 0.5
% 변화 - 73.8 - 70.8 - 17.0
표 8은 포스트-증착 UV 처리는 Si-H 및 N-H 결합 모두의 수를 감소시키면서, Si-N 결합 네트워크는 증가시킨다는 것을 나타낸다. 특정 설명에 제한되지 않고, 표 8은 저온 증착이 UV 경화 단계 동안 막이 보다 재구조화되도록 허용하여, 형성되는 막에서 보다 높은 인장 스트레스를 유도한다는 것을 나타낸다.
도 22A는 상이한 온도에서 증착된 다수의 CVD 질화물막의 UV 경화 이후 스트레스 및 막 수축률을 나타낸다. 도 22A는 증착 온도 감소에 따른 스트레스 증가를 나타낸다. 도 22A는 증착 온도 감소에 따른 수축률 증가를 나타낸다. 도 22A의 감소된 증착 온도와 증가된 수축률의 상관관계는 저온에서 초기에 증착된 막에 의해 재구조화가 큰 영향을 받는다는 것을 나타낸다.
도 22B는 상이한 온도에서 CVD에 의해 형성된 SiN 막들의 전체 H 함량([H]), 및 SiH/NH 피크 면적 비율을 나타낸다. 도 22B는 저온 증착시 수소 함량에 따른 막의 인장 스트레스 증가를 나타낸다.
도 23은 300℃에서 증착된 직후, 및 이어서 400℃에서 UV 방사선 노출 이후를 나타내는 CVD 질화물막의 FT-IR 스펙트럼을 나타낸다. 표 9는 러더포드 후방산란 분광계(RBS) 및 수소-포워드 산란(HFS) 방법에 의해 측정된, 증착된 직후, 및 UV 경화 이후 CVD SiN막의 조성을 나타낸다.
표 9
RBS/HFS H(%) N(%) Si(%) Si/N
증착 직후 막 25 43 32 0.74
포스트 UV 처리 막 16.5 48.5 35 0.73
도 23 및 표 9는 저온 증착으로 UV 경화 이후 보다 많은 SiN 결합이 형성되어, 경화된 막에서 보다 높은 스트레스가 유도된다는 것을 나타낸다.
N2 처리 및 UV 처리 모두는 동일한 원리에 기초한다. 특히, Si-H 및 N-H 결합이 깨지고 수소가 막에서 제거된다. 이러한 수소 제거는 막내에 Si 및 N의 댕글링 결합을 남겨 새로운 Si-N 결합이 형성될 수 있다. 이러한 새로운 Si-N 결합은 변형되며, 이는 Si 및 N 원자들은 네트워크에 의해 적소에 고정되어 변형을 완화시킬 수 없기 때문이다.
그러나, N2 처리 기술은 N 라디칼/이온의 침투 깊이, 및 이러한 N 라디칼/이온의 에너지에 의해 제한된다. 에너지 증가는 바람직하지 못하며, 이는 N이 막내에 주입되어, 인장 스트레스를 감소시키기 때문이다.
반대로, UV 처리 기술은 벌크 효과(bulk effect)를 갖는다. 전체 막은 일단 한번 처리될 수 있어 프로세스는 보다 효율적이며 보다 많은 결합이 깨질 수 있다. 또한, 200nm 아래의 파장을 방출하는 광대역 UV 소스가 사용되기 때문에, UV 에너지는 변형된 Si-N 결합을 형성하도록 댕글링 결합의 재-결합을 촉진시킨다. 특히, 소정의 댕글링 결합은 모든 막을 형성하는 동안 유지된다. 이러한 댕글링 결합은 막의 전기적 특성을 퇴화시키는 효과를 갖는다. 이러한 댕글링 결합은 특히, Si 댕글링 결합과 N 댕글링 결합 사이의 간격이 너무 큰 경우, 순차적인 처리를 견딜 수 있다. UV 처리 기술은 2가지 형태(Si 및 N)의 댕글링 결합이 원하는 Si-N 결합을 형성하도록, 필요한 활성 에너지를 제공한다.
앞서 언급한 바와 같이, UV 처리는 질화물층의 인장 스트레스를 증가시키는데 이용되는 기술중 하나이다. UV 경화의 효율은 실리콘 질화물층 및 기판 토포그래피의 광학 특성과 직접적으로 상관된다.
UV 경화 효율의 증가는 높은 스트레스 질화물막의 제조력 및 스트레스 레벨을 향상시킬 수 있다. 도 34A에 도시된 것처럼 프레스넬 원리는 게이트 대 게이트 간격이 UV 광 파장과 동일한 크기인 경우, 폴리 게이트의 측벽 및 바닥 코너와 같이 처리되지 않은 일부 남아있는 영역에 회절이 발생할 수 있다는 것을 나타낸다. 도 34B는 라이트 밴드 및 다크 밴드가 수반되는 에지에 대해 다크 밴드로 조명된 영역의 사진을 나타낸다. 도 34B에는 바닥 및 측벽 부근에 충분한 다크 영역이 표시됨으로써 프레스넬 원리가 확인된다.
UV 경화 효율은 프레스넬 효과 및 브루스터 각도 이론을 방지하기 위해 소자 측벽 프로파일과 UV 광의 입사의 적절한 처리에 의해 향상될 수 있다. 이러한 이론에 따라, 광 흡수율은 진공 및 질화물의 굴절률로부터 계산된 임계 각도에 대해 최적화된다. 소정의 SiNx 막에 대해, 이러한 각도는 63 내지 66도 사이로 계산된다. 도 35A는 기하학적 배향 및 편광의 p- 및 s-성분을 한정함으로써 이러한 이론을 나타낸다. 도 35B는 p-성분에 대한 최소의 브루스터 각도를 나타내는 입사각의 함수로서 각각의 성분에 대한 반사율을 나타낸다. 이러한 브루스터 각도에서, 회절 없이 흡수율을 최대가 된다.
브루스터 각도 이론의 장점을 취하고 UV 광에 의한 막의 상이한 위치의 균일한 처리를 보장하기 위해 본 발명의 실시예에 따른 2가지 방법이 이용될 수 있다. 제 1 실시예에 따라, 기판은 UV 광원을 기준으로 이동하여, 브루스터 각도를 포함하는 다양한 각도에 대해 광이 입사되게 할 수 있다. 선택적 실시예에 따라, 기판 상의 상승된 피쳐들은 90도 미만의 측벽을 갖게 형성되어, 브루스터 각도에서 입사되는 광이 기판 표면에 도달하여 관통된다.
앞서 언급된 것처럼, 막 법선과 UV 입사 방향 간의 각도가 63 내지 66도 사이인 경우 최대 흡수율이 달성된다. 큰 면적을 커버하는 블랭킷 웨이퍼 또는 피쳐 에 대해, 막은 입사광을 고정된 각도로 만들고 웨이퍼 표면에 대해 단지 하나의 배향을 갖는다. 따라서, 본 발명의 일 실시예에 따라, UV 입사 방향은 웨이퍼 위의 반구(hemisphere) 및/또는 축 부근에서 소스를 회전시킴으로써 또는 소스를 기준으로 기판을 회전시킴으로써 변형될 수 있다. 이러한 회전은 웨이퍼 상의 질화물막의 섹션마다 63-66도의 입사각을 갖는 UV 광이 노출되는 것을 보장한다.
본 발명의 선택적 실시예에 따라, 질화물막에 의한 UV 흡수율은 소자 구조가 웨이퍼 표면에 대해 90도 미만의 각도로 오프셋되도록 변형될 때 향상될 수 있다. 패터닝된 웨이퍼에서, 막은 소자 윤관을 따르며 UV 입사각과 막 법선 사이의 각도는 0도에서 180도로 변한다. 피쳐가 90도 미만의 각도로 형성될 때, 브루스터 각도 기준을 만족시킬 가능성이 증가되어 UV 흡수율의 개선 및 인장 스트레스의 직접적인 증가가 유도된다.
UV 소스 방사선 실시예 및 소자 각도 처리 실시예가 UV 경화 효율을 향상시키기도록 함께 사용될 수 있다. 이러한 2개 실시예는 낮은-k유전체와 같이 다른 막들의 포스트-UV 경화 특성을 향상시키기 위해 적용될 수 있다.
본 발명의 또 다른 실시예에서, UV 경화 효율은 포로젠(porogen) 첨가에 의해 향상될 수 있다. UV 경화 효율은 UV 램프 효율 및 증착된 막의 경화 가능성(potential)과 직접적으로 상관된다. 경화 가능성은 경화 동안 막 구조물의 변화와 관련된다. 구조적 변화는 수소의 소거 및 질화물 비정질 네트워크의 재구성을 수반한다. 결국 구조적 변화는 막 특성의 비례적인 변화를 유도한다. 즉 막 굴절률 및 밀도가 증가하고, 막이 수축하며 막의 잔류 스트레스는 보다 인장성을 띠게된다. 포스트-경화 인장 스트레스를 최대화시키기 위해, 막 내의 SiH 및 NH 함량 간의 균형은 유지하면서 막의 수소 함량은 최대화시킬 필요가 있다. 질화물막의 수소 함량은 증착 온도의 유력한 함수이며 약 30%로 제한된다.
본 발명의 실시예에 따라, 경화 가능성을 향상시키기 위해, 실리콘 질화물막을 형성하는 증착 케미스트리에 다양한 온도-가변 분자가 도입될 수 있다. 이러한 온도 가변 분자는 통상적으로 크기가 크며, 파손없이 증착 동안 막에 통합된다.
증착 이후, 분자는 UV 처리 또는 인시튜 플라즈마 처리를 사용하여 제거될 수 있다. 포스트-증착 경화 프로세스 동안, 온도 가변 분자에 의해 미리 점유되는 막의 공간은 폐쇄되어, 변형된 Si-N 결합이 야기되어 막의 인장 스트레스를 증가시킨다. 온도-가변 분자는 하기 표 10에 나열된 것들을 포함하나, 이로 제한되는 것은 아니다.
표 10
온도 가변 분자( 포로젠 )
명칭 화학식
알파-테르피넨(ATRP) C10H10
톨루엔 C7H8
리모넨 C10H16
피란 C6H10O2
비닐 아세테이트 C4H6O2
시클로-펜틴 C8H14
1 메틸 시클로-펜틴 C6H10
5 비닐 바이시클로 헵-2-엔(hept-2-ene) C9H12
시클로-펜틴 옥사이드 C5H8O
Ⅲ. 변형-유도 스페이서
본 발명에 따른 또 다른 실시예는 스파이크 어닐링 프로세스에 의해 유도된 질화물층에서의 스트레스 변화의 장점을 취함으로써 NMOS 소자의 성능을 보다 향상시키는데 유용한 통합 방법을 제공한다. 도 39A-M은 이러한 통합을 위한 프로세스 단계들의 간략화된 단면도를 나타낸다.
도 39A에 도시된 것처럼, 프로세스 통합의 개시 포인트는 얕은 트렌치 절연(STI) 구조물(3906)에 의해 인접한 NMOS 영역(3904)과 이격된 PMOS 영역(3902)을 포함하는 선구 CMOS 구조물(3900)에 있다. 게이트 산화물층(3908)과 상부에 놓인 게이트 폴리실리콘층(3910)은 선구 CMOS 구조물(3900) 위에 스택으로 형성된다.
도 39B는 갭(3912a)을 형성하기 위해 NMOS 게이트의 위치에서 게이트 폴리실리콘/산화물 스택을 노출하는 포토레지스트 마스크(3912)의 패터닝을 나타낸다. 도 39C는 노출된 영역의 폴리실리콘 상에서 수행되는 예비-비정질화 프로세스를 나타낸다. 이러한 예비-비정질화를 위해 가능한 2가지 방법으로는 1) NMOS 폴리 속으로 게르마늄 주입, 또는 2) 선택적 SiGe 증착이 수반되는 NMOS 폴리-실리콘 게이트의 리세싱이 포함된다. 제 2 대안과 관련하여, 산화물 마스크가 결과를 보장하도록 사용될 수 있다.
도 39D는 각각 PMOS 및 NMOS 트랜지스터의 게이트(3903, 3905)를 형성하기 위한 표준 프로세싱 단계들을 나타낸다. 이러한 종래의 프로세싱은 소스/드레인 이온주입, 및 할로(Halo) 이온주입을 위한 폐기가능한(희생) 스페이서의 사용을 포함한다.
인장 스트레스의 부가는 NMOS 채널 영역에 대한 전자 흐름 속도를 증가시킨다. 반대로, 압축 스트레스의 부가는 PMOS 채널 영역에서의 홀의 이동 속도를 증가시킨다. 따라서, 도 39E는 급속 열 처리(RTP) 이전에 PMOS 및 NMOS 게이트 위에 인장 스트레스가 가해진 질화물막(3930)의 증착을 나타낸다.
도 39F-G는 PMOS 영역 위의 인장 스트레스가 가해진 질화물층의 제거를 나타낸다. 도 39F에 도시된 것처럼, 마스크(3931)는 PMOS 영역 위에 놓인 SiN이 노출되도록 먼저 패터닝된다. 도 39G에서, 노출된 SiN은 마스크를 이용하여 선택적으로 에칭되며, 이후 마스크는 제거된다.
도 39E는 1<GPa에서 약 2GPa로 등각의 질화물막의 스트레스를 상승시키는 RTP 어닐링 단계의 성능을 나타낸다. 이러한 RTP 스파이크 어닐링은 폴리실리콘 게이트에 스트레스-유도 텍스쳐(3932)를 형성한다. 선택적으로, 이러한 단계 동안 어닐링은 도펀트를 활성화시키기 위해 사용되는 동적 표면 어닐링의 형태를 취할 수 있다. 이러한 어닐링 방법 또는 임의의 다른 어닐링 방법이 사용되어 NMOS 게이트의 폴리실리콘을 재결정화시키고, 질화물 스트레스를 2.0GPa로 증가시킬 수 있다. 이러한 막에 의해 부가되는 인장 스트레스는 NMOS 소자의 성능을 향상시키는 역할을 한다.
실리콘 질화물층의 조성은 RTP 이후 SiN막의 최상 인장 스트레스가 산출되도록 최적화될 수 있다. 도 40은 상이한 조성으로 증착된 SiN 막에 대한 막 스트레스 대 RTP 온도 스파이크를 나타낸다. 도 40은 RTP에 대한 PECVD 질화물 막의 응답, 대 막의 조성(Si-H/N-H) 및 전체 수소 함량을 나타낸다. SiN 막 포스트 RTP에서 스트레스는 2GPa(인장)이며, 이러한 스트레스 값은 증착 케미스트리를 보다 최적화시킴으로써 잠재적으로 증가될 수 있다.
도 39I-L은 통합 프로세스 흐름에서 다음 일련의 단계를 나타내며, 질화물 스페이서는 게이트 구조물의 형성이 완료되도록, 게이트 산화물/폴리실리콘 스택과 인접하게 형성된다. 특히, 도 39I에서, 중립(neutral) 또는 압축 스트레스의 질화물층(3934)이 전체 구조물 위에 형성된다. 도 39J-K에 도시된 것처럼, 리소그래피 및 에칭이 이용되어 NMOS 영역으로부터 질화물층(3934)을 제거할 수 있다.
도 39L은 각각, 인장 스트레스 SiN층(3930)과 중립/압축 SiN층(3934)의 에칭을 통한 NMOS 및 PMOS 소자에 대한 스페이서 구조물(3950, 3952)의 형성을 나타낸다.
마지막으로, 도 39M은 듀얼 스트레스층 통합을 나타낸다. 할로 이온주입이 수행되고, NiSix와 같은 전도성 콘택이 형성되고, 이어서 질화물 에칭 정지층(ESL)이 형성된다. NMOS 소자 위로 인장 스트레스를 나타내는 SiN ESL(3936)이 형성된다. PMOS 소자 위로 압축 스트레스를 나타내는 SiN ESL(3938)이 형성된다.
일단 증착이 이루어지면, 실리콘 질화물 에칭 정지층은 인장 스트레스가 증가되도록 처리될 수 있다. 예를 들어 증착된 에칭 정지층은 인시튜 플라즈마 처리로 처리된다. 선택적으로 또는 플라즈마 처리와 관련하여, 증착된 에칭 정지층은 막에 의해 경험되는 방사선을 변조시키기 위해 캡핑층을 사용하여 또는 캡핑층을 사용하지 않고, UV 경화로 처리된다. 이러한 캡핑층의 예로는, 제한되지는 것은 아니지만, 비정질 탄소, 산질화물, 또는 높은 스트레스 질화물층과 상이한 흡광계수(extinction coefficient)를 가지는 다른 물질이 포함된다.
도 40A-L에 도시된 통합 개략도는 소자 성능을 향상시키기 위해 몇 가지 상이한 인장 스트레스 소스의 장점을 취한다. 먼저, 질화물 스페이서층의 인장 스트레스가 이용된다. 제 2의 스트레스 소스는 RTP 단계에 의해 폴리실리콘 게이트로 도입되는 것이다. 제 3 스트레스 소스는 게이트 위에 형성된 질화물 에칭 정지층으로부터 이루어진다.
Ⅳ. 향상된 막 등각성
상기 설명은 막 스트레스의 향상에 초점을 두었다. 그러나, 도 1을 참조로 도시되고 개시된 것처럼, 실리콘 격자 상에 변형을 부가하도록 의도된 막의 또 다른 중요한 특성으로는 등각성(conformality)이 있다. 본 발명에 따른 실시예는 낮은 압력에서 수행되는 처리 및 증착을 허용함으로써, CVD 막의 등각성 향상시켜, 막 증착과 처리 사이의 개별적인, 시간 소모적 정화 단계들에 대한 필요성이 소거된다.
개시되는 기판 프로세싱 기술들은 지금까지 약 1 Torr 이상의 압력에서 수행되었다. 그러나, 앞서 도시되고 설명된 바와 같이, 제어된 특성을 나타내는 막의 CVD 프로세스에서 주기는 상이한 조건 하에서 연속적인 증착 및 처리를 수반할 수 있다.
프로세싱 챔버가 약 1 Torr 이상의 압력에서 동작할 때, 이렇게 변화된 조건은 최적의 결과를 달성하기 위해 일반적으로 펌핑 또는 정화 단계를 필요로 한다. 그러나, 표 4 및 도 10을 참조로 도시되고 설명된 바와 같이, 이러한 중간 펌핑/정화 단계들은 프로세싱 시간을 상당히 소비할 수 있어, 실질적으로 처리량을 감소시킬 수 있다.
따라서, 본 발명의 실시예들은 비교적 낮은 압력(즉, 약 20-150mTorr)에서 화학적 기상 증착에 의해 막을 증착하는 방법 및 장치에 관한 것이다. 이러한 낮은 압력 범위에서 챔버를 유지하는데 요구되는 펌핑은 증착 및 처리를 위해 사용되는 가스에 대한 짧은 잔류 시간을 보장하여, 개별 펌핑 또는 정화 단계들에 대한 필요성이 소거된다.
낮은 온도에서의 CVD 프로세싱, 및 개별적인 중간 가스 펌핑/정화 단계들의 동시적 소거는 프로세싱 시간을 충분히 감소시키며, 고도로 등각적인 SiN 막의 형성이 상업적으로 실행되기에 충분하게 처리량을 상승시키는 것으로 밝혀졌다. 특히, 고도의 등각적 CVD SiN 막은 플라즈마 없이 실리콘 전구체를 사용하는 초기 단계가 비정질 실리콘(a-Si)의 고도로 등각적인 층을 형성하는 반복된 주기에 의해 형성된다. 이러한 증착 단계는 등각적인 a-Si 막이 질소-함유 플라즈마에 노출되는 처리 단계로 이어진다. 이러한 주기적인 프로세싱 방식은 주기의 연속적인 증차 및 처리 단계들 사이에 삽입되는 개별 가스 펌핑 및 정화 단계들에 대한 요구조건을 소거시킴으로써 상업적으로 실행될 수 있다.
본 발명의 일 실시예에 따라, 등각적 SiN층은 낮은 압력에서 주기적인 증착 프로세스를 사용함으로써 형성될 수 있으며, 플라즈마가 없는 실란 소크(soak) 증착 단계는 질소-함유 종으로서 N2로부터 형성된 플라즈마 처리로 이어진다. 소정 실시예에서, 플라즈마는 증착된 막의 가격 및/또는 N2의 분해를 보조할 수 있는 아르곤을 포함하여, 증착된 막에서의 N-H 함량을 감소시키고 조밀한 N-H 결합을 형성할 수 있다.
본 발명의 선택적 실시예에 따라, 등각적인 SiN층은 낮은 압력에서 주기적 증착 프로세스를 사용하여 형성될 수 있고, 플라즈마를 사용하지 않는 실란 소크 증착 단계는 질소-함유 종으로서 N2 및 NH3로 형성된 플라즈마 처리로 이어진다.
도 24는 20초 실란 소크에 이어 N2+Ar, 또는 N2+NH3로 형성된 플라즈마에 10초 노출에 의한 처리에 의해 형성된 CVD SiN 막의 FT-IR 스펙트럼을 나타낸다. 도 24는 처리 동안 아르곤의 존재는 N-H 함량의 감소 및 조밀한 SiN 결합 형성을 산출한다는 것을 나타낸다.
또 다른 실험에서, 이러한 SiN 프로세스 방식은 포스트 SiH4 소크 정화 단계를 사용하여 그리고 포스트 SiH4 소크 정화 단계를 사용하지 않고 수행된다. 낮은 압력에서의 포스트 SiH4 소크 정화 단계 프로세싱의 제거는 주기 당 형성되는 SiN층의 두께에 영향을 주지 않는 것으로 밝혀졌다. 특히, 낮은 압력 및 효과적인 펌핑 효율성은 SiH4 소킹(soaking) 단계를 효과적으로 차단한다.
또한, 주기 당 증착된 SiN 물질의 두께는 NH3/N2 플라즈마에 비해 N2/Ar 플라즈마에 의한 처리로 향상될 수 있다는 것이 밝혀졌다. 특히, N2/Ar 플라즈마 처리는 주기 당 약 3-5Å로 증착된 물질의 두께를 산출하는 반면, NH3/N2 플라즈마 처리는 주기 당 약 2-5Å로 증착된 물질의 두께를 산출한다.
도 25A 및 도 25B는 각각 N2+NH3 및 N2+Ar 플라즈마 처리를 이용하여, 350℃의 웨이퍼 온도에서 형성되는 SiN CVD 막을 보유하는 밀집-패키징된 토포그래피 피쳐의 전자 현미경도이다. 도 25A와 도 25B의 비교로 처리 단계에서 Ar 존재는 증가된 N2 분해, 및 개선된 막 모폴로지(mophology) 및 스텝 커버리지를 갖는 것으로 밝혀졌다.
도 25C는 430℃의 높은 웨이퍼 온도에서 N2+Ar 플라즈마로 형성된 SiN CVD 막을 보유하는 밀집-패키징된 토포그래피 피쳐의 전자 현미경도이다. 도 25C와 도 25B의 비교로 증가된 온도는 형성되는 막의 스텝 커버리지를 향상시키는 것으로 밝혀졌다.
도 25D는 430℃의 웨이퍼 온도에서 N2+Ar 플라즈마로 형성된 CVD SiN 막을 보유하는 덜 조밀한 토포그래피의 전자 현미경도이다. 도 25D와 도 25C의 비교로 패턴 로딩 효과(PLE)는 이러한 증착 방식에 의해 향상된다는 것으로 밝혀졌다.
임의의 특정 이론에 제한을 두지 않고, N2 처리는 변형된 Si-N 결합의 형성을 유도하는 막 내에서의 수소 함량을 감소시킨다. 증착 이후 추가 단계(정화 및/또는 펌프)를 도입함으로써, N2 처리의 효과가 향상되며 이는 챔버내에서 더 이상 증착 가스가 존재하지 않기 때문이다. 잔류 SiH4 및 NH3가 챔버내에 존재하는 경우, 처리 동안 증착이 지속되며, 처리는 의도된 증착 단계 동안 이미 증착된 물질을 관통할 수 있다.
도 26A-B는 SiH4 소킹에 의해 형성된 SiN층을 보유하는 상승된 피쳐의 상부 부분을 나타내는 전자현미경의 확대 단면도이다. 도 26A-B의 비교는 N2/NH3 플라즈마로 처리된 질화물층은 Ar/N2 플라즈마에 노출된 막과 비교할 때 원주모양의 입상 막 모폴로지를 나타낸다는 것을 나타낸다.
형성되는 막의 특성은 SiH4 소크 증착 단계, 질소-함유 플라즈마를 이용한 순차적 처리에 따라 좌우된다. 예를 들어, 생성되는 증착막의 모폴로지 품질은 SiH4 소크 단계 동안 노출 도즈(dose)에 의해 영향 받을 수 있다. 하기 설명을 위해, 노출 도즈는 하기 식(Ⅰ)에 의해 정의된다.
(Ⅰ) D= T x PP
(여기서, D=노출 도즈, T=노출 시간, PP= SiH4의 부분압)
증착/처리 주기 당 포화된 막 두께는 표면에 도달하는 SiH4의 진입 플럭스, 및 표면으로부터 SiH4의 탈착(desorption) 속도와 관련된다. 진입 SiH4 플럭스는 노출 도즈와 관련되며, SiH4 탈착 속도는 온도와 관련된다. 따라서, 도 27은 물질의 증착 속도 대 노출 도즈를 나타낸다. 도 27은 증착 속도가 온도 증가에 따라 감소된다는 것을 나타낸다.
도 28A는 증착 소도 대 노출 도즈를 나타낸다. 도 28B는 500mT*s의 SiH4 노출 도즈 이후 증착된 층을 보유하는 피쳐(feature)를 나타내는 현미경 단면도이다. 도 28B는 도 28A의 4번째 데이터 포인트에 해당하는 프로세스 조건에 따라 증착된 실리콘 질화물막의 스텝 커버리지 성능을 나타낸다.
도 29A-H는 SiH4 소크 증착 단계에 이어 하기 표 11에 도시된 다수의 상이한 조건 하에서 질소-함유 플라즈마에 대한 노출에 의한 처리 단계를 이용하여 증착된 막의 모폴로지를 나타내는 전자현미경 단면도이다.
표 11
도면 번호 정화? 온도(℃) 처리 플라즈마 관련 막 모폴로지
29A 아니오 400 NH3 원주 모양
29B N2+Ar 균일
29C 500 NH3 원주 모양
29D N2+Ar 균일
29E 예 400 NH3 원주 모양
29F N2+Ar 균일
29G 500 NH3 원주 모양
29H N2+Ar 균일
도 29A-H는 형성되는 증착된 막의 스텝 커버리지 또는 모폴로지에 따라, 처리 동안 Ar의 첨가 및 온도의 작용을 강조한다. 이들 도면은 높은 온도는 스텝 커버리지 및 막 모폴로지를 향상시킨다는 것을 나타낸다. 특히, 피쳐 측벽 벽-대-상부(S/T)의 스텝 커버리지는 400℃에서 30%, 500℃에서 60%로 개선된다. 막 모폴로지는 원주모양(columnar)/입상(grainy)에서 조밀하고 균일한 막으로 개선된다.
임의의 이론에 제한되지 않고, NH3(특히 희석된 w/N2)에 의한 처리와 N2+Ar에 의한 처리를 비교할 때, N2+Ar에 의한 처리가 보다 바람직하며, 이는 Ar의 첨가는 N2 분해를 향상시킴으로써 플라즈마 밀도를 증가시키기 때문이다. 이는 이전 SiH4 소크로부터 표면에 이미 존재하는 SiH4와 N-라디칼 및 이온들의 보다 많은 반응을 제공한다.
아르곤 가스를 포함하는 플라즈마에 대한 노출은 본 발명의 실시예에 따라 형성된 막의 증착 속도를 실질적으로 향상시키는 것으로 밝혀졌다.
예를 들어, 지금까지의 설명은 SiN이 SiH4 및 NH3 모두를 포함하는 플라즈마로부터 증착되는 프로세싱 방식에 초점을 두었으나, 이는 본 발명에 의해 요구되는 것은 아니다. 본 발명의 선택적 실시예에 따라, NH3:SiH4의 비율은 플라즈마를 사용하지 않고 증착된 물질에서 제로(0)일 수 있다. 이러한 실시예에서, 비정질 실리콘층(a-Si)은 낮은 압력에서 SiH4로부터 초기에 증착된다. 이러한 비정질 실리콘층은 다음 질소, 잠재적으로는 아르곤 및 헬륨을 함유 플라즈마로 순차적으로 처리되어, SiN을 형성한다.
증착 프로세스의 효율은 제 1 전구체의 표면 커버리지에 의해 부분적으로 제한된다. 실리콘-소스 전구체는 100% 표면 커버리지를 갖는 새롭게 형성된 표면 및 초기 형성된 표면 모두에서 화학적으로 흡수된다. 그러나, 질소-함유 전구체는 표면 상에서의 실란(SiH4) 흡수를 방지하여, 다수의 주기에 따른 증착 속도의 감소를 유도할 수 있다.
증착 프로세스 전체에서 일정한 증착 속도 유지는 막 두께 제어에 있어 중요하다. 실질적으로 일정한 증착 속도는 처리되지 않은 전구체를 제거하고 SiNx 표면 상에서 SiH4의 화학적흡수를 향상시키는 표면 활성화 프로세스를 사용하여 달성될 수 있다. 표면 활성화 프로세스는 아르곤(Ar) 세정 단계를 이용함으로써 구현될 수 있다. Ar 라디칼의 역할은 표면 상에 흡수된 과도한 전구체를 제거하는 것이다.
본 발명의 실시예에 따라, Ar은 안정화를 위해 또는 안정화 이후 전환 라인을 통해 챔버 속으로 주입된다. Ar은 챔버 내부의 용량성 플라즈마 방전을 사용하여 또는 원격 플라즈마 유니트(RPS)를 사용하여 변조된다. 플라즈마 전력, 가스 흐름 및 세정 시간은 표면 복구에 영향을 미치는 파라미터들이다.
도 14는 포스트-처리 Ar 플라즈마 세정 단계를 포함하는 방식 및 상기 세정 단계를 포함하지 않는 방식에 대한 주기 수 대 막 두께의 차를 나타낸다. Ar 세정을 사용하지 않을 경우, 증착 속도는 120 주기에 대해 10배 감소된다. Ar 세정을 사용할 경우, 약 0.5ML/주기의 일정한 증착 속도가 달성된다. 유사한 포스트-처리 세정 개념이 다른 형태의 막, 예를 들어 다른 배리어 절연막을 형성하는데 이용될 수 있다.
도 15는 하기 표 7에 도시된 특정 조건하에서 증착-소크(SiH4)/처리(NH3)의 수(number) 대 SiN 막 두께를 나타낸다.
표 7
프로세스 파라미터 주기 단계
단계 SiH4 소크 정화 NH3 안정화 NH3 플라즈마 정화
단계 시간(sec) 20 10 10 10 10
압력(Torr) 4.8 4.8 4.8 4.8 4.8
HF RF 전력(W) 0 0 0 400 0
히터 온도(℃) 400 400 400 400 400
상승 위치(스텝들) 450 450 450 450 450
SiH4 흐름(sccm) 230 0 0 0 0
NH3 흐름(sccm) 0 0 100 100 0
N2 흐름(sccm) 2000 2000 2000 2000 2000
도 15는 증착 속도가 8Å/주기에서 1Å/주기 미만으로 감소된다는 것을 나타낸다. 이러한 증착 속도 감소는 각각의 증착/처리 주기 이후에 막의 표면 상에서 NH3 및 NH3-유도 종의 축적으로 인한 것일 수 있다. 따라서, 다음 주기의 증착 단계에서 SiH4를 흡착하는 표면을 재생성하여 마련하기 위해 각각의 주기의 마지막에 세정 단계를 사용할 수 있다.
도 16은 표 7에 도시된 주기적 증착 프로세스 방식을 이용하여 증착된 SiN 막의 두께를 나타내며, 표면은 연속적인 증착/처리 주기 사이에서 상이한 조건에 노출된다. 도 16은 아르곤 플라즈마에 대한 노출은 중간-주기 세정 방식에서 가장 효과적이라는 것을 나타낸다.
도 17은 표 7에 도시된 주기적 프로세스 방식을 이용하여 증착된 SiN 막의 두께를 나타내며, 표면은 연속적인 증착/처리 주기들 사이에서 상이한 조건에 노출된다. 도 17은 Ar 세정 플라즈마를 발생시키기 위해 인가되는 전력 감소는 증착 속도에서의 추가적 개선을 산출한다는 것을 나타낸다.
V. 기판 프로세싱 챔버들의 실시예
스트레스가 가해진 물질을 증착하는데 사용될 수 있는 기판 프로세싱 챔버(80)의 실시예가 도 30에 개략적으로 도시된다. 예시적인 챔버가 본 발명을 설명하기 위해 사용되었지만, 업계에 공지된 다른 챔버들이 사용될 수도 있다. 따라서, 본 발명의 목적은 상기 챔버의 예시적인 실시예 또는 본 명세서에서 제공되는 다른 실시예로 제한되지 않는다. 일반적으로, 챔버(80)는 실리콘 웨이퍼와 같은 기판(32)을 처리하는데 적합한 플라즈마 강화 화학적 기상 증착(PE-CVD) 챔버이다. 예를 들어, 적절한 챔버로는 캘리포니아 산타클라라의 어플라이드 머티리얼스사로부터 입수가능한 Producer SE 타입 챔버가 있다. 챔버(80)는 프로세싱 영역(100)을 둘러싸는 천정(88), 측벽(92), 및 바닥 벽(96)을 포함하는 엔클로져 벽(84)을 포함한다. 또한 챔버(80)는 프로세스 영역(100) 부근에서 엔클로져 벽(84)의 적어도 일부를 라이닝하는 라이너(미도시)를 포함한다. 300mm 실리콘 웨이퍼를 프로세싱하기 위해, 챔버는 통상적으로 약 20,000 내지 약 30,000㎤, 보다 전형적으로는 약 24,000㎤의 볼륨을 갖는다.
프로세스 주기 동안, 기판 지지체(104)는 하강되며 기판(32)은 입구 포트(110)를 통과하여 로봇 암과 같은 기판 이송기(106)에 의해 지지체(104) 상에 위치된다. 기판 지지체(104)는 로딩 및 언로딩을 위한 하부 위치와, 기판(32)의 프로세싱을 위해 조절가능한 상부 위치 사이에서 이동할 수 있다. 기판 지지체(104)는 챔버(80) 속으로 주입된 프로세스 가스로부터 플라즈마를 발생시키기 위해 밀폐된 전극(105)을 포함할 수 있다. 기판 지지체(104)는 히터(107)에 의해 가열될 수 있으며, 히터(107)는 전기적 저항성 부재(미도시), 가열 램프(미도시), 또는 플라즈마 자체에 의해 가열될 수 있다. 통상적으로 기판 지지체(104)는 기판(32)을 수용하는 수용 표면을 가지며, 챔버 환경으로부터 전극(105)과 히터(107)를 보호하는 세라믹 구조물을 포함한다. 사용시, 무선 주파수(RF) 전압이 전극(105)에 인가되고 직류(DC) 전압이 히터(107)에 인가된다. 기판 지지체(104)의 전극(105)은 기판(32)을 지지체(104)에 정전기적으로 고정하는데 이용될 수 있다. 또한 기판 지지체(104)는 지지체(104) 상에서 기판(32)의 원주를 적어도 부분적으로 둘러싸는 하나 이상의 링(미도시)을 포함할 수 있다.
기판(32)이 지지체(104) 상에 로딩된 이후, 지지체(104)는 지지체(104)와 가스 분배기(108) 사이에 원하는 간격의 갭 거리(ds)를 제공하기 위해 가스 분배기(108)에 근접한 프로세싱 위치로 상승된다. 공간 간격은 약 2mm 내지 약 12mm일 수 있다. 가스 분배기(108)는 기판(32) 양단에 프로세스 가스를 균일하게 분산시키기 위해 프로세스 영역(100) 위에 위치된다. 가스 분배기(108)는 프로세스 영역(100)으로 주입되기 이전에 가스 스트림과 혼합되지 않게 프로세스 영역(100)으로 제 1 및 제 2 프로세스 가스의 2가지 독립적인 스트림을 개별적으로 전달하거나, 또는 프로세스 영역(100)으로 예비혼합된 프로세스 가스를 제공하기 이전에 프로세스 가스를 미리 혼합시킬 수 있다. 가스 분배기(108)는 프로세스 가스의 통과를 허용하는 홀들(112)을 가지는 페이스플레이트(111)를 포함한다. 페이스플레이트(111)는 페이스플레이트에 전압 또는 전위가 인가될 수 있도록 통상적으로 금속으로 이루어져 챔버(80)내에서 전극으로 작용한다. 적절한 페이스플레이트(111)는 양극산화된 코팅과 알루미늄으로 형성될 수 있다. 기판 프로세싱 챔버(80)는 제 1 및 제 2 프로세스 가스를 가스 분배기(108)로 전달하기 위한 제 1 및 제 2 가스 공급부(124a, 124b), 각각 가스 소스(128a, 128b)를 포함하는 가스 공급부(124a, 124b), 하나 이상의 가스 도관(132a, 132b) 및 하나 이상의 가스 밸브(144a, 144b)를 포함한다. 예를 들어, 한 형태에서, 제 1 가스 공급부(124a)는 가스 소스(128a)로부터 제 1 프로세스 가스를 가스 분배기(108)의 제 1 입구(110a)에 전달하는 제 1 가스 도관(132a) 및 제 1 가스 밸브(144a)를 포함하고, 제 2 가스 공급부(124b)는 제 2 가스 소스(128b)로부터의 제 2 프로세스 가스를 가스 분배기(108)로 전달하는 제 2 가스 도관(132b) 및 제 2 가스 밸브(144b)를 포함한다.
프로세스 가스는 프로세스 가스로부터 플라즈마를 형성하기 위해 프로세스 가스에 예를 들어, 고주파수 전압 에너지의 전자기에너지를 결합시킴으로써 에너지가 공급될 수 있다. 제 1 프로세스 가스에 에너지를 공급하기 위해, 전압이 (i) 지지체(104)의 전극(105)과, (ii) 가스 분배기(108), 천정(88), 또는 챔버 측벽(92)일 수 있는 제 2 전극 사이에 인가된다. 전극(105, 109) 쌍에 인가된 전압은 프로세스 영역(100)의 프로세스 가스와 용량성으로 에너지 결합된다. 통상적으로, 전극(105, 109)에 인가된 전압은 무선 주파수이다. 일반적으로 무선 주파수는 약 3kHz 내지 약 300GHz 범위를 포함한다. 본 발명의 목적을 위해, 낮은 무선 주파수는 약 1MHz 미만, 보다 바람직하게는 약 100KHz 내지 1MHz, 이를 테면 예를 들어 약 300KHz의 주파수일 수 있다. 또한 본 발명의 목적을 위해, 높은 무선 주파수는 약 3MHz 내지 약 60MHz, 보다 바람직하게는 약 13.56MHz이다. 선택된 무선 주파수 전압은 약 10W 내지 약 1000W의 전력 레벨로 제 1 전극(109)에 인가되며, 제 2 전극(109)은 통상적으로 접지된다. 그러나, 사용되는 특정 비율의 주파수 범위, 및 인가되는 전압의 전력 레벨은 증착되는 스트레스가 가해진 물질의 형태와 관련된다.
또한 챔버(80)는 챔버(80)로부터의 부산물 및 폐기된 프로세스 가스를 제거하고 프로세스 영역(100)에서 프로세스 가스의 예정된 압력을 유지하기 위해 가시 배기구(182)를 포함한다. 일 형태에서, 가스 배기구(182)는 프로세스 영역(100)으로부터 폐기된 프로세스 가스를 수용하는 펌핑 채널(184), 배기 포트(185), 트로틀 밸브(186) 및 챔버(80)의 프로세스 가스 압력을 제어하는 하나 이상의 배기 펌프(188)를 포함한다. 배기 펌프(188)는 하나 이상의 터보-분자형 펌프, 극저온 펌프, 러프닝 펌프, 및 하나 이상의 기능을 가지는 기능-조합 펌프를 포함할 수 있다. 또한 챔버(80)는 챔버(80)속으로 정화 가스를 전달하기 위해 챔버(80)의 바닥 벽(96)을 통하는 진입 포트 또는 터보(미도시)를 포함할 수 있다. 통상적으로 정화 가스는 기판 지지체(104)를 지나 진입 포트로부터 환형 펌핑 채널로 상향 흐른다. 펌핑 채널은 기판 지지체(104)의 표면 및 프로세싱 동안 원치않는 증착으로부터 챔버 부품을 보호하는데 이용된다. 펌핑 가스는 원하는 방식으로 프로세스 가스의 흐름에 영향을 미치도록 사용될 수 있다.
또한 챔버(80)의 동작 파라미터 및 활성을 제어하기 위해 제어기(196)가 제공된다. 예를 들어, 제어기(196)는 프로세서 및 메모리를 포함할 수 있다. 프로세서는 메모리에 저장된 컴퓨터 프로그램과 같은 챔버 제어 소프트웨어를 실행시킨다. 메모리는 하드 디스크 드라이브, 리드 온리 메모리, 플래시 메모리 또는 다른 형태의 메모리일 수 있다. 또한 제어기(196)는 플로피 디스크 드라이브 및 카드 랙과 같은 다른 부품을 포함할 수 있다. 카드 랙은 싱글-보다 컴퓨터, 아날로그 및 디지탈 입/출력 보드, 인터페이스 보드 및 스텝퍼 모터 제어기 보드를 포함할 수 있다. 챔버 제어 소프트웨어는 타이밍, 가스 혼합물, 챔버 압력, 챔버 온도, 마이크로파 전력 레벨, 고주파수 전력 레벨, 지지 위치, 및 특정 프로세스의 다른 파라미터를 지시하는 명령들의 세트를 포함한다.
챔버(80)는 전력을 다양한 챔버 부품들, 이를 테면 예를 들어 기판 지지체(104)의 제 1 전극(105) 및 챔버의 제 2 전극(109)로 전달하는 전력원(198)을 포함한다. 챔버 전극(105, 109)에 전력을 전달하기 위해, 전력원(198)은 선택된 무선 주파수 및 원하는 선택가능한 전력 레벨을 가지는 전압을 제공하는 무선 주파수 전압원을 포함한다. 전력원(198)은 단일 무선 주파수 전압원, 또는 높은 무선 주파수 및 낮은 무선 주파수 모두를 제공하는 다중 전압원을 포함할 수 있다. 또한 전력원(198)은 RF 매칭 회로를 포함한다. 전력원(198)은 기판 지지체의 정전기 척의 전극에 정전하를 제공하도록 정전기 전하 소스를 더 포함한다. 히터(107)가 기판 지지체(104) 내에 사용될 때, 전력원(198)은 히터(107)에 제어가능한 적절한 전압을 제공하는 히터 전력원을 포함한다. DC 바이어스가 가스 분배기(108) 또는 기판 지지체(104)에 인가될 때, 전력원(198)은 가스 분배기(108)의 페이스플레이트(111)의 전도성 금속 부분에 접속되는 DC 바이어스 전압원을 포함한다. 또한 전력원(198)은 예를 들어 모터 및 챔버 로봇과 같은 다른 챔버 부품에 대한 전력원을 포함한다.
기판 프로세싱 챔버(80)는 챔버(80) 내에, 부품 표면 또는 기판 표면과 같은 표면의 온도를 검출하는 열전쌍 또는 간섭계와 같은 온도 센서(미도시)를 포함한다. 온도 센서는 예를 들어 기판 지지체(104)의 저항성 가열 부재를 제어함으로써, 프로세싱 챔버(80)의 온도를 제어하기 위해 온도 데이터를 사용할 수 있는 챔버 제어기(196)로 데이터를 중계할 수 있다.
도 30과 관련하여 상기 설명된 챔버의 실시예는 통상적으로 약 1 Torr 이상의 압력에서 프로세싱을 수행하도록 구성된다. 그러나 도시되고 앞서 설명된 바와 같이, 상당히 높은 처리량으로 고도로 등각적인 막을 증착하기 위해서, 실질적으로 낮은 압력 방식으로 프로세싱을 수행하는 것이 바람직하다.
따라서, 도 31은 보다 높은(≥ 1 Torr) 압력에서 동작하도록 구성된 어플라이드 머티리얼스사의 Producer SE 챔버의 프로세싱 챔버, 또는 보다 낮은(~20-150 Torr) 압력에서 동작하도록 구성된 선택적 챔버 실시예를 포함하는 단순화된 단면도이다. 도 32는 변형된 챔버의 개략도이다.
저압 챔버(3100)는 하기의 사항과 관련하여 고압 챔버(3102)와 상이하다. 먼저 저압 챔버(3100)는 터보 펌핑 대칭성 및 효율성을 개선시키기 위해 히터(3104) 아래에서 볼륨(3102)이 증가되도록 변형된다. 이는 변형된 챔버가 어댑터 튜브(3103)를 갖는 고전력 펌프(미도시)와 터보 트로틀 밸브(미도시)및 이들 부품으 수용하도록 새롭게 부가된 터보 어댑터 튜브 부품을 수용하게 한다. 챔버는 대략 웨이퍼 페데스탈(3108)의 높이에 위치된 저압 펌프 포트(3106)를 형성하도록 재설계된다. 이는 결국 약 2" 만큼 깊어진 챔버 바디 프로파일을 수반하며, 결국 리프트 핀 로드(3110) 및 히터 어댑터 블록(3112)을 대략 동일한 거리 만큼 연장시키게 한다.
페데스탈 상부 영역에서, 측정된 두께를 갖는 절연체(3114)가 사용되며 스페이서(미도시)는 필요에 따라 리드 부품을 상승시키는데 이용된다.
상이한 형태의 스트레스가 가해진 물질은 본 발명의 실시예에 따라 증착된다. 보편적으로 증착되는 한 형태의 스트레스가 가해진 물질로는 실리콘 질화물이 있다. 질리콘 질화물에 의해 실리콘-질소(Si-N) 결합을 갖는 물질은 실리콘 산-질화물, 실리콘-산소-수소-질소, 및 다른 화학양론 또는 실리콘, 질소, 산소, 수소 및 심지어 탄소의 비화학양론 조합을 포함한다는 것을 의미한다. 스트레스가 가해진 실리콘 질화물 물질을 증착하기 위한 예시적인 방법이 본 발명을 설명하기 위해 개시된다. 그러나, 이들 방법은 스트레스가 가해진 실리콘 산화물, 스트레스가 가해진 유전체층을 포함하는 다른 형태의 물질을 증착하는데 이용될 수 있다. 따라서, 본 발명의 범주는 본 명세서에 개시된 예시적인 스트레스가 가해진 실리콘 질화물로 제한되지 않는다.
본 발명의 예시적인 실시예가 도시되고 개시되었지만, 당업자들은 본 발명의 범주내에서 본 발명에 포함되는 다른 실시예들을 고안할 수 있을 것이다. 예를 들어, 적외선 방사선과 같은 다른 방사선 처리 또는 가시광의 선택된 파장이 증착된 막을 처리하는데 이용될 수 있다. 또한, 상이한 방사선 노출의 조합이 이용될 수 있다. 또한, 아래, 위쪽, 바닥, 상부, 위, 아래, 제 1 및 제 2 및 다른 관련 또는 위치란 용어는 도면들의 예시적인 실시예와 관련하여 나타낸 것이며 상호변경가능하다. 따라서, 첨부된 청구항들은 본 발명을 설명하기 위해 본 명세서에 개시된 바람직한 형태, 물질, 또는 부분적 배열에 대한 설명으로 제한되지 않는다.

Claims (20)

  1. MOS 트랜지스터 구조물을 제조하는 방법으로서,
    게이트 산화물층 위에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층의 선택된 부분과 접촉하게 게르마늄을 배치하는 단계 - 상기 게르마늄은 상기 폴리실리콘층에 리세스를 형성한 다음, 상기 리세스 내에 실리콘-게르마늄을 증착함으로써 상기 선택된 부분과 접촉하게 배치됨 -;
    게이트가 형성되도록 상기 선택된 부분의 외측의 상기 폴리실리콘층과 상기 게이트 산화물을 제거하는 단계;
    인장 스트레스를 나타내는 등각 질화물층을 상기 게이트 위에 형성하는 단계;
    상기 게이트에 열에너지를 인가하는 단계; 및
    상기 게이트 부근에 스페이서 구조물이 형성되도록 상기 등각 질화물층을 에칭하는 단계
    를 포함하는, MOS 트랜지스터 구조물 제조 방법.
  2. 제 1 항에 있어서, 상기 등각 질화물층은,
    (i) 플라즈마 없이 프로세싱 챔버속으로 실리콘-함유 전구체 가스를 흘려보냄으로써 실리콘층을 형성하는 단계;
    (ii) 상기 프로세싱 챔버로부터 상기 실리콘-함유 전구체 가스를 정화하기 위해 가스를 흘려보내는 단계;
    (iii) 상기 프로세싱 챔버내의 상기 실리콘을 질소-함유 플라즈마에 노출시킴으로써 실리콘 질화물을 형성하는 단계; 및
    상기 실리콘 질화물의 두께가 증가되도록, (i)-(iii) 단계를 반복하는 단계
    에 의해 형성되는 것을 특징으로 하는 MOS 트랜지스터 구조물 제조 방법.
  3. 제 2 항에 있어서,
    상기 실리콘-함유 전구체 가스를 정화하기 이전에, 상기 프로세싱 챔버를 배기시키는 단계를 더 포함하는 것을 특징으로 하는 MOS 트랜지스터 구조물 제조 방법.
  4. 제 2 항에 있어서,
    상기 실리콘 및 실리콘 질화물은 약 20-150Torr 사이의 압력에서 형성되는 것을 특징으로 하는 MOS 트랜지스터 구조물 제조 방법.
  5. 제 1 항에 있어서,
    이온주입에 의해 상기 선택된 부분과 접촉하게 게르마늄을 배치하는 것을 특징으로 하는 MOS 트랜지스터 구조물 제조 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 열에너지는 상기 등각 질화물층의 인장 스트레스를 2.0GPa 이상으로 증가시키는 것을 특징으로 하는 MOS 트랜지스터 구조물 제조 방법.
  8. 제 1 항에 있어서,
    상기 게이트 및 상기 스페이서 구조물 위로 실리콘 질화물 에칭 정지층을 형성하는 단계; 및
    상기 에칭 정지층의 인장 스트레스를 증가시키기 위해 상기 에칭 정지층을 처리하는 단계
    를 더 포함하며, 상기 에칭 정지층을 처리하는 단계는 상기 에칭 정지층을 플라즈마 및 UV 방사선으로부터 선택되는 적어도 하나의 처리에 노출시키는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 구조물 제조 방법.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 에칭 정지층은 상기 에칭 정지층 위에 캡핑층을 형성한 후 UV 방사선에 노출되는 것을 특징으로 하는 MOS 트랜지스터 구조물 제조 방법.
  11. MOS 트랜지스터 구조물을 제조하는 방법으로서,
    게이트 산화물층 위에 폴리실리콘층을 형성하는 단계;
    게이트가 형성되도록 선택된 부분 외측의 상기 폴리실리콘층 및 상기 게이트 산화물층을 제거하는 단계;
    상기 게이트 위로 인장 스트레스를 나타내는 등각 질화물층을 형성하는 단계;
    상기 게이트에 열에너지를 인가하는 단계;
    상기 게이트 부근에 스페이서 구조물이 형성되도록 상기 등각 질화물층을 에칭하는 단계;
    상기 게이트 및 상기 스페이서 구조물 위로 실리콘 질화물 에칭 정지층을 형성하는 단계; 및
    상기 에칭 정지층의 인장 스트레스를 증가시키는 단계
    를 포함하는, MOS 트랜지스터 구조물 제조 방법.
  12. 제 11 항에 있어서,
    상기 열에너지는 상기 등각 질화물층의 인장 스트레스를 2.0GPa 이상으로 증가시키는 것을 특징으로 하는 MOS 트랜지스터 구조물 제조 방법.
  13. 제 11 항에 있어서,
    상기 에칭 정지층의 인장 스트레스는 UV 방사선에 노출됨으로써 증가되는 것을 특징으로 하는 MOS 트랜지스터 구조물 제조 방법.
  14. 제 13 항에 있어서,
    상기 에칭 정지층은 상기 에칭 정지층 위에 캡핑층을 형성한 후 UV 방사선에 노출되는 것을 특징으로 하는 MOS 트랜지스터 구조물 제조 방법.
  15. 제 14 항에 있어서,
    상기 캡핑층은 상기 에칭 정지층과 상이한 흡광 계수(extinction coefficient)를 나타내는 것을 특징으로 하는 MOS 트랜지스터 구조물 제조 방법.
  16. 제 15 항에 있어서,
    상기 캡핑층은 비-반사 코팅, 비정질 실리콘, 및 실리콘 산질화물에서 선택된 적어도 하나의 층을 포함하는 것을 특징으로 하는 MOS 트랜지스터 구조물 제조 방법.
  17. 제 12 항에 있어서,
    상기 에칭 정지층의 인장 스트레스는 플라즈마로부터의 에너지 노출로 인해 증가되는 것을 특징으로 하는 MOS 트랜지스터 구조물 제조 방법.
  18. MOS 트랜지스터 구조물 제조 방법으로서,
    게이트 산화물층 위에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층의 선택된 부분과 접촉하게 게르마늄을 배치하는 단계 - 상기 게르마늄은 상기 폴리실리콘층에 리세스를 형성한 다음, 상기 리세스 내에 실리콘-게르마늄을 증착함으로써 상기 선택된 부분과 접촉하게 배치됨 -;
    게이트가 형성되도록 상기 선택된 부분의 외측의 상기 폴리실리콘층 및 상기 게이트 산화물층을 제거하는 단계;
    상기 게이트 위로 실리콘 질화물 에칭 정지층을 형성하는 단계; 및
    UV 방사선에 대한 노출에 의해 상기 실리콘 질화물 에칭 정지층의 인장 스트레스를 증가시키는 단계
    를 포함하며, 상기 실리콘 질화물 에칭 정지층은 상기 에칭 정지층 위에 캡핑층을 형성한 후 UV 방사선에 노출되는 MOS 트랜지스터 구조물 제조 방법.
  19. 삭제
  20. 제 18 항에 있어서,
    상기 캡핑층은 상기 에칭 정지층과 상이한 흡광 계수를 나타내는 것을 특징으로 하는 MOS 트랜지스터 구조물 제조 방법.
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