CN117276202B - 接触孔的形成方法及半导体结构 - Google Patents

接触孔的形成方法及半导体结构 Download PDF

Info

Publication number
CN117276202B
CN117276202B CN202311524089.7A CN202311524089A CN117276202B CN 117276202 B CN117276202 B CN 117276202B CN 202311524089 A CN202311524089 A CN 202311524089A CN 117276202 B CN117276202 B CN 117276202B
Authority
CN
China
Prior art keywords
layer
ion implantation
opening
etching
stop layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202311524089.7A
Other languages
English (en)
Other versions
CN117276202A (zh
Inventor
祝君龙
王建智
曹平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nexchip Semiconductor Corp
Original Assignee
Nexchip Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nexchip Semiconductor Corp filed Critical Nexchip Semiconductor Corp
Priority to CN202311524089.7A priority Critical patent/CN117276202B/zh
Publication of CN117276202A publication Critical patent/CN117276202A/zh
Application granted granted Critical
Publication of CN117276202B publication Critical patent/CN117276202B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种接触孔的形成方法及半导体结构，衬底上形成有至少两个栅极，栅极两侧的衬底内形成有源漏区，栅极的侧壁、顶部和源漏区上形成有刻蚀停止层，相邻栅极之间具有第一开口；对刻蚀停止层执行离子注入工艺，在刻蚀停止层内形成离子注入层，执行第一刻蚀工艺，回推栅极的侧壁的刻蚀停止层，以在相邻栅极之间形成第二开口，第二开口的宽度大于第一开口的宽度。在形成介质层的时候，由于第二开口宽度增大避免了第二开口内填充介质层时产生空洞的问题，进而避免了后续共享接触插塞短路的问题，以及，在形成共享接触孔时，由于第二开口的宽度增大，增大了共享接触孔工艺的工艺窗口，降低了共享接触插塞无法接触源漏区而导致断路的问题。

Description

接触孔的形成方法及半导体结构
技术领域
本发明涉及集成电路技术领域，特别涉及一种接触孔的形成方法及半导体结构。
背景技术
半导体器件内的接触插塞包括位于栅极表面的栅极接触插塞，用于实现栅极与外部电路的连接，还包括位于源漏区表面的源漏接触插塞，用于实现源漏区与外部电路的连接，还包括用于电连接栅极和源漏区的共享接触插塞(share contact)。共享接触插塞位于共享接触孔内。
栅极表面和源漏区表面的共享接触孔的深度不同，因此，在形成共享接触孔时，栅极以及栅极的侧壁需要刻蚀停止层保护栅极以及栅极的侧壁不被过多刻蚀。接触孔的刻蚀停止层（contact etch stop layer，CESL）是接触孔工艺（CT loop）的一道关键工艺，其主要作用为接触孔刻蚀（CT ETCH）的停止层（stop layer），消除多晶硅栅极（poly）和源漏区不同刻蚀高度带来的载荷（loading）。
随着线宽的越来越小，多晶硅栅极的侧壁接触孔的刻蚀停止层经常带来负面影响。接触孔的刻蚀停止层沉积后，相邻多晶硅栅极之间过小的侧墙间隔使得HARP工艺形成的介质层填充时容易出现空洞（void），进而形成钨管道泄漏（W piping leakage），造成接触插塞短路。以及接触孔光刻对准尺寸（CT PHOTO overlay/CD）出现偏移时，会造成共享接触孔刻蚀停止（SCT etch stop）在接触孔的刻蚀停止层的侧壁，造成接触孔断路（CTopen），进而导致半导体器件失效（DVC fail）。
发明内容
本发明的目的在于提供一种接触孔的形成方法及半导体结构，以解决接触插塞短路或者断路的问题。
为解决上述技术问题，本发明提供一种接触孔的形成方法，包括：
提供一衬底，所述衬底上形成有至少两个栅极，所述栅极两侧的衬底内形成有源漏区，所述栅极的侧壁、顶部和所述源漏区上形成有刻蚀停止层，相邻所述栅极之间具有第一开口；
对所述刻蚀停止层执行离子注入工艺，以在所述刻蚀停止层内形成离子注入层；
执行第一刻蚀工艺，回推所述栅极的侧壁的刻蚀停止层，以在相邻所述栅极之间形成第二开口，所述第二开口的宽度大于所述第一开口的宽度；
形成介质层，所述介质层填充所述第二开口并覆盖所述离子注入层；
执行第二刻蚀工艺，以在所述栅极和所述源漏区上形成共享接触孔。
可选的，所述离子注入的离子为N型离子或者P型离子中的一种。
可选的，含有N型离子的所述离子注入层的刻蚀速率小于含有P型离子的所述离子注入层的刻蚀速率。
可选的，在第一刻蚀工艺中，所述离子注入层的刻蚀速率小于所述刻蚀停止层的刻蚀速率，且所述离子注入层的损失厚度小于所述栅极的侧壁的刻蚀停止层的回推距离。
可选的，在所述第一刻蚀工艺中，所述刻蚀停止层的刻蚀速率是所述离子注入层的刻蚀速率的2.5倍~3倍。
可选的，所述栅极的顶部形成有栅极金属硅化物，所述栅极金属硅化物位于所述离子注入层下，所述源漏区上形成有源漏区金属硅化物，所述源漏区金属硅化物位于所述离子注入层和所述刻蚀停止层下。
可选的，所述共享接触孔贯穿所述栅极和所述源漏区上的介质层和离子注入层，并暴露出所述栅极和所述源漏区上的金属硅化物以及所述栅极侧壁的刻蚀停止层。
可选的，所述离子注入层的厚度小于或者等于所述栅极上的刻蚀停止层的厚度。
可选的，所述刻蚀停止层的刻蚀速率是所述离子注入层的刻蚀速率的2.5倍~3倍。
可选的，采用高深宽比工艺形成所述介质层。
基于同一发明构思，本发明还提供一种半导体结构，采用上述任一项所述的接触孔的形成方法形成，包括：
衬底，所述衬底上形成有至少两个栅极，所述栅极两侧的衬底内形成有源漏区，所述栅极的侧壁、顶部和所述源漏区上形成有刻蚀停止层，相邻所述栅极之间具有第一开口；
离子注入层，所述离子注入层位于所述刻蚀停止层的顶部；
第二开口，所述第二开口位于相邻所述栅极之间，通过回推所述栅极的侧壁的刻蚀停止层形成，所述第二开口的宽度大于所述第一开口的宽度；
介质层，所述介质层填充所述第二开口并覆盖所述离子注入层；
共享接触孔，所述共享接触孔位于所述栅极和所述源漏区上。
在本发明提供的一种接触孔的形成方法及半导体结构中，通过对刻蚀停止层执行离子注入工艺，在刻蚀停止层内形成离子注入层，然后执行第一刻蚀工艺，回推栅极的侧壁的刻蚀停止层，以在相邻栅极之间形成第二开口，第二开口的宽度大于第一开口的宽度，离子注入层的刻蚀速率小于刻蚀停止层的刻蚀速率，增大第二开口宽度的同时，保证栅极上的离子注入层的厚度几乎不变。本发明意想不到的技术效果是：在形成介质层的时候，由于第二开口宽度增大避免了第二开口内产生空洞的问题，进而避免了后续共享接触插塞短路的问题，以及，在形成共享接触孔时，由于第二开口的宽度增大，增大了共享接触孔工艺的工艺窗口，降低了共享接触插塞断路的问题。
附图说明
本领域的普通技术人员将会理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：
图1是本发明实施例的接触孔的形成方法流程图。
图2是本发明实施例的形成刻蚀停止层后的半导体结构示意图。
图3是本发明实施例的形成离子注入层后的半导体结构示意图。
图4是本发明实施例的形成第二开口后的半导体结构示意图。
图5是本发明实施例的形成介质层后的半导体结构示意图。
图6是本发明实施例的形成共享接触孔后的半导体结构示意图。
图7是本发明实施例的形成共享接触插塞后的半导体结构示意图。
附图中：
10-衬底；10a-源漏区；10b-源漏区金属硅化物；11-栅氧化层；12-栅极；13-侧墙；13a-第一氧化硅层；13b-氮化硅层；13c-第二氧化硅层；14-栅极金属硅化物；15-刻蚀停止层；15a-离子注入层；16-第一开口；16a-第二开口；17-介质层；18-共享接触孔；18a-共享接触插塞。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
图1是本发明实施例的接触孔的形成方法流程图。如图1所示， 本实施例提供一种接触孔的形成方法，包括：
步骤S10，提供一衬底，所述衬底上形成有至少两个栅极，所述栅极两侧的衬底内形成有源漏区，所述栅极的侧壁、顶部和所述源漏区上形成有刻蚀停止层，相邻所述栅极之间具有第一开口；
步骤S20，对所述刻蚀停止层执行离子注入工艺，以在所述刻蚀停止层内形成离子注入层；
步骤S30，执行第一刻蚀工艺，回推所述栅极的侧壁的刻蚀停止层，以在相邻所述栅极之间形成第二开口，所述第二开口的宽度大于所述第一开口的宽度；
步骤S40，形成介质层，所述介质层填充所述第二开口并覆盖所述离子注入层；
步骤S50，执行第二刻蚀工艺，以在所述栅极和所述源漏区上形成共享接触孔。
图2是本发明实施例的形成刻蚀停止层后的半导体结构示意图；图3是本发明实施例的形成离子注入层后的半导体结构示意图；图4是本发明实施例的形成第二开口后的半导体结构示意图；图5是本发明实施例的形成介质层后的半导体结构示意图；图6是本发明实施例的形成共享接触孔后的半导体结构示意图；图7是本发明实施例的形成共享接触插塞后的半导体结构示意图。为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合说明书附图2至图7详细介绍接触孔的形成过程。
请参考2，提供一衬底10，所述衬底10例如是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)中的至少一种。
所述衬底10上形成有至少两个栅极12，所述栅极12两侧的衬底10内形成有源漏区10a，所述栅极12的侧壁、顶部和所述源漏区10a上形成有刻蚀停止层15，相邻所述栅极12之间具有第一开口16，第一开口16对准源漏区10a。所述栅极12与所述衬底10之间还形成栅氧化层11，可以采用化学气相沉积工艺形成。所述栅极12的两侧还形成有侧墙13，所述侧墙13用于定义源漏区10a的形成区域，所述侧墙13还用于保护栅极12的侧壁。所述侧墙13可以为单层结构或叠层结构，所述侧墙13的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅和氮化硼中的一种或多种。在本实施例中，所述侧墙13为叠层层结构，所述侧墙13例如是ONO结构，包括第一氧化硅层13a，氮化硅层13b，第二氧化硅层13c。在本实施例中，所述栅极12的材质例如是多晶硅，因此，在形成栅极12后对栅极12进行金属化工艺，在所述栅极12的顶部形成栅极金属硅化物14，用于减小栅极12与共享接触插塞的接触电阻。所述栅极金属硅化物14的材质例如是镍硅化物(NiSi)。所述源漏区10a上也形成有源漏区金属硅化物10b，用于减小源漏区10a与共享接触插塞的接触电阻。所述刻蚀停止层15用于接触孔刻蚀工艺时的停止层，所述刻蚀停止层15的材质例如是氮化硅，在本实施例中，刻蚀停止层15也称为接触孔刻蚀停止层（contact etch stop layer，CESL）。此时的第一开口16的横截面的宽度较小，直接填充介质层会产生空洞，导致后续共享接触插塞出现短路的问题。
请参考图3，对所述刻蚀停止层15执行离子注入工艺，以在所述刻蚀停止层15内形成离子注入层15a。所述离子注入的离子为N型离子或者P型离子中的一种。含有N型离子的所述离子注入层的刻蚀速率小于含有P型离子的所述离子注入层的刻蚀速率。在本实施例中，离子注入工艺中的离子例如是N型离子。所述离子注入层15a的厚度小于或者等于所述栅极上的刻蚀停止层15的厚度。所述离子注入层15a位于所述栅极金属硅化物14上，也即所述栅极金属硅化物14位于所述离子注入层15a下。所述源漏区金属硅化物10b也位于所述离子注入层15a下，由于第一开口16的截面宽度小于所述源漏区金属硅化物10b的截面宽度，因此，所述源漏区金属硅化物10b还位于所述刻蚀停止层15下面。
请参考图4，执行第一刻蚀工艺，回推所述栅极12的侧壁的刻蚀停止层15，以在相邻所述栅极12之间形成第二开口16a，所述第二开口16a的宽度大于所述第一开口16的宽度；第一刻蚀工艺例如是湿法刻蚀工艺，湿法刻蚀工艺中的刻蚀溶液例如是磷酸（H3PO4）。经过离子注入的SIN（刻蚀停止层15），性质发生了变化，由于离子注入是垂直注入，因此，刻蚀停止层15的顶部接受了离子注入，也即水平方向的刻蚀停止层15进行了改性。而刻蚀停止层15的侧壁没有进行离子注入，还是保持原来的性能。在湿法刻蚀溶液磷酸中，所述离子注入层15a的刻蚀速率小于所述刻蚀停止层15的刻蚀速率。具体的，所述刻蚀停止层15的刻蚀速率例如是所述离子注入层15a的刻蚀速率的2.5倍~3倍。因此，在第一刻蚀工艺中，所述离子注入层15a的损失厚度小于所述栅极的侧壁的刻蚀停止层15的回推距离。换言之，在保证栅极12顶部的刻蚀停止层15的厚度的几乎不变的情况下，第二开口16a的横截面的宽度增加了。
请参考图5，形成介质层17，所述介质层17填充所述第二开口16a并覆盖所述离子注入层15a；所述介质层17例如是氧化层，可以采用高深宽比（High Aspect RatioProcess，HARP）工艺形成。在形成介质层17的时候，由于第二开口16a宽度增大，避免了第二开口16a内填充介质层17时产生空洞的问题，进而避免了后续共享接触插塞18a短路的问题。
请参考图6，执行第二刻蚀工艺，以在所述栅极12和所述源漏区10a上形成共享接触孔18。所述第二刻蚀工艺例如是干法刻蚀工艺。具体的，在所述介质层17上形成图形化的光刻胶层（图中未示出），所述图形化的光刻胶层暴露出待刻蚀的部分所述介质层17，以所述图形化的光刻胶层为掩膜，依次刻蚀所述介质层17和所述离子注入层15a，刻蚀停止在所述栅极金属硅化物14、所述源漏区金属硅化物10b和侧墙上的刻蚀停止层15上，以形成共享接触孔18。所述共享接触孔18贯穿所述栅极12和所述源漏区10a上的介质层17和离子注入层15a，并暴露出所述栅极12和所述源漏区10a上的源漏区金属硅化物10b以及所述栅极侧壁的刻蚀停止层15。当栅极12上的离子注入层15a的厚度小于栅极12上的刻蚀停止层的厚度时，或者当源漏区10a上的共享接触孔18偏移时，所述共享接触孔18也贯穿所述栅极12和所述源漏区10a上的刻蚀停止层15。在形成共享接触孔18时，由于第二开口16a的宽度增大，增大了共享接触孔工艺的工艺窗口，降低了共享接触插塞18a无法接触源漏区10a而造成断路的问题。
在形成共享接触孔18的步骤之后，还包括：
请参考图7，步骤S60，在所述共享接触孔18内填充共享接触插塞18a，可以采用物理气相沉积工艺形成。共享接触插塞18a的材质例如是钨。共享接触插塞18a电连接所述栅极12和所述源漏区10a。
本实施例还提供一种半导体结构，采用上述所述的接触孔的形成方法形成，包括：
衬底10，所述衬底10上形成有至少两个栅极12，所述栅极12两侧的衬底内形成有源漏区10a，所述栅极12的侧壁、顶部和所述源漏区10a上形成有刻蚀停止层15，相邻所述栅极12之间具有第一开口16；
离子注入层15a，所述离子注入层15a位于所述刻蚀停止层15的顶部；
第二开口16a，所述第二开口16a位于相邻所述栅极12之间，通过回推所述栅极12的侧壁的刻蚀停止层15形成，所述第二开口16a的宽度大于所述第一开口16的宽度；在形成第二开口16a的第一刻蚀工艺中，所述离子注入层15a的刻蚀速率小于所述刻蚀停止层15的刻蚀速率。
介质层17，所述介质层17填充所述第二开口16a并覆盖所述离子注入层15a；
共享接触孔18，所述共享接触孔18位于所述栅极12和所述源漏区10a上；
共享接触插塞18a，共享接触插塞18a电连接所述栅极12和所述源漏区10a。
综上可见，在本发明实施例提供的一种接触孔的形成方法及半导体结构中，通过对刻蚀停止层执行离子注入工艺，在刻蚀停止层内形成离子注入层，然后执行第一刻蚀工艺，回推栅极的侧壁的刻蚀停止层，以在相邻栅极之间形成第二开口，第二开口的宽度大于第一开口的宽度，离子注入层的刻蚀速率小于刻蚀停止层的刻蚀速率，增大第二开口宽度的同时，保证栅极上的离子注入层的厚度几乎不变。本发明意想不到的技术效果是：在形成介质层的时候，由于第二开口宽度增大避免了第二开口内填充介质层产生空洞的问题，进而避免了后续共享接触插塞短路的问题，以及，在形成共享接触孔时，由于第二开口的宽度增大，增大了共享接触孔工艺的工艺窗口，降低了共享接触插塞无法接触源漏区而造成断路的问题。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可，此外，各个实施例之间不同的部分也可互相组合使用，本发明对此不作限定。
此外还应该认识到，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。

Claims (10)

1.一种接触孔的形成方法，其特征在于，包括：
提供一衬底，所述衬底上形成有至少两个栅极，所述栅极两侧的衬底内形成有源漏区，所述栅极的侧壁、顶部和所述源漏区上形成有刻蚀停止层，相邻所述栅极之间具有第一开口；
对所述刻蚀停止层执行离子注入工艺，以在所述栅极顶部和所述第一开口底部的所述刻蚀停止层内形成离子注入层；
执行第一刻蚀工艺，回推所述栅极的侧壁的刻蚀停止层，以在相邻所述栅极之间形成第二开口，所述第二开口的宽度大于所述第一开口的宽度，所述第一刻蚀工艺中，离子注入层的刻蚀速率小于侧壁刻蚀停止层的刻蚀速率；
形成介质层，所述介质层填充所述第二开口并覆盖所述离子注入层；
执行第二刻蚀工艺，以在所述栅极和所述源漏区上形成共享接触孔。
2.根据权利要求1所述的接触孔的形成方法，其特征在于，所述离子注入的离子为N型离子或者P型离子中的一种。
3.根据权利要求2所述的接触孔的形成方法，其特征在于，含有N型离子的所述离子注入层的刻蚀速率小于含有P型离子的所述离子注入层的刻蚀速率。
4.根据权利要求1所述的接触孔的形成方法，其特征在于，在第一刻蚀工艺中，所述离子注入层的损失厚度小于所述栅极的侧壁的刻蚀停止层的回推距离。
5.根据权利要求1所述的接触孔的形成方法，其特征在于，在所述第一刻蚀工艺中，所述刻蚀停止层的刻蚀速率是所述离子注入层的刻蚀速率的2.5倍~3倍。
6.根据权利要求1所述的接触孔的形成方法，其特征在于，所述栅极的顶部形成有栅极金属硅化物，所述栅极金属硅化物位于所述离子注入层下，以及所述源漏区上形成有源漏区金属硅化物，所述源漏区金属硅化物位于所述离子注入层和所述刻蚀停止层下。
7.根据权利要求6所述的接触孔的形成方法，其特征在于，所述共享接触孔贯穿所述栅极和所述源漏区上的介质层和离子注入层，并暴露出所述栅极和所述源漏区上的金属硅化物以及所述栅极侧壁的刻蚀停止层。
8.根据权利要求1所述的接触孔的形成方法，其特征在于，所述离子注入层的厚度小于或者等于所述栅极上的刻蚀停止层的厚度。
9.根据权利要求1所述的接触孔的形成方法，其特征在于，采用高深宽比工艺形成所述介质层。
10.一种半导体结构，其特征在于，采用如权利要求1~9任一项所述的接触孔的形成方法形成，包括：
衬底，所述衬底上形成有至少两个栅极，所述栅极两侧的衬底内形成有源漏区，所述栅极的侧壁、顶部和所述源漏区上形成有刻蚀停止层，相邻的所述栅极之间具有第一开口；
离子注入层，所述离子注入层位于所述栅极顶部和所述第一开口底部的所述刻蚀停止层的顶部；
第二开口，所述第二开口位于相邻所述栅极之间，通过回推所述栅极的侧壁的刻蚀停止层形成，所述第二开口的宽度大于所述第一开口的宽度，所述离子注入层的损失厚度小于所述栅极的侧壁的刻蚀停止层的回推距离；
介质层，所述介质层填充所述第二开口并覆盖所述离子注入层；
共享接触孔，所述共享接触孔位于所述栅极和所述源漏区上。
CN202311524089.7A 2023-11-16 2023-11-16 接触孔的形成方法及半导体结构 Active CN117276202B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311524089.7A CN117276202B (zh) 2023-11-16 2023-11-16 接触孔的形成方法及半导体结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311524089.7A CN117276202B (zh) 2023-11-16 2023-11-16 接触孔的形成方法及半导体结构

Publications (2)

Publication Number Publication Date
CN117276202A CN117276202A (zh) 2023-12-22
CN117276202B true CN117276202B (zh) 2024-02-20

Family

ID=89217955

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311524089.7A Active CN117276202B (zh) 2023-11-16 2023-11-16 接触孔的形成方法及半导体结构

Country Status (1)

Country Link
CN (1) CN117276202B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764929B1 (en) * 2002-05-16 2004-07-20 Advanced Micro Devices, Inc. Method and system for providing a contact hole in a semiconductor device
CN104979205A (zh) * 2014-04-04 2015-10-14 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN109300838A (zh) * 2017-07-25 2019-02-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724565B1 (ko) * 2005-07-25 2007-06-04 삼성전자주식회사 코너보호패턴을 갖는 공유콘택구조, 반도체소자, 및 그제조방법들
US8741723B2 (en) * 2012-04-25 2014-06-03 Globalfoundries Inc. Methods of forming self-aligned contacts for a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764929B1 (en) * 2002-05-16 2004-07-20 Advanced Micro Devices, Inc. Method and system for providing a contact hole in a semiconductor device
CN104979205A (zh) * 2014-04-04 2015-10-14 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN109300838A (zh) * 2017-07-25 2019-02-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN117276202A (zh) 2023-12-22

Similar Documents

Publication Publication Date Title
US7504296B2 (en) Semiconductor memory device and method for fabricating the same
KR20070077386A (ko) 반도체 소자의 제조 방법
US20150214234A1 (en) Semiconductor device and method for fabricating the same
CN117276202B (zh) 接触孔的形成方法及半导体结构
KR100281124B1 (ko) 반도체소자 및 그의 제조방법
KR101139980B1 (ko) 반도체 소자 및 그 형성 방법
KR100586553B1 (ko) 반도체 소자의 게이트 및 이의 형성 방법
JP2004241469A (ja) 半導体装置およびその製造方法
KR101003489B1 (ko) 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법
KR100951568B1 (ko) 반도체 소자의 트랜지스터 및 그 형성 방법
US7696075B2 (en) Method of fabricating semiconductor device having a recess channel structure therein
KR100670748B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
KR20070003068A (ko) 리세스채널을 갖는 반도체소자의 제조방법
KR20060117804A (ko) 반도체소자의 리세스게이트 형성방법
KR20070003062A (ko) 리세스 채널을 갖는 반도체 소자의 제조 방법
KR101024754B1 (ko) 반도체 소자 및 그 형성 방법
KR100732754B1 (ko) 반도체 소자의 제조방법
KR20060062525A (ko) 리세스 게이트를 갖는 반도체소자 제조 방법
KR20000039307A (ko) 반도체장치의 콘택 형성방법
CN110610856A (zh) 半导体器件及其制造方法
KR20100001134A (ko) 새들형 핀 트랜지스터 및 그 제조 방법
KR20070002235A (ko) 반도체 소자의 콘택홀 형성 방법
KR20020056289A (ko) 반도체 소자의 콘택 형성 방법
KR20070069755A (ko) 반도체 소자의 제조방법
KR20080062011A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant