KR20160001092A - 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 열적 안정성이 우수한 일함수 금속을 포함하는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치 제조 방법은 제1채널영역과 제2채널영역을 포함하는 기판을 준비하는 단계; 상기 기판 상에 상기 제1채널영역을 노출시키는 제1트렌치와 상기 제2채널영역을 노출시키는 제2트렌치를 포함하는 층간절연층을 형성하는 단계; 상기 제1트렌치 및 제2트렌치를 덮는 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 식각정지층을 형성하는 단계; 상기 제1트렌치 내의 식각정지층을 덮는 제1일함수층과 상기 제2트렌치 내의 식각정지층을 덮는 희생화합물을 형성하는 단계; 상기 희생화합물을 제거하여 상기 제2트렌치 내의 식각정지층을 노출시키는 단계; 상기 제1일함수층과 상기 제2트렌치 내의 식각정지층을 덮는 제2일함수층을 형성하는 단계; 및 상기 제2일함수층 상에 상기 제1트렌치 및 제2트렌치를 채우는 저저항층을 형성하는 단계를 포함할 수 있다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 대체금속게이트 공정(Replacement Metal Gate Process; RMG)을 이용한 반도체장치 및 그 제조 방법에 관한 것이다.
전자장치(Electronic device)는 복수의 트랜지스터를 이용하여 구현된다. 최근에 트랜지스터의 지속적인 소형화(Scale down)가 진행되고 있다. 소형화에 대응하여 트랜지스터의 성능(performance)을 향상시키기 위한 방법이 중요하다. 예를 들어, 고유전물질(High-k materials)과 금속게이트전극(Metal gate electrode)을 포함하는 게이트구조물이 제안되고 있다.
금속게이트전극은 트랜지스터의 문턱전압조절(Threshold voltage modulation)을 위해서 일함수 금속(work function metal)을 필요로 한다.
그러나, 일함수 금속은 후속 열공정에 취약하므로, 트랜지스터의 문턱전압을 증가시키는 문제가 있다.
본 발명의 실시예들은 열적 안정성이 우수한 일함수 금속을 포함하는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 식각정지층을 형성하는 단계; 상기 식각정지층의 제1부분을 덮는 제1일함수층과 상기 식각정지층의 제2부분을 덮는 희생화합물을 형성하는 단계; 상기 희생화합물을 제거하여 상기 식각정지층의 제2부분을 노출시키는 단계; 및 상기 식각정지층의 제2부분과 상기 제1일함수층 상에 제2일함수층을 형성하는 단계를 포함할 수 있다. 상기 희생층은 란탄늄산화물을 포함하며, 상기 희생화합물은 란탄늄클로라이드를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 제1채널영역과 제2채널영역을 포함하는 기판을 준비하는 단계; 상기 기판 상에 상기 제1채널영역을 노출시키는 제1트렌치와 상기 제2채널영역을 노출시키는 제2트렌치를 포함하는 층간절연층을 형성하는 단계; 상기 제1트렌치 및 제2트렌치를 덮는 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 식각정지층을 형성하는 단계; 상기 제1트렌치 내의 식각정지층을 덮는 제1일함수층과 상기 제2트렌치 내의 식각정지층을 덮는 희생화합물을 형성하는 단계; 상기 희생화합물을 제거하여 상기 제2트렌치 내의 식각정지층을 노출시키는 단계; 상기 제1일함수층과 상기 제2트렌치 내의 식각정지층을 덮는 제2일함수층을 형성하는 단계; 및 상기 제2일함수층 상에 상기 제1트렌치 및 제2트렌치를 채우는 저저항층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 제1채널영역과 제2채널영역을 포함하는 기판; 상기 제1채널영역을 노출시키는 제1트렌치와 상기 제2채널영역을 노출시키는 제2트렌치를 포함하는 층간절연층; 상기 제1트렌치 내에 형성되고 제1계면층, 제1게이트절연층, 제1캡핑층, 제1식각정지층, 제1일함수층 및 제1저저항층이 적층된 제1게이트구조물; 및 상기 제2트렌치 내에 형성되고 제2계면층, 제2게이트절연층, 제2캡핑층, 제2식각정지층, 제2일함수층 및 제2저저항층이 적층된 제2게이트구조물을 포함하고, 상기 제1일함수층은 P형 일함수 금속을 포함하고, 상기 제2일함수층은 N형 일함수 금속을 포함할 수 있다. 상기 제1캡핑층과 제2캡핑층은 티타늄질화물을 포함할 수 있다. 상기 제1식각정지층과 제2식각정지층은 탄탈륨질화물을 포함할 수 있다. 상기 제1일함수층은 티타늄질화물을 포함할 수 있다. 상기 제2일함수층은 티타늄알루미늄, 티타늄탄화물 또는 알루미늄이 함유된 티타늄탄화물을 포함할 수 있다.
본 기술은 일함수층을 형성하기 전에 소스영역 및 드레인영역을 형성하기 위한 활성화어닐링이 수행되므로 일함수층의 열적안정성을 개선할 수 있다. 이로써, 트랜지스터의 문턱전압을 안정적으로 조절할 수 있다.
또한, 본 기술은 희생화합물의 형성 및 제거 공정에 의해 일함수층을 선택적으로 형성하므로, 마스크 공정 및 식각 공정을 감소시킬 수 있다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 2a 내지 도 2l은 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 3은 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 4a 내지 도 4k는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 반도체장치(100)는 제1트랜지스터(T1)와 제2트랜지스터(T2)를 포함한다. 제1트랜지스터(T1)와 제2트랜지스터(T2)는 기판(101)에 형성된다. 제1트랜지스터(T1)와 제2트랜지스터(T2)는 분리영역(103)에 의해 분리되어 있다. 기판(101)은 반도체기판(semiconductor substrate)을 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulation) 기판을 포함할 수 있다. 이하, 실시예에서, 기판(101)은 실리콘기판을 포함할 수 있다. 분리영역(103)은 분리트렌치(102) 내에 형성된다. 분리트렌치(102) 내에 절연물질이 채워짐으로써 분리영역(103)이 형성될 수 있다. 분리영역(102)에 의해 제1영역(101P)과 제2영역(101N)이 정의된다. 제1영역(101P)은 제1트랜지스터(T1)가 형성될 활성영역이다. 제2영역(101N)은 제2트랜지스터(T2)가 형성될 활성영역이다.
기판(101) 상에는 층간절연층(116)이 형성될 수 있다. 층간절연층(116)은 제1트렌치(117P)와 제2트렌치(117N)를 포함할 수 있다. 제1트렌치(117P)는 제1영역(101P)에 형성될 수 있고, 제2트렌치(117N)는 제2영역(101N)에 형성될 수 있다. 제1트렌치(117P)의 양측벽에는 제1스페이서(114P)가 형성될 수 있다. 제2트렌치(117N)의 양측벽에는 제2스페이서(114N)가 형성될 수 있다. 제1스페이서(114P)와 제2스페이서(114N)는 동일 물질일 수 있다. 제1스페이서(114P)와 제2스페이서(114N)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
제1트랜지스터(T1)는 제1게이트구조물(G1), 제1소스영역(112S) 및 제1드레인영역(112D)을 포함한다. 제1게이트구조물(G1)은 제1트렌치(117P) 내에 형성될 수 있다. 제1소스영역(112S)과 제1드레인영역(112D)은 기판(101)의 제1영역(101P) 내에 형성될 수 있다. 제1게이트구조물(G1) 아래에는 제1채널영역(112C)이 정의될 수 있다. 제1채널영역(112C)은 제1소스영역(112S)과 제1드레인영역(112D) 사이에 위치할 수 있다. 제1소스영역(112S)과 제1드레인영역(112D)은 P형 불순물로 도핑되어 있을 수 있다. 제1게이트구조물(G1)은 제1계면층(104P), 제1게이트절연층(105P), 제1캡핑층(106P), 제1식각정지층(107P), 제1일함수층(108P), 더미 제2일함수층(109P), 제1배리어층(110P) 및 제1저저항층(111P)이 순차적으로 적층될 수 있다. 제1게이트절연층(105P), 제1캡핑층(106P), 제1식각정지층(107P), 제1일함수층(108P), 더미 제2일함수층(109P), 제1배리어층(110P)은 제1트렌치(117P)의 저면 및 측벽을 따라 형성되는 형태를 가질 수 있다. 제1저저항층(111P)은 제1배리어층(110P) 상에서 제1트렌치(117P)를 채우는 형태를 가질 수 있다.
제2트랜지스터(T2)는 제2게이트구조물(G2), 제2소스영역(113S) 및 제2드레인영역(113D)을 포함한다. 제2게이트구조물(G2)은 제2트렌치(117N) 내에 형성될 수 있다. 제2소스영역(113S)과 제2드레인영역(113D)은 기판(101)의 제2영역(101N) 내에 형성될 수 있다. 제2게이트구조물(G2) 아래에는 제2채널영역(113C)이 정의될 수 있다. 제2채널영역(113C)은 제2소스영역(113S)과 제2드레인영역(113D) 사이에 위치할 수 있다. 제2소스영역(113S)과 제2드레인영역(113D)은 N형 불순물로 도핑되어 있을 수 있다. 제2게이트구조물(G2)은 제2계면층(104N), 제2게이트절연층(105N), 제2캡핑층(106N), 제2식각정지층(107N), 제2일함수층(109N), 제2배리어층(110N) 및 제2저저항층(111N)이 순차적으로 적층될 수 있다. 제2게이트절연층(105N), 제2캡핑층(106N), 제1식각정지층(107N), 제2일함수층(109N), 제2배리어층(110N)은 제2트렌치(117N)의 저면 및 측벽을 따라 형성되는 형태를 가질 수 있다. 제2저저항층(111N)은 제2배리어층(110N) 상에서 제2트렌치(117N)를 채우는 형태를 가질 수 있다.
제1트랜지스터(T1)와 제2트랜지스터(T2)를 자세히 살펴보면 다음과 같다.
제1계면층(104P)과 제2계면층(104N)은 동일 물질로 형성될 수 있다. 제1계면층(104P)과 제2계면층(104N)은 실리콘산화물로 형성될 수 있다.
제1게이트절연층(105P)과 제2게이트절연층(105N)은 동일 물질로 형성될 수 있다. 제1게이트절연층(105P)과 제2게이트절연층(105N)은 고유전물질(High-k materials)로 형성될 수 있다. 고유전물질은 실리콘산화물 및 실리콘질화물보다 유전상수가 큰 물질을 포함한다. 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO), 하프늄산화질화물(HfON) 또는 하프늄실리콘산화질화물(HfSiON)을 포함할 수 있다. 다른 실시예에서, 고유전물질은 ZrO2, HfZrON, HfLaO 또는 HfLaON을 포함할 수 있다.
제1캡핑층(106P)과 제2캡핑층(106N)은 동일 물질로 형성될 수 있다. 제1캡핑층(106P)과 제2캡핑층(106N)은 금속질화물(metal nitride)로 형성될 수 있다. 제1캡핑층(106P)과 제2캡핑층(106N)은 티타늄질화물(Titanium nitride, TiN)로 형성될 수 있다.
제1식각정지층(107P)과 제2식각정지층(107N)은 동일 물질로 형성될 수 있다. 제1식각정지층(107P)과 제2식각정지층(107N)은 금속질화물로 형성될 수 있다. 제1식각정지층(107P)과 제2식각정지층(107N)은 탄탈륨질화물(TaN)로 형성될 수 있다.
제1일함수층(108P)은 제1트랜지스터(T1)의 문턱전압을 조절할 수 있는 일함수를 가질 수 있다. 예컨대, 제1일함수층(108P)은 P형 일함수 금속층으로 형성될 수 있다. 제1일함수층(108P)은 P형 일함수를 갖는 제1티타늄함유층으로 형성될 수 있다. P형 일함수란 약 4.9eV 보다 큰 고일함수를 지칭할 수 있다. 제1티타늄함유층은 P형 일함수를 갖기 위해 제1화학종(first species)이 함유될 수 있다. 제1화학종은 질소를 포함할 수 있다. 본 실시예에서, 제1일함수층(108P)은 제1화학종이 함유된 티타늄층으로 형성될 수 있다. 즉, 제1일함수층(108P)은 티타늄질화물(TiN)로 형성될 수 있다. 제1일함수층(108P)은 사염화티타늄(TiCl4)과 NH3를 이용한 화학기상증착(CVD)에 의해 형성될 수 있다. 이를 '사염화티타늄계 티타늄질화물(TiCl4 base TiN)'이라고 일컫는다.
제2일함수층(109N)은 제2트랜지스터(T2)의 문턱전압을 조절할 수 있는 일함수를 가질 수 있다. 예컨대, 제2일함수층(109N)은 N형 일함수 금속층으로 형성될 수 있다. 제2일함수층(109N)은 N형 일함수를 갖는 제2티타늄함유층으로 형성될 수 있다. N형 일함수란 약 4.2eV보다 작은 저일함수를 지칭할 수 있다. 제2티타늄함유층은 N형 일함수를 갖기 위해 제2화학종(Second species)이 함유될 수 있다. 제2화학종은 탄소(C), 알루미늄(Al) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제2일함수층(109N)은 제2화학종이 함유된 티타늄층으로 형성될 수 있다. 즉, 제2일함수층(109N)은 TiAl, TiC 또는 TiAlC를 포함할 수 있다. 제2일함수층(109N)과 더미 제2일함수층(109P)은 동일 물질로 형성될 수 있다. 제1일함수층(108P) 상에 형성되는 더미 제2일함수층(109P)은 제1트랜지스터(T1)의 문턱전압에 영향을 미치지 않는다.
제1배리어층(110P)과 제2배리어층(111N)은 티타늄질화물(TiN)을 포함할 수 있다.
제1저저항층(111P)과 제2저저항층(111N)은 동일 물질로 형성될 수 있다. 제1저저항층(111P)과 제2저저항층(111N)은 저저항 금속층을 포함할 수 있다. 제1저저항층(111P)과 제2저저항층(111N)은 텅스텐, 코발트, 티타늄, 알루미늄 또는 이들의 조합을 포함할 수 있다.
제1트랜지스터(T1)는 PMOSFET가 될 수 있고, 제2트랜지스터(T2)는 NMOSFET가 될 수 있다. 반도체장치(100)는 CMOSFET가 될 수 있다. 제1트랜지스터(T1)와 제2트랜지스터(T2)는 고유전물질의 게이트절연층과 금속성물질들로 이루어진 게이트전극을 포함하므로, 'HKMG(High-k Metal gate) 트랜지스터'라고 지칭될 수 있다. 제1게이트구조물(G1)과 제2게이트구조물(G2)은 RMG 공정(Replacement Metal Gate Process)에 의해 형성될 수 있다. RMG 공정은 게이트라스트(Gate last) 공정이라고 지칭될 수 있다.
제1실시예에 따르면, 제1일함수층(108P)을 포함하는 제1게이트구조물(G1)에 의해 제1트랜지스터(T1)의 문턱전압을 조절(modulation)할 수 있다. 또한, 제2일함수층(109N)을 포함하는 제2게이트구조물(G2)에 의해 제2트랜지스터(T2)의 문턱전압을 조절할 수 있다.
도 2a 내지 도 2l은 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 2a에 도시된 바와 같이, 기판(11)은 제1영역(11P)과 제2영역(11N)을 포함한다. 기판(11)은 반도체물질을 포함할 수 있다. 예컨대, 기판(11)은 실리콘기판, 실리콘저마늄기판 또는 SOI 기판일 수 있다. 제1영역(11P)은 P 채널 트랜지스터를 위한 영역일 수 있고, 제2영역(11N)은 N 채널 트랜지스터를 위한 영역일 수 있다.
기판(11)에 분리영역(13)이 형성된다. 분리영역(13)은 제1영역(11P)과 제2영역(11N)을 분리시킨다. 예컨대, 분리영역(13)은 P 채널 트랜지스터와 N 채널 트랜지스터를 분리시키기 위해 형성된다. 분리영역(13)은 STI(Shallow Trench Isolation)와 같은 분리기술(Isolation technology)에 의해 형성될 수 있다. 예를 들어, 기판(11)을 식각하여 분리트렌치(12)를 형성하고, 적어도 하나 이상의 절연물질로 분리트렌치(12)를 채운다. 분리영역(13)은 산화물, 질화물 또는 이들의 조합에 의해 채워질 수 있다.
기판(11) 상에 제1더미구조물(14P)과 제2더미구조물(14N)이 형성된다. 제1더미구조물(14P)은 기판(11)의 제1영역(11P)에 형성된다. 제2더미구조물(14N)은 기판(11)의 제2영역(11N)에 형성된다. 제1더미구조물(14P)과 제2더미구조물(14N)은 다양한 물질층의 적층 및 식각 공정에 의해 형성될 수 있다. 제1더미구조물(14P)과 제2더미구조물(14N)은 적층된 물질층이 동일할 수 있다. 제1더미구조물(14P)과 제2더미구조물(14N)은 각각 제1더미층(14A), 제2더미층(14B) 및 제3더미층(14C)이 적층될 수 있다. 제1더미층(14A)은 실리콘산화물로 형성될 수 있다. 제2더미층(14B)은 폴리실리콘으로 형성될 수 있다. 제3더미층(14C)은 실리콘질화물로 형성될 수 있다. 예컨대, 제1더미구조물(14P)과 제2더미구조물(14N)은 실리콘산화물, 폴리실리콘 및 실리콘질화물을 적층한 후 마스크패턴(도시 생략)을 이용하여 식각하므로써 형성될 수 있다. 제1더미층(14A)은 더미게이트산화물이라고 지칭될 수 있다. 제2더미층(14B)은 더미게이트라고 지칭될 수 있다. 제3더미층(14C)은 더미게이트하드마스크라고 지칭될 수 있다. 제2더미층(14B)은 폴리실리콘 외에 다른 반도체물질로 형성될 수 있다. 제1더미구조물(14P)과 제2더미구조물(14N)은 더미게이트구조물이라고 지칭될 수 있다.
도 2b에 도시된 바와 같이, 제1더미구조물(14P)의 양측벽에 제1스페이서(15P)가 형성된다. 제2더미구물(14N)의 양측벽에 제2스페이서(15N)가 형성된다. 제1스페이서(15P)와 제2스페이서(15N)는 동일 공정에 의해 형성될 수 있다. 제1스페이서(15P)와 제2스페이서(15N)는 실리콘질화물로 형성될 수 있다. 예컨대, 제1더미구조물(14P)과 제2더미구조물(14N)을 포함한 기판(11) 상에 실리콘질화물을 증착한 후, 에치백 공정을 실시한다. 이에 따라, 제1스페이서(15P)와 제2스페이서(15N)가 형성된다. 제1스페이서(15P)과 제2스페이서(15N)는 게이트스페이서라고 지칭될 수 있다. 제1스페이서(15P)과 제2스페이서(15N)는 다층 구조가 될 수 있다. 예컨대, ON(Oxide/Nitride), ONO(Oxide/Nitride/Oxide), OON(Oxide/Oxide/Nitride), NON(Nitride/Oxide/Nitride), ONON(Oxide/Nitride/Oxide/Nitride) 등을 포함하는 실리콘산화물과 실리콘질화물의 조합에 의해 형성될 수 있다.
기판(11)의 제1영역(11P)에 제1소스영역(16S)과 제1드레인영역(16D)이 형성된다. 제1소스영역(16N)과 제1드레인영역(16P)은 도핑공정 및 활성화어닐링(Activation annealing)을 순차적으로 진행하므로써 형성될 수 있다. 도핑공정은 플라즈마도핑(Plasma doping) 또는 임플란트(implantation)를 포함할 수 있다. 제1소스영역(16S)과 제1드레인영역(16D)은 P형 불순물로 도핑될 수 있다. 제1소스영역(16S)과 제1드레인영역(16D)은 보론, 인듐 또는 이들의 혼합이 도핑될 수 있다. 도시하지 않았으나, 제1소스영역(16S)과 제1드레인영역(16D)은 SDE(Source/Drain Extension) 및 할로(HALO) 영역을 더 포함할 수 있다. 제1소스영역(16S)과 제1드레인영역(16D)을 형성하기 위해 제2영역(11N)이 마스킹될 수 있다. 제1소스영역(16S)과 제1드레인영역(16D) 사이는 제1채널영역(16C)이 된다. 제1채널영역(16C)은 실리콘저마늄채널을 포함할 수 있다.
기판(11)의 제2영역(11N)에 제2소스영역(17S)과 제2드레인영역(17D)이 형성된다. 제2소스영역(17S)과 제2드레인영역(17D)은 도핑공정 및 활성화어닐링을 순차적으로 진행하므로써 형성될 수 있다. 도핑공정은 플라즈마도핑 또는 임플란트를 포함할 수 있다. 제2소스영역(17S)과 제2드레인영역(17D)은 N형 불순물로 도핑될 수 있다. 제2소스영역(17S)과 제2드레인영역(17D)은 비소, 인, 안티몬 또는 이들의 혼합이 도핑될 수 있다. 도시하지 않았으나, 제2소스영역(17S)과 제2드레인영역(17D)은 SDE(Source/Drain Extension) 및 할로(HALO) 영역을 더 포함할 수 있다. 제2소스영역(17S)과 제2드레인영역(17D)을 형성하기 위해 제1영역(11P)이 마스킹될 수 있다. 제2소스영역(17S)과 제2드레인영역(17D) 사이는 제2채널영역(17C)이 된다. 제2채널영역(17C)은 실리콘채널을 포함할 수 있다.
제1금속실리사이드층(18P)과 제2금속실리사이드층(18N)이 형성된다. 제1금속실리사이드층(18P)은 제1소스영역(16S)과 제1드레인영역(16D) 상에 형성된다. 제2금속실리사이층(18N)은 제2소스영역(17S)과 제2드레인영역(17D) 상에 형성된다. 제1금속실리사이드층(18P)과 제2금속실리사이드층(18N)은 동일 물질이다. 제1금속실리사이드층(18P)과 제2금속실리사이드층(18N)은 니켈을 함유하는 실리사이드층일 수 있다. 예컨대, 제1금속실리사이드층(18P)과 제2금속실리사이드층(18N)은 니켈실리사이드층 또는 니켈백금실리사이드층을 포함할 수 있다.
도 2c에 도시된 바와 같이, 기판(11) 상에 층간절연층(19)이 형성된다. 층간절연층(19)은 실리콘산화물, 저유전물질 또는 이들의 조합을 포함할 수 있다. 층간절연층(19)은 제2더미층(14B)의 상부면이 노출되도록 평탄화될 수 있다. 예를 들어, CMP(Chemical Mechanical Polishing) 공정에 의해 제2희생층(14B)의 상부면이 노출될때까지 층간절연층(19)을 평탄화한다. 층간절연층(19)을 평탄화할 때 제3더미층(14C)이 제거될 수 있다.
도 2d에 도시된 바와 같이, 제1트렌치(20P) 및 제2트렌치(20N)가 형성된다. 제1트렌치(20P)는 제1영역(11P)에 형성되고, 제2트렌치(20N)는 제2영역(11N)에 형성된다. 제2더미층(14B)과 제1더미층(14A)을 제거하여 제1트렌치(20P)와 제2트렌치(20N)를 형성한다. 제2더미층(14B)과 제1더미층(14A)은 습식식각 또는 건식식각에 의해 제거될 수 있다. 제2더미층(14B)과 제1더미층(14A)을 제거하므로써 각각 제1채널영역(16C) 및 제2채널영역(17C)이 노출될 수 있다. 제2더미층(14B)과 제1더미층(14A)을 제거할 때, 층간절연층(19), 제1스페이서(15P) 및 제2스페이서(15N)가 식각장벽이 될 수 있다.
도 2e에 도시된 바와 같이, 제1계면층(21P)과 제2계면층(21N)이 형성된다. 제1계면층(21P)과 제2계면층(21N)은 각각 제1트렌치(20P)와 제2트렌치(20N)의 저면에 노출된 기판(11) 상에 형성될 수 있다. 제1계면층(21P)과 제2계면층(21N)은 각각 제1채널영역(16C) 및 제2채널영역(17C) 상에 형성될 수 있다. 제1계면층(21P)과 제2계면층(21N)은 실리콘산화물을 포함할 수 있다. 예컨대, 산화 공정(Oxidation process)에 의해 실리콘산화물이 형성될 수 있다.
게이트절연층(22)이 형성된다. 게이트절연층(22)은 제1영역(11P)과 제2영역(11N)에서 동시에 형성될 수 있다. 게이트절연층(22)은 제1계면층(21P), 제2계면층(21N), 제1트렌치(20P)의 측벽, 제2트렌치(20N)의 측벽 및 층간절연층(19) 상에 컨포멀하게 형성된다. 게이트절연층(22)은 고유전 물질로 형성될 수 있다. 고유전물질은 유전상수가 9 이상인 물질로 형성될 수 있다. 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO), 하프늄산화질화물(HfON) 또는 하프늄실리콘산화질화물(HfSiON)을 포함할 수 있다. 다른 실시예에서, 고유전물질은 ZrO2, HfZrON, HfLaO 또는 HfLaON을 포함할 수 있다.
캡핑층(capping layer, 23)과 식각정지층(24)이 적층된다. 캡핑층(23)은 게이트절연층(22)을 보호하는 역할을 수행할 수 있다. 식각정지층(24)은 후속 식각 공정시 식각정지층이 될 수 있다. 캡핑층(23)과 식각정지층(24)은 게이트절연층(22) 상에 컨포멀하게 형성될 수 있다. 캡핑층(23)과 식각정지층(24)은 제1영역(11P)과 제2영역(11N)에서 동시에 형성될 수 있다. 캡핑층(23)과 식각정지층(24)은 금속질화물로 형성될 수 있다. 캡핑층(23)은 티타늄질화물로 형성될 수 있고, 식각정지층(24)은 탄탈륨질화물(TaN)로 형성될 수 있다. 캡핑층(23)과 식각정지층(24)을 형성하므로써, 후속 공정에서 저저항층을 보이드없이 형성할 수 있다. 또한, 캡핑층(23)과 식각정지층(24)은 금속함유층으로서 게이트구조물의 저항을 감소시킬 수 있다.
식각정지층(24) 상에 희생층(25)이 형성된다. 희생층(25)은 클로라이드화가능물질(chloridable materials)을 포함할 수 있다. 클로라이드화가능물질은 클로린과 반응하여 클로라이드화합물(Chloride compounds)을 형성할 수 있는 물질이다. 희생층(25)은 란탄을 포함하는 물질로 형성될 수 있다. 희생층(25)은 란탄산화물(Lanthanum oxide)로 형성될 수 있다. 희생층(25)은 게이트구조물의 일함수에 영향을 미치지 않는다.
다음으로, 희생층(25) 상에 마스크패턴(26)이 형성된다. 마스크패턴(26)은 제1영역(11P)을 노출시키고 제2영역(11N)을 덮는다. 마스크패턴(26)은 감광막패턴을 포함할 수 있다.
도 2f에 도시된 바와 같이, 제1영역(11P)으로부터 희생층(25)이 제거된다. 이에 따라, 제2영역(11N) 상부에만 희생층패턴(25N)이 잔류한다. 희생층(25)을 선택적으로 제거하기 위해 염화수소(Hydrogen chloride, HCl)가 사용될 수 있다. 희생층(25)을 제거할때, 식각정지층(24)에서 식각이 정지될 수 있다. 이에 따라, 게이트절연층(22)이 염화수소(HCl)로부터 보호될 수 있다.
마스크패턴(26)이 제거된다.
위와 같이, 제2영역(11N)에는 희생층패턴(25N)을 잔류시키고, 제1영역(11P)에서는 희생층(25)을 제거한다. 부연하면, 희생층패턴(25N)은 식각정지층(24)의 제1부분을 노출시키고 제2부분을 덮는다. 식각정지층(24)의 제1부분은 제1영역(11P)에 형성된 부분이고, 제2부분은 제2영역(11N)에 형성된 부분이다.
도 2g에 도시된 바와 같이, 제1일함수층(first work function layer, 27)이 형성된다.
제1일함수층(27)은 제1영역(11P)에 형성된다. 제1일함수층(27)은 제1트랜지스터의 문턱전압을 조절할 수 있는 일함수를 가질 수 있다. 예컨대, 제1일함수층(27)은 P형 일함수 금속층으로 형성될 수 있다. 제1일함수층(27)은 P형 일함수를 갖는 제1티타늄함유층으로 형성될 수 있다. P형 일함수란 약 4.9eV 보다 큰 고일함수를 지칭할 수 있다. 제1티타늄함유층은 P형 일함수를 갖기 위해 제1화학종(first species)이 함유될 수 있다. 제1화학종은 질소를 포함할 수 있다. 본 실시예에서, 제1일함수층(27)은 제1화학종이 함유된 티타늄층으로 형성될 수 있다. 즉, 제1일함수층(27)은 티타늄질화물(TiN)로 형성될 수 있다. 제1일함수층(27)은 사염화티타늄(TiCl4)과 NH3를 이용한 화학기상증착(CVD)에 의해 형성될 수 있다.
제1일함수층(27)을 형성할 때, 제2영역(11N)에 희생화합물(sacrificial compound, 27N)이 형성될 수 있다. 희생화합물(27N)은 희생층패턴(25N)이 변환된 물질이다. 희생화합물(27N)은 염화물(Chloride)을 포함할 수 있다. 희생화합물(27N)은 희생층패턴(25N)의 염화물로 형성될 수 있다. 희생화합물(27N)은 희생층패턴(25N)과 제1일함수층(27)의 반응에 의해 형성될 수 있다. 예컨대, 제1일함수층(27)을 형성하기 위해 사염화티타늄(TiCl4)을 흘려주는 동안, 사염화티타늄(TiCl4)과 희생층패턴(25N)의 란탄늄(Lanthanum)이 반응하여 란탄늄클로라이드(Lanthanum chloride)가 형성될 수 있다. 란탄늄클로라이드의 희생화합물(27N)이 형성됨에 따라 제2영역(11N)에서는 제1일함수층(27)이 증착되지 않는다.
위와 같이, 제1영역(11P)에 제1일함수층(27)을 형성하는 동안에 제2영역(11N)에는 희생화합물(27N)이 형성된다. 희생화합물(27N)에 의해 제2영역(11N)에서는 제1일함수층(27)이 증착되지 않는다.
도 2h에 도시된 바와 같이, 희생화합물(27N)을 제거한다. 이에 따라, 제1영역(11P)에만 제1일함수층(27)이 잔류한다. 희생화합물(27N)을 제거하기 위해 세정 공정이 적용될 수 있다. 희생화합물(27N)을 제거할때, 식각정지층(24)이 캡핑층(23) 및 게이트절연층(22)을 보호한다.
위와 같이, 제1일함수층(27)의 형성 공정 및 희생화합물(27N)의 제거 공정을 통해 제1영역(11P)에만 선택적으로 제1일함수층(27)을 형성할 수 있다. 즉, 마스크 공정 및 식각공정없이 제1영역(11P)에만 선택적으로 제1일함수층(27)을 형성할 수 있다. 결국, 희생층패턴(25N)을 적용하므로써 마스크 공정 및 식각 공정없이 제1트랜지스터에 적합한 제1일함수층(27)을 용이하게 형성할 수 있다.
도 2i에 도시된 바와 같이, 제2일함수층(28)이 형성된다. 제2일함수층(28)은 제1일함수층(27)을 포함한 전면에 형성된다. 제2일함수층(28)은 제2트랜지스터의 문턱전압을 조절할 수 있는 일함수를 가질 수 있다. 제2일함수층(28)은 N형 일함수 금속층으로 형성될 수 있다. 제2일함수층(28)은 N형 일함수를 갖는 제2티타늄함유층으로 형성될 수 있다. N형 일함수란 약 4.2eV보다 작은 저일함수를 지칭할 수 있다. 제2티타늄함유층은 N형 일함수를 갖기 위해 제2화학종이 함유될 수 있다. 제2화학종은 탄소, 알루미늄 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제2일함수층(28)은 제2화학종이 함유된 티타늄층으로 형성될 수 있다. 즉, 제2일함수층(28)은 TiAl, TiC 또는 TiAlC를 포함할 수 있다. 제2일함수층(28)은 제1영역(11P)은 물론 제2영역(11N) 상부에 형성될 수 있다. 제1영역(11P)에 형성되는 제2일함수층(28)은 P 채널트랜지스터의 문턱전압에 영향을 미치지 않는다.
도 2j에 도시된 바와 같이, 제2일함수층(28) 상에 저저항층(30)을 형성한다. 저저항층(30)은 제1트렌치(20P)와 제2트렌치(20N)를 채운다. 저저항층(30)은 저저항 금속층을 포함할 수 있다. 저저항층(30)은 텅스텐, 코발트, 티타늄, 알루미늄 또는 이들의 조합을 포함할 수 있다. 저저항층(30)을 채우기 전에 배리어층(29)을 컨포멀하게 형성할 수 있다. 배리어층(29)은 티타늄질화물(TiN)을 포함할 수 있다. 배리어층(29)은 저저항층(30)과 제2일함수층(28)간의 상호확산을 방지할 수 있다. 배리어층(29)과 저저항층(30)의 적층구조는 TiN/W, TiN/Ti/Al, TiN/Co/Al을 포함할 수 있다.
도 2k에 도시된 바와 같이, 층간절연층(19)의 표면이 노출될때까지 저저항층(30)을 평탄화한다. 저저항층(30)을 평탄화한 후에 연속적으로 배리어층(29), 제2일함수층(28), 제1일함수층(27), 제2캡핑층(24), 제1캡핑층(23) 및 게이트절연층(22)이 평탄화될 수 있다.
위와 같은 일련의 평탄화 공정에 의해 제1영역(11P)과 제2영역(11N)에 각각 제1게이트구조물(G1)과 제2게이트구조물(G2)이 형성된다.
제1게이트구조물(G1)은 제1영역(11P) 상에 위치한다. 제1게이트구조물(G1)은 제1계면층(21P), 제1게이트절연층(22P), 제1캡핑층(23P), 제1식각정지층(24P), 제1일함수층(27P), 더미 제2일함수층(28P), 제1배리어층(29P) 및 제1저저항층(30P)을 포함한다. 더미 제2일함수층(28P)은 제2일함수층(28)의 평탄화공정에 의해 형성된다. 따라서, 제1게이트구조물(G1), 제1소스영역(16S), 제1드레인영역(16D) 및 제1채널영역(16C)을 포함하는 제1트랜지스터(T1)가 된다. 제1트랜지스터(T1)는 PMOSFET이다.
제2게이트구조물(G2)은 제2영역(11N) 상에 위치한다. 제2게이트구조물(G2)은 제2계면층(21N), 제2게이트절연층(22N), 제2캡핑층(23N), 제2식각정지층(24N), 제2일함수층(28N), 제2배리어층(29N) 및 제2저저항층(30N)을 포함한다. 따라서, 제2게이트구조물(G2), 제2소스영역(17S), 제2드레인영역(17D) 및 제2채널영역(17C)을 포함하는 제2트랜지스터(T2)가 된다. 제2트랜지스터(T2)는 NMOSFET이다.
상술한 바와 같이, 제1게이트구조물(G1)과 제2게이트구조물(G2)은 RMG 공정(Replacement Metal Gate Process)에 의해 형성된다. 제1게이트구조물(G1)과 제2게이트구조물(G2)은 '제1대체게이트구조물(First RMG)' 및 '제2대체게이트구조물(Second RMG)'이라고 지칭될 수 있다. 제1게이트구조물(G1)은 제1소스영역(16S) 및 제1드레인영역(16D) 보다 나중에 형성된다. 제2게이트구조물(G2)은 제2소스영역(17S) 및 제2드레인영역(17D) 보다 나중에 형성된다. 이와 같은 RMG 공정을 이용하여 게이트구조물을 형성하는 방법을 '금속게이트 라스트 공정(Metal Gate last process; MGL)'이라 지칭한다. 금속게이트 라스트 공정은 소스영역 및 드레인영역을 형성하기 위한 활성화어닐링 이후에 게이트구조물을 형성한다. 금속게이트 라스트 공정에 의해 제1게이트구조물(G1)과 제2게이트구조물(G2)을 형성하므로써, 제1일함수층(27P)과 제2일함수층(28N)의 열적안정성이 개선된다. 결국, 금속게이트 라스트 공정을 진행하므로써, 페르미 피닝(Fermi-pinning) 현상없이 문턱전압을 조절할 수 있다.
아울러, 제1트렌치(20P) 및 제2트렌치(20N) 형성 이후에 고유전물질의 게이트절연층(22)을 형성하므로, 'HKL(High k Last)'이라고 지칭될 수 있다.
결국, 제1실시예에 따른 RMG 구조는 'HKL(HK Last)/MGL(Metal Gate Last)' 공정에 의해 형성된다.
도 2l에 도시된 바와 같이, 캡층(31)이 형성된다. 캡층(31)은 실리콘질화물로 형성될 수 있다. 캡층(31)은 제1,2일함수층(27P, 28N) 및 제1,2저저항층(30P, 30N)을 보호한다.
도 3은 제2실시예에 따른 반도체장치를 도시한 도면이다. 제2실시예는 게이트절연층을 제외한 나머지 게이트구조물의 형태는 제1실시예와 유사할 수 있다.
도 3을 참조하면, 반도체장치(200)는 제1트랜지스터(T11)와 제2트랜지스터(T12)를 포함한다. 제1트랜지스터(T11)와 제2트랜지스터(T12)는 기판(201)에 형성된다. 제1트랜지스터(T11)와 제2트랜지스터(T12)는 분리영역(203)에 의해 분리되어 있다. 분리영역(203)은 분리트렌치(202) 내에 형성된다. 분리영역(202)에 의해 제1영역(201P)과 제2영역(201N)이 정의된다. 제1영역(201P)은 제1트랜지스터(T11)가 형성될 활성영역이다. 제2영역(201N)은 제2트랜지스터(T12)가 형성될 활성영역이다.
기판(201) 상에는 층간절연층(216)이 형성될 수 있다. 층간절연층(216)은 제1트렌치(217P)와 제2트렌치(217N)를 포함할 수 있다. 제1트렌치(217P)는 제1영역(201P)에 형성될 수 있고, 제2트렌치(217N)는 제2영역(201N)에 형성될 수 있다. 제1트렌치(217P)의 양측벽에는 제1스페이서(212P)가 형성될 수 있다. 제2트렌치(217N)의 양측벽에는 제2스페이서(212N)가 형성될 수 있다.
제1트랜지스터(T11)는 제1게이트구조물(G11), 제1소스영역(213S) 및 제1드레인영역(213D)을 포함한다. 제1게이트구조물(G11)은 제1트렌치(217P) 내에 형성될 수 있다. 제1소스영역(213S)과 제1드레인영역(213D)은 기판(201)의 제1영역(201P) 내에 형성될 수 있다. 제1게이트구조물(G11) 아래에는 제1채널영역(213C)이 정의될 수 있다. 제1채널영역(213C)은 제1소스영역(213S)과 제1드레인영역(213D) 사이에 위치할 수 있다. 제1소스영역(213S)과 제1드레인영역(213D)은 P형 불순물로 도핑되어 있을 수 있다. 제1게이트구조물(G11)은 제1계면층(204P), 제1게이트절연층(205P), 제1캡핑층(206P), 제1식각정지층(207P), 제1일함수층(208P), 더미 제2일함수층(209P), 제1배리어층(210P) 및 제1저저항층(211P)이 순차적으로 적층될 수 있다. 제1실시예와 다르게, 제1계면층(204P) 상에 제1게이트절연층(205P)이 적층된다. 제1캡핑층(206P), 제1식각정지층(207P), 제1일함수층(208P), 더미 제2일함수층(209P) 및 제1배리어층(210P)은 제1트렌치(217P)의 저면 및 측벽을 따라 형성되는 형태를 가질 수 있다. 제1저저항층(211P)은 제1배리어층(210P) 상에서 제1트렌치(217P)를 채우는 형태를 가질 수 있다.
제2트랜지스터(T12)는 제2게이트구조물(G12), 제2소스영역(214S) 및 제2드레인영역(214D)을 포함한다. 제2게이트구조물(G12)은 제2트렌치(217N) 내에 형성될 수 있다. 제2소스영역(214S)과 제2드레인영역(214D)은 기판(201)의 제2영역(201N) 내에 형성될 수 있다. 제2게이트구조물(G12) 아래에는 제2채널영역(214C)이 정의될 수 있다. 제2채널영역(214C)은 제2소스영역(214S)과 제2드레인영역(214D) 사이에 위치할 수 있다. 제2소스영역(214S)과 제2드레인영역(214D)은 N형 불순물로 도핑되어 있을 수 있다. 제2게이트구조물(G12)은 제2계면층(204N), 제2게이트절연층(205N), 제2캡핑층(206N), 제2식각정지층(207N), 제2일함수층(209N), 제2배리어층(210N) 및 제2저저항층(211N)이 순차적으로 적층될 수 있다. 제1실시예와 다르게, 제2계면층(204N) 상에 제2게이트절연층(205N)이 적층된다. 제1캡핑층(206N), 제1식각정지층(207N), 제2일함수층(209N) 및 제1배리어층(210N)은 제2트렌치(217N)의 저면 및 측벽을 따라 형성되는 형태를 가질 수 있다. 제2저저항층(211N)은 제2배리어층(210N) 상에서 제2트렌치(217N)를 채우는 형태를 가질 수 있다.
제1트랜지스터(T11)와 제2트랜지스터(T12)를 자세히 살펴보면 다음과 같다.
제1계면층(204P)과 제2계면층(204N)은 동일 물질로 형성될 수 있다. 제1계면층(204P)과 제2계면층(204N)은 실리콘산화물로 형성될 수 있다.
제1게이트절연층(205P)과 제2게이트절연층(205N)은 동일 물질로 형성될 수 있다. 제1게이트절연층(205P)과 제2게이트절연층(205N)은 고유전물질로 형성될 수 있다. 고유전물질은 실리콘산화물 및 실리콘질화물보다 유전상수가 큰 물질을 포함한다. 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO), 하프늄산화질화물(HfON) 또는 하프늄실리콘산화질화물(HfSiON)을 포함할 수 있다. 다른 실시예에서, 고유전물질은 ZrO2, HfZrON, HfLaO 또는 HfLaON을 포함할 수 있다.
제1캡핑층(206P)과 제2캡핑층(206N)은 동일 물질로 형성될 수 있다. 제1캡핑층(206P)과 제2캡핑층(206N)은 금속질화물로 형성될 수 있다. 제1캡핑층(206P)과 제2캡핑층(206N)은 티타늄질화물로 형성될 수 있다.
제1식각정지층(207P)과 제2식각정지층(207N)은 동일 물질로 형성될 수 있다. 제1식각정지층(207P)과 제2식각정지층(207N)은 금속질화물로 형성될 수 있다. 제1식각정지층(207P)과 제2식각정지층(207N)은 탄탈륨질화물(TaN)로 형성될 수 있다.
제1일함수층(208P)은 제1트랜지스터(T11)의 문턱전압을 조절할 수 있는 일함수를 가질 수 있다. 예컨대, 제1일함수층(208P)은 P형 일함수 금속층으로 형성될 수 있다. 제1일함수층(208P)은 P형 일함수를 갖는 제1티타늄함유층으로 형성될 수 있다. P형 일함수란 약 4.9eV 보다 큰 고일함수를 지칭할 수 있다. 제1티타늄함유층은 P형 일함수를 갖기 위해 제1화학종(first species)이 함유될 수 있다. 제1화학종은 질소를 포함할 수 있다. 본 실시예에서, 제1일함수층(208P)은 제1화학종이 함유된 티타늄층으로 형성될 수 있다. 즉, 제1일함수층(208P)은 티타늄질화물(TiN)로 형성될 수 있다. 제1일함수층(208P)은 사염화티타늄(TiCl4)과 NH3를 이용한 화학기상증착(CVD)에 의해 형성될 수 있다.
제2일함수층(209N)은 제2트랜지스터(T12)의 문턱전압을 조절할 수 있는 일함수를 가질 수 있다. 예컨대, 제2일함수층(209N)은 N형 일함수 금속층으로 형성될 수 있다. 제2일함수층(209N)은 N형 일함수를 갖는 제2티타늄함유층으로 형성될 수 있다. N형 일함수란 약 4.2eV보다 작은 저일함수를 지칭할 수 있다. 제2티타늄함유층은 N형 일함수를 갖기 위해 제2화학종이 함유될 수 있다. 제2화학종은 탄소, 알루미늄 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제2일함수층(209N)은 제2화학종이 함유된 티타늄층으로 형성될 수 있다. 즉, 제2일함수층(209N)은 TiAl, TiC 또는 TiAlC를 포함할 수 있다. 제2일함수층(209N)과 더미 제2일함수층(209P)은 동일 물질로 형성될 수 있다. 제1일함수층(208P) 상에 형성되는 더미 제2일함수층(209P)은 제1트랜지스터(T11)의 문턱전압에 영향을 미치지 않는다.
제1배리어층(210P)과 제2배리어층(211N)은 티타늄질화물(TiN)을 포함할 수 있다.
제1저저항층(211P)과 제2저저항층(211N)은 동일 물질로 형성될 수 있다. 제1저저항층(211P)과 제2저저항층(211N)은 저저항 금속층을 포함할 수 있다. 제1저저항층(211P)과 제2저저항층(211N)은 텅스텐, 코발트, 티타늄, 알루미늄 또는 이들의 조합을 포함할 수 있다.
제1트랜지스터(T11)는 PMOSFET가 될 수 있고, 제2트랜지스터(T12)는 NMOSFET가 될 수 있다. 반도체장치(200)는 CMOSFET가 될 수 있다. 제1게이트구조물(G11)과 제2게이트구조물(G12)은 RMG 공정에 의해 형성될 수 있다.
제2실시예에 따르면, 제1일함수층(208P)을 포함하는 제1게이트구조물(G11)에 의해 제1트랜지스터(T11)의 문턱전압을 조절할 수 있다. 또한, 제2일함수층(209N)을 포함하는 제2게이트구조물(G12)에 의해 제2트랜지스터(T12)의 문턱전압을 조절할 수 있다.
도 4a 내지 도 4k는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 4a에 도시된 바와 같이, 기판(41)은 제1영역(41P)과 제2영역(41N)을 포함한다. 기판(41)은 반도체물질을 포함할 수 있다. 예컨대, 기판(41)은 실리콘기판, 실리콘저마늄기판 또는 SOI 기판일 수 있다. 제1영역(41P)은 P 채널 트랜지스터를 위한 영역일 수 있고, 제2영역(41N)은 N 채널 트랜지스터를 위한 영역일 수 있다.
기판(41)에 분리영역(43)이 형성된다. 분리영역(43)은 제1영역(41P)과 제2영역(41N)을 분리시킨다. 예컨대, 분리영역(43)은 P 채널 트랜지스터와 N 채널 트랜지스터를 분리시키기 위해 형성된다. 분리영역(43)은 STI와 같은 분리기술에 의해 형성될 수 있다. 예를 들어, 기판(41)을 식각하여 트렌치(42)를 형성하고, 적어도 하나 이상의 절연물질로 트렌치(42)를 채운다. 분리영역(43)은 산화물, 질화물 또는 이들의 조합에 의해 채워질 수 있다.
기판(41) 상에 예비 제1게이트구조물(pre-first gate structure, 46P)과 예비 제2게이트구조물(pre-second gate structure, 46N)이 형성된다. 예비 제1게이트구조물(46P)은 제1영역(41P)에 형성된다. 예비 제2게이트구조물(46N)은 제2영역(41N)에 형성된다. 예비 제1게이트구조물(46P)과 예비 제2게이트구조물(46N)은 다양한 물질층의 적층 및 식각 공정에 의해 형성될 수 있다. 예비 제1게이트구조물(46P)과 예비 제2게이트구조물(46N)은 적층된 물질층이 동일할 수 있다. 예비 제1게이트구조물(46P)과 예비 제2게이트구조물(46N)은 각각 제1더미층(46A)과 제2더미층(46B)을 포함할 수 있다. 예비 제1게이트구조물(46P)은 제1계면층(44P), 제1게이트절연층(45P), 제1더미층(46A) 및 제2더미층(46B)이 적층될 수 있다. 예비 제2게이트구조물(46N)은 제2계면층(44N), 제2게이트절연층(45N), 제1더미층(46A) 및 제2더미층(46B)이 적층될 수 있다. 예비 제1게이트구조물(46P)과 예비 제2게이트구조물(46N)을 형성하기 위해 계면층, 게이트절연층, 제1더미층 및 제2더미층을 적층한 후, 적층구조물을 식각한다. 제1계면층(44P)과 제2계면층(44N)은 실리콘산화물을 포함할 수 있다. 예컨대, 산화 공정에 의해 실리콘산화물이 형성될 수 있다. 제1 및 제2게이트절연층(45P, 45N)은 고유전 물질로 형성될 수 있다.
이와 같이, 제2실시예는 제1계면층(44P), 제2계면층(44N), 제1게이트절연층(45P) 및 제2게이트절연층(45N)을 미리 형성한다. 이를 HKF(High-k First) 공정이라고 지칭한다.
도 4b에 도시된 바와 같이, 예비 제1게이트구조물(46P)의 양측벽에 제1스페이서(47P)가 형성된다. 예비 제2게이트구조물(46N)의 양측벽에 제2스페이서(47N)가 형성된다. 제1스페이서(47P)와 제2스페이서(47N)는 동일 공정에 의해 형성될 수 있다. 제1스페이서(47P)와 제2스페이서(47N)는 실리콘질화물로 형성될 수 있다. 예컨대, 예비 제1게이트구조물(46P)과 예비 제2게이트구조물(46N)을 포함한 기판(41) 상에 실리콘질화물을 증착한 후, 에치백 공정을 실시한다. 이에 따라, 제1스페이서(47P)와 제2스페이서(47N)가 형성된다. 제1스페이서(47P)과 제2스페이서(47N)는 게이트스페이서라고 지칭될 수 있다. 제1스페이서(47P)과 제2스페이서(47N)는 다층 구조가 될 수 있다. 예컨대, ON(Oxide/Nitride), ONO(Oxide/Nitride/Oxide), OON(Oxide/Oxide/Nitride), NON(Nitride/Oxide/Nitride), ONON(Oxide/Nitride/Oxide/Nitride) 등을 포함하는 실리콘산화물과 실리콘질화물의 조합에 의해 형성될 수 있다.
기판(41)의 제1영역(41P)에 제1소스영역(48S)과 제1드레인영역(48D)이 형성된다. 제1소스영역(48S)과 제1드레인영역(48D)은 도핑공정 및 활성화어닐링을 순차적으로 진행하므로써 형성될 수 있다. 도핑공정은 플라즈마도핑 또는 임플란트를 포함할 수 있다. 제1소스영역(48S)과 제1드레인영역(48D)은 P형 불순물로 도핑될 수 있다. 제1소스영역(48S)과 제1드레인영역(48D)은 보론, 인듐 또는 이들의 혼합이 도핑될 수 있다. 도시하지 않았으나, 제1소스영역(48S)과 제1드레인영역(48D)은 SDE 및 할로 영역을 더 포함할 수 있다. 제1소스영역(48S)과 제1드레인영역(48D)을 형성하기 위해 제2영역(41N)이 마스킹될 수 있다. 제1소스영역(48S)과 제1드레인영역(48D) 사이는 제1채널영역(48C)이 된다. 제1채널영역(48C)은 실리콘저마늄채널을 포함할 수 있다.
기판(41)의 제2영역(41N)에 제2소스영역(49S)과 제2드레인영역(49D)이 형성된다. 제2소스영역(49S)과 제2드레인영역(49D)은 도핑공정 및 활성화어닐링을 순차적으로 진행하므로써 형성될 수 있다. 도핑공정은 플라즈마도핑 또는 임플란트를 포함할 수 있다. 제2소스영역(49S)과 제2드레인영역(49D)은 N형 불순물로 도핑될 수 있다. 제2소스영역(49S)과 제2드레인영역(49D)은 비소, 인, 안티몬 또는 이들의 혼합이 도핑될 수 있다. 도시하지 않았으나, 제2소스영역(49S)과 제2드레인영역(49D)은 SDE 및 할로 영역을 더 포함할 수 있다. 제2소스영역(49S)과 제2드레인영역(49D)을 형성하기 위해 제1영역(41P)이 마스킹될 수 있다. 제2소스영역(49S)과 제2드레인영역(49D) 사이는 제2채널영역(49C)이 된다. 제2채널영역(49C)은 실리콘채널을 포함할 수 있다.
제1금속실리사이드층(50P)과 제2금속실리사이드층(50N)이 형성된다. 제1금속실리사이드층(50P)은 제1소스영역(48S)과 제1드레인영역(48D) 상에 형성된다. 제2금속실리사이층(50N)은 제2소스영역(49S)과 제2드레인영역(49D) 상에 형성된다. 제1금속실리사이드층(50P)과 제2금속실리사이드층(50N)은 동일 물질이다. 제1금속실리사이드층(50P)과 제2금속실리사이드층(50N)은 니켈을 함유하는 실리사이드층일 수 있다. 예컨대, 제1금속실리사이드층(50P)과 제2금속실리사이드층(50N)은 니켈실리사이드층 또는 니켈백금실리사이드층을 포함할 수 있다.
도 4c에 도시된 바와 같이, 기판(41) 상에 층간절연층(51)이 형성된다. 층간절연층(51)은 실리콘산화물, 저유전물질 또는 이들의 조합을 포함할 수 있다. 층간절연층(51)은 제1더미층(46A)의 상부면이 노출되도록 평탄화될 수 있다. 예를 들어, CMP 공정에 의해 제1더미층(46A)의 상부면이 노출될때까지 층간절연층(51) 및 제2더미층(46B)을 평탄화한다.
도 4d에 도시된 바와 같이, 제1트렌치(52P) 및 제2트렌치(52N)가 형성된다. 제1트렌치(52P)는 제1영역(41P)에 형성되고, 제2트렌치(52N)는 제2영역(41N)에 형성된다. 제1더미층(46A)을 제거하여 제1트렌치(52P)와 제2트렌치(52N)를 형성한다. 제1더미층(46A)은 습식식각 또는 건식식각에 의해 제거될 수 있다. 제1더미층(46A)을 제거하므로써 제1게이트절연층(45P) 및 제2게이트절연층(45N)의 표면이 노출될 수 있다.
도 4e에 도시된 바와 같이, 캡핑층(53)과 식각정지층(54)이 적층된다. 캡핑층(53)과 식각정지층(54)은 제1,2게이트절연층(45P, 45N) 및 트렌치(52P, 52N)를 포함한 층간절연층(51) 상에 컨포멀하게 형성될 수 있다. 캡핑층(53)과 식각정지층(54)은 제1영역(41P)과 제2영역(41N)에서 동시에 형성될 수 있다. 캡핑층(53)과 식각정지층(54)은 금속질화물로 형성될 수 있다. 캡핑층(53)은 티타늄질화물로 형성될 수 있고, 식각정지층(54)은 탄탈륨질화물(TaN)로 형성될 수 있다.
제2영역(41N)의 식각정지층(54) 상에 희생층패턴(55N)이 형성된다. 희생층패턴(55N)을 형성하는 방법은 도 2e 및 도 2f를 참조하기로 한다. 희생층패턴(55N)은 클로라이드화가능물질을 포함할 수 있다. 희생층패턴(55N)은 란탄을 포함하는 물질로 형성될 수 있다. 희생층패턴(55N)은 란탄산화물로 형성될 수 있다.
도 4f에 도시된 바와 같이, 제1일함수층(56)이 형성된다.
제1일함수층(56)은 제1영역(41P)에 형성된다. 제1일함수층(56)은 P 채널 트랜지스터에 적합한 일함수를 가질 수 있다. 예컨대, 제1일함수층(56)은 P형 일함수 금속층으로 형성될 수 있다. 제1일함수층(56)은 P형 일함수를 갖는 제1티타늄함유층으로 형성될 수 있다. P형 일함수란 약 4.9eV 보다 큰 고일함수를 지칭할 수 있다. 제1티타늄함유층은 P형 일함수를 갖기 위해 제1화학종이 함유될 수 있다. 제1화학종은 질소를 포함할 수 있다. 본 실시예에서, 제1일함수층(56)은 제1화학종이 함유된 티타늄층으로 형성될 수 있다. 즉, 제1일함수층(56)은 티타늄질화물(TiN)로 형성될 수 있다. 제1일함수층(56)은 사염화티타늄(TiCl4)과 NH3를 이용한 화학기상증착(CVD)에 의해 형성될 수 있다.
제1일함수층(56)을 형성할 때, 제2영역(41N)에 희생화합물(56N)이 형성될 수 있다. 희생화합물(56N)은 희생층패턴(55N)이 변환된 물질이다. 희생화합물(56N)은 희생층패턴(55N)의 염화물로 형성될 수 있다. 희생화합물(56N)은 희생층패턴(45N)과 제1일함수층(56)의 반응에 의해 형성될 수 있다. 예컨대, 제1일함수층(56)을 형성하기 위해 사염화티타늄을 흘려주는 동안, 사염화티타늄과 희생층패턴(55N)의 란탄늄이 반응하여 란탄늄클로라이드가 형성될 수 있다. 란탄늄클로라이드에 의해 제2영역(41N)에서는 티타늄질화물이 증착되지 않는다.
위와 같이, 제1영역(41P)에 제1일함수층(56)을 형성하는 동안에 제2영역(41N)에는 희생화합물(56N)이 형성된다. 희생화합물(56N)에 의해 제2영역(41N)에서는 제1일함수층(56)이 증착되지 않는다. 제1영역(41P)의 식각정지층(54) 상에는 제1일함수층(56)이 형성되고, 제2영역(41N)의 식각정지층(54) 상에는 희생화합물(56N)이 형성된다.
도 4g에 도시된 바와 같이, 희생화합물(56N)을 제거한다. 이에 따라, 제1영역(41P)에만 제1일함수층(56)이 잔류한다. 희생화합물(56N)을 제거하기 위해 세정 공정이 적용될 수 있다.
위와 같이, 제1일함수층(56)의 형성 공정 및 희생화합물(56N)의 제거 공정을 통해 제1영역(41P)에만 선택적으로 제1일함수층(56)을 형성할 수 있다. 결국, 마스크 공정 및 식각공정없이 제1영역(41P)에만 선택적으로 제1일함수층(56)을 형성할 수 있다.
도 4h에 도시된 바와 같이, 제2일함수층(57)이 형성된다. 제2일함수층(57)은 제1일함수층(56)을 포함한 전면에 형성된다. 제2일함수층(57)은 N 채널 트랜지스터에 적합한 일함수를 가질 수 있다. 제2일함수층(57)은 N형 일함수 금속층으로 형성될 수 있다. 제2일함수층(57)은 N형 일함수를 갖는 제2티타늄함유층으로 형성될 수 있다. N형 일함수란 약 4.2eV보다 작은 저일함수를 지칭할 수 있다. 제2티타늄함유층은 N형 일함수를 갖기 위해 제2화학종이 함유될 수 있다. 제2화학종은 탄소, 알루미늄 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제2일함수층(57)은 제2화학종이 함유된 티타늄층으로 형성될 수 있다. 즉, 제2일함수층(57)은 TiAl, TiC 또는 TiAlC를 포함할 수 있다. 제2일함수층(57)은 제1영역(41P)은 물론 제2영역(41N) 상부에 형성될 수 있다. 제1영역(41P)에 형성되는 제2일함수층(57)은 P 채널트랜지스터의 문턱전압에 영향을 미치지 않는다.
도 4i에 도시된 바와 같이, 제2일함수층(57) 상에 저저항층(59)을 형성한다. 저저항층(59)은 제1트렌치(52P)와 제2트렌치(52N)를 채운다. 저저항층(59)은 저저항 금속층을 포함할 수 있다. 저저항층(59)은 텅스텐, 코발트, 티타늄, 알루미늄 또는 이들의 조합을 포함할 수 있다. 저저항층(59)을 채우기 전에 배리어층(58)을 컨포멀하게 형성할 수 있다. 배리어층(58)은 티타늄질화물(TiN)을 포함할 수 있다. 배리어층(58)은 저저항층(59)과 제2일함수층(57)간의 상호확산을 방지할 수 있다. 배리어층(58)과 저저항층(59)의 적층구조는 TiN/W, TiN/Ti/Al, TiN/Co/Al을 포함할 수 있다.
도 4j에 도시된 바와 같이, 층간절연층(51)의 표면이 노출될때까지 저저항층(59)을 평탄화한다. 저저항층(59)을 평탄화한 후에 연속적으로 배리어층(58), 제2일함수층(57), 제1일함수층(56), 제2캡핑층(54) 및 제1캡핑층(53)이 평탄화될 수 있다.
위와 같은 일련의 평탄화 공정에 의해 제1영역(41P)과 제2영역(41N)에 각각 제1게이트구조물(G11)과 제2게이트구조물(G12)이 형성된다.
제1게이트구조물(G11)은 제1영역(41P) 상에 위치한다. 제1게이트구조물(G11)은 제1계면층(44P), 제1게이트절연층(45P), 제1캡핑층(53P), 제1식각정지층(54P), 제1일함수층(56P), 더미 제2일함수층(57P), 제1배리어층(58P) 및 제1저저항층(59P)을 포함한다. 더미 제2일함수층(57P)은 제2일함수층(57)의 평탄화공정에 의해 형성된다. 따라서, 제1게이트구조물(G11), 제1소스영역(48S), 제1드레인영역(48D) 및 제1채널영역(48C)을 포함하는 제1트랜지스터(T11)가 된다. 제1트랜지스터(T11)는 P 채널 트랜지스터이다.
제2게이트구조물(G12)은 제2영역(41N) 상에 위치한다. 제2게이트구조물(G12)은 제2계면층(44N), 제2게이트절연층(45N), 제2캡핑층(53N), 제2식각정지층(54N), 제2일함수층(57N), 제2배리어층(58N) 및 제2저저항층(59N)을 포함한다. 따라서, 제2게이트구조물(G12), 제2소스영역(49S), 제2드레인영역(49D) 및 제2채널영역(49C)을 포함하는 제2트랜지스터(T12)가 된다. 제2트랜지스터(T12)는 N 채널 트랜지스터이다.
상술한 바와 같이, 제1게이트구조물(G11)과 제2게이트구조물(G12)은 RMG 공정(RMG)에 의해 형성된다. 제1게이트구조물(G11)은 제1소스영역(48S) 및 제1드레인영역(48D) 보다 나중에 형성된다. 제2게이트구조물(G12)은 제2소스영역(49S) 및 제2드레인영역(49D) 보다 나중에 형성된다. 이와 같은 RMG 공정을 이용한 게이트구조물의 형성 방법을 '금속게이트 라스트 공정(MGL)'이라 지칭한다. 게이트 라스트 공정에 의해 제1게이트구조물(G11)과 제2게이트구조물(G12)을 형성하므로써, 제1일함수층(56P)과 제2일함수층(57N)의 열적안정성이 개선된다.
아울러, 제1트렌치(52P) 및 제2트렌치(52N) 형성 이전에 고유전물질의 제1게이트절연층(45P)과 제2게이트절연층(45N)을 형성하므로, 'HKF 공정(High-k First process)'이라고 지칭될 수 있다.
결국, 제2실시예에 따른 RMG 구조는 'HKF(HK First)/MGL(Metal Gate Last)' 공정에 의해 형성된다.
도 4k에 도시된 바와 같이, 캡층(60)이 형성된다. 캡층(60)은 실리콘질화물로 형성될 수 있다. 캡층(60)은 제1,2일함수층(56P, 57N) 및 제1,2저저항층(59P, 59N)을 보호한다.
제2실시예의 변형예로서, 예비 제1게이트구조물 및 예비 제2게이트구조물을 형성할 때, 캡핑층(53)과 식각정지층(54)을 적층할 수도 있다. 따라서, 제1트렌치 (52P) 및 제2트렌치(52N) 형성 이후에 희생층패턴(55N) 및 제1일함수층(56)이 형성될 수 있다.
본 발명의 실시예들은 게이트라스트 공정에 의한 RMG 구조의 CMOSFET에 대해 설명하였으나, 본 발명은 게이트퍼스트 공정(Gate first process)에 의한 CMOSFET의 제조 방법에도 적용할 수 있다. 게이트퍼스트 공정은 더미구조물 형성없이 게이트구조물을 먼저 형성한 후 소스영역 및 드레인영역을 형성한다. 이와 같이, 게이트퍼스트 공정은 소스영역 및 드레인영역을 형성하기 위한 활성화어닐링 이전에 게이트구조물이 형성된다.
또한, 본 발명은 핀트랜지스터(Fin type Transistor)로 이루어진 CMOSFET의 제조 방법에도 적용할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
11 : 기판 11P : 제1영역
11N : 제2영역 12 : 분리트렌치
13 : 분리영역 14P : 제1더미구조물
14N : 제2더미구조물 15P : 제1스페이서
15N : 제2스페이서 16S/16D : 제1소스영역/제1드레인영역
17S/17D : 제2소스영역/제2드레인영역
18P : 제1금속실리사이드층 18N : 제2금속실리사이드층
19 : 층간절연층 20P : 제1트렌치
20N : 제2트렌치 21P : 제1계면층
21N : 제2계면층 22 : 게이트절연층
23 : 캡핑층 24 : 식각정지층
27 : 제1일함수층 27N : 희생화합물
28 : 제2일함수층

Claims (22)

  1. 기판 상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 식각정지층을 형성하는 단계;
    상기 식각정지층의 제1부분을 덮는 제1일함수층과 상기 식각정지층의 제2부분을 덮는 희생화합물을 형성하는 단계;
    상기 희생화합물을 제거하여 상기 식각정지층의 제2부분을 노출시키는 단계; 및
    상기 식각정지층의 제2부분과 상기 제1일함수층 상에 제2일함수층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 희생화합물과 제1일함수층을 형성하는 단계는,
    상기 식각정지층 상에 희생층을 형성하는 단계;
    상기 희생층의 식각에 의해 상기 식각정지층의 제2부분을 덮는 희생층패턴을 형성하는 단계;
    상기 희생층패턴을 상기 희생화합물로 변환하면서 상기 제1일함수층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 제2항에 있어서,
    상기 희생층은 란탄늄산화물을 포함하며, 상기 희생화합물은 란탄늄클로라이드를 포함하는 반도체장치 제조 방법.
  4. 제3항에 있어서,
    상기 제1일함수층은 사염화티타늄(TiCl4)를 이용하여 티타늄질화물로 형성하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 제1일함수층은 제1화학종이 함유된 티타늄층으로 형성하고, 상기 제2일함수층은 상기 제1일함수층과 다른 일함수를 갖도록 제2화학종이 함유된 티타늄층으로 형성하는 반도체장치 제조 방법.
  6. 제5항에 있어서,
    상기 제1화학종은 질소를 포함하고, 상기 제2화학종은 알루미늄, 탄소 또는 이들의 혼합을 포함하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 식각정지층은 탄탈륨질화물로 형성하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 식각정지층을 형성하는 단계 이전에,
    상기 게이트절연층 상에 티타늄질화물의 캡핑층을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  9. 제1채널영역과 제2채널영역을 포함하는 기판을 준비하는 단계;
    상기 기판 상에 상기 제1채널영역을 노출시키는 제1트렌치와 상기 제2채널영역을 노출시키는 제2트렌치를 포함하는 층간절연층을 형성하는 단계;
    상기 제1트렌치 및 제2트렌치를 덮는 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 식각정지층을 형성하는 단계;
    상기 제1트렌치 내의 식각정지층을 덮는 제1일함수층과 상기 제2트렌치 내의 식각정지층을 덮는 희생화합물을 형성하는 단계;
    상기 희생화합물을 제거하여 상기 제2트렌치 내의 식각정지층을 노출시키는 단계;
    상기 제1일함수층과 상기 제2트렌치 내의 식각정지층을 덮는 제2일함수층을 형성하는 단계; 및
    상기 제2일함수층 상에 상기 제1트렌치 및 제2트렌치를 채우는 저저항층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 희생화합물과 제1일함수층을 형성하는 단계는,
    상기 식각정지층 상에 희생층을 형성하는 단계;
    상기 희생층의 식각에 의해 상기 제2트렌치 내의 식각정지층을 덮는 희생층패턴을 형성하는 단계;
    상기 희생층패턴을 상기 희생화합물로 변환하면서 상기 제1일함수층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  11. 제10항에 있어서,
    상기 희생층은 란탄늄산화물을 포함하며, 상기 희생화합물은 란탄늄클로라이드를 포함하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 제1일함수층은 사염화티타늄(TiCl4)를 이용하여 티타늄질화물로 형성하는 반도체장치 제조 방법.
  13. 제9항에 있어서,
    상기 제1일함수층은 티타늄질화물로 형성하고, 상기 제2일함수층은 상기 제1일함수층과 다른 일함수를 갖도록 화학종이 함유된 티타늄층으로 형성하는 반도체장치 제조 방법.
  14. 제13항에 있어서,
    상기 화학종은 알루미늄, 탄소 또는 이들의 혼합을 포함하는 반도체장치 제조 방법.
  15. 제9항에 있어서,
    상기 식각정지층을 형성하는 단계 이전에,
    상기 게이트절연층 상에 티타늄질화물의 캡핑층을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  16. 제9항에 있어서,
    상기 식각정지층은, 탄탈륨질화물로 형성하는 반도체장치 제조 방법.
  17. 제9항에 있어서,
    상기 제1일함수층은 P 채널 트랜지스터에 대한 일함수층이고, 상기 제2일함수층은 N 채널 트랜지스터에 대한 일함수층인 반도체장치 제조 방법.
  18. 제1채널영역과 제2채널영역을 포함하는 기판;
    상기 제1채널영역을 노출시키는 제1트렌치와 상기 제2채널영역을 노출시키는 제2트렌치를 포함하는 층간절연층;
    상기 제1트렌치 내에 형성되고 제1계면층, 제1게이트절연층, 제1캡핑층, 제1식각정지층, 제1일함수층 및 제1저저항층이 적층된 제1게이트구조물; 및
    상기 제2트렌치 내에 형성되고 제2계면층, 제2게이트절연층, 제2캡핑층, 제2식각정지층, 제2일함수층 및 제2저저항층이 적층된 제2게이트구조물을 포함하고,
    상기 제1일함수층은 P형 일함수 금속을 포함하고, 상기 제2일함수층은 N형 일함수 금속을 포함하는
    반도체장치.
  19. 제18항에 있어서,
    상기 제1캡핑층과 제2캡핑층은 티타늄질화물을 포함하는 반도체장치.
  20. 제18항에 있어서,
    상기 제1식각정지층과 제2식각정지층은 탄탈륨질화물을 포함하는 반도체장치.
  21. 제18항에 있어서,
    상기 제1일함수층은 티타늄질화물을 포함하는 반도체장치.
  22. 제18항에 있어서,
    상기 제2일함수층은 티타늄알루미늄, 티타늄탄화물 또는 알루미늄이 함유된 티타늄탄화물을 포함하는 반도체장치.
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