TW202145443A - 半導體裝置的形成方法 - Google Patents

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dielectric
drain
layer
gate
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黃麟淯
游力蓁
張家豪
莊正吉
林佑明
王志豪
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置的形成方法，包括提供一結構，此結構包括一基底、一閘極結構、一閘極間隔物、一介電閘極帽蓋、一源極/汲極部件、一接觸蝕刻停止層覆蓋閘極間隔物的側壁以及源極/汲極部件的一頂面、以及一層間介電層。此方法更包括蝕刻一接觸孔穿過層間介電層以及穿過位於源極/汲極部件上的接觸蝕刻停止層的一部分，其中接觸孔係露出覆蓋閘極間隔物之側壁的接觸蝕刻停止層，且露出源極/汲極部件的一頂部。此方法包括在源極/汲極部件上形成一矽化物部件，以及在矽化物部件上選擇性沉積一抑制件。除了在接觸蝕刻停止層和矽化物部件相會的一轉角區域以外，此抑制件未沉積於接觸蝕刻停止層的表面上。

Description

半導體裝置的形成方法
本發明實施例內容是有關於一種半導體裝置及其形成方法，特別是有關於一種半導體裝置的源極/汲極接觸件及其形成方法。
半導體積體電路(integrated circuit，IC)產業已經歷了快速的成長。積體電路(IC)的材料與設計的技術發展已經創造了積體電路的多個世代，且各個世代具有相較於前一世代更小且更複雜的電路。在積體電路演進的歷程中，功能密度(例如單位晶片面積的互連裝置數量)已普遍地增加，同時伴隨幾何尺寸(即可以被一製程製得的最小部件)的縮小。此種尺寸縮小的製程通常會藉由提高生產效率和降低相關成本來提供益處。然而，此種尺寸縮小製程也增加了積體電路的加工和製造上的複雜性，並且對於要實現這些設計，需要積體電路的加工和製造上的類似發展。
例如，部件尺寸持續地縮減至32 nm或更小，增加的源極/汲極(S/D)接觸電阻將成為整體電晶體電阻的問題。此外，鄰近的源極/汲極(S/D)接觸件之間的隔離也變得更加重要。因此，非常需要用於降低源極/汲極(S/D)接觸電阻以及增加附近的源極/汲極(S/D)接觸之間的隔離的製造方法和結構。
本發明的一些實施例提供一種半導體裝置的形成方法。此形成方法包括提供一結構，此結構包括一基底; 一閘極結構(gate structure)位於前述基底之上；一閘極間隔物(gate spacer)位於前述閘極結構的一側壁上；一介電閘極帽蓋(dielectric gate cap)位於前述閘極結構的一頂面的上方；一源極/汲極部件(source/drain feature) 位於前述基底的上方且鄰近前述閘極結構；一接觸蝕刻停止層(contact etch stop layer，CESL)覆蓋前述閘極間隔物的側壁以及前述源極/汲極部件的一頂面；以及一層間介電(inter-level dielectric，ILD)層位於前述介電閘極帽蓋、前述閘極間隔物、前述接觸蝕刻停止層以及前述源極/汲極部件的上方。此方法更包括蝕刻一接觸孔(contact hole)穿過前述層間介電層以及穿過位於前述源極/汲極部件上的前述接觸蝕刻停止層的一部分，其中前述接觸孔係露出覆蓋前述閘極間隔物之該些側壁的前述接觸蝕刻停止層，且露出前述源極/汲極部件的一頂部。此方法更包括在前述源極/汲極部件的頂部上形成一矽化物部件(silicide feature)，以及在前述矽化物部件上選擇性的沉積一抑制件(inhibitor)，其中除了在前述接觸蝕刻停止層和前述矽化物部件相會的一轉角區域(corner area)以外，前述抑制件係未沉積於前述接觸蝕刻停止層的表面上。
本發明的一些實施例又提供一種半導體裝置的形成方法。此形成方法包括提供一結構，包括一基底；一隔離結構(isolation structure)位於前述基底之上；一鰭狀物自前述基底延伸；一磊晶的源極/汲極部件(epitaxial source/drain feature)於前述鰭狀物上；一接觸蝕刻停止層(contact etch stop layer，CESL)覆蓋前述隔離結構的一頂面以及前述源極/汲極部件的表面；以及一層間介電(inter-level dielectric，ILD)層位於前述接觸蝕刻停止層的上方。此方法更包括在前述源極/汲極部件的上方蝕刻一接觸孔(contact hole)，其中前述接觸孔穿過前述層間介電層、穿過前述接觸蝕刻停止層、以及露出前述源極/汲極部件；在前述源極/汲極部件上形成一矽化物部件(silicide feature)，且前述接觸孔中係露出前述源極/汲極部件；在前述矽化物部件上選擇性的沉積一抑制件(inhibitor)，其中前述抑制件係未沉積於前述層間介電層的表面與前述接觸蝕刻停止層的表面；在前述接觸孔的側壁和頂面上選擇性的沉積一介電襯墊層(dielectric liner layer)，其中前述介電襯墊層係未沉積於前述抑制件上；以及去除前述抑制件，以在前述接觸孔中露出前述矽化物部件。
本發明的一些實施例提供一種半導體裝置，包括一基底；一閘極結構(gate structure)位於前述基底之上；閘極間隔物(gate spacers)位於前述閘極結構的側壁上；一接觸蝕刻停止層(contact etch stop layer，CESL)於前述閘極間隔物的側壁上；一介電閘極帽蓋(dielectric gate cap)位於前述閘極結構的上方；一源極/汲極部件(source/drain feature)鄰近於前述閘極間隔物；一矽化物部件(silicide feature)位於前述源極/汲極部件之上；一介電襯墊(dielectric liner)位於前述接觸蝕刻停止層的側壁上，其中前述介電襯墊之一底面係與前述矽化物部件以一間隙(gap)相隔開；以及一源極/汲極接觸件(S/D contact)位於前述矽化物部件的上方且填入前述間隙。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及一第一特徵部件形成於一第二特徵部件之上方或位於其上，可能包含上述第一和第二特徵部件直接接觸的實施例，也可能包含額外的特徵部件形成於上述第一特徵和上述第二特徵部件之間，使得第一和第二特徵部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此外，此處可能使用空間上的相關用語，例如「在…下方」、 「下方的」、 「較低的」、 「在…上方」、「較高的」等，以及其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位(旋轉90度或旋轉至其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。再者，當敘述的一數值或一數值範圍以「約」、「大約」、「大致」等詞進行描述時，除非另有指定，則這些詞是欲使所描述的數值包含了數值的正負百分之十(±10%)的範圍。例如，「約5nm」一詞，係包含了4.5nm至5.5nm的數值範圍。
本揭露係關於一種半導體裝置及其形成方法，且特別是有關於半導體裝置的源極/汲極接觸件(source/drain contacts)及其形成方法。本揭露的其中一目的是擴大源極/汲極(S/D)接觸面積(因而降低源極/汲極接觸電阻)，並改善在不同的源極/汲極接觸件之間的隔離，以及改善源極/汲極接觸件與閘極之間的隔離。本揭露的其中另一目的是改善製程的穩定性(process robustness)。為達到此些目的，根據本揭露之一製程係包括在源極/汲極接觸孔中所露出的源極/汲極矽化物上，選擇性的沉積一抑制件(inhibitor)。此抑制件包括一有機薄膜，例如是具有兩親性分子(amphiphilic molecules)的一種薄膜，其可抑制介電材料沉積於其上。之後，此製程係於源極/汲極接觸孔的側壁上形成一源極/汲極介電襯墊層(S/D dielectric liner layer)(或者稱為一介電襯墊)。由於抑制件的性質，除了抑制件的一邊緣區域(edge area)之外，此介電襯墊層並不會在抑制件的頂面上沉積。因此，可以避免對介電襯墊層進行垂直蝕刻(vertical etching)，進而增進製程的穩定性。此製程流程更包括去除前述之抑制件，其顯露出矽化物的更大表面，以增加源極/汲極接觸面積。此製程流程更包括沉積一或多個金屬於接觸孔中，以及使前述一或多個金屬平坦化而形成源極/汲極接觸件(source/drain contacts)。
本揭露提供以下優點中的一個或多個優點。首先，本揭露不需要垂直的蝕刻源極/汲極襯墊層(source/drain liner layer)以及蝕刻閘極。有利地，可以形成更短的初始閘極以增進整體製程的穩定性(robustness)。第二，源極/汲極接觸件和矽化物之間的界面面積增加，從而降低了源極/汲極接觸電阻(source/drain contact resistance)。本揭露的此些和其他方面將參照第1A圖至第13圖做進一步討論。
第1A和1B圖係示出了根據本揭露的各個方面的形成一半導體裝置100(或一半導體結構100)的方法10的流程圖。在第2A，2B，2C和2D圖中係分別示出了半導體裝置100在一製造階段的俯視圖、透視圖和兩個剖面圖。此方法10僅是一範例，其目的並非用以在請求項的明確敘述的內容之外再對本發明實施例作限定。可以在方法10之前、過程中及之後提供附加的步驟，且可以置換、省略、或重新配置一些以下所敘述的步驟，以作為此方法的新增的實施例。以下結合第2A至13圖已說明方法10，其中第2A至13圖是繪示在一製造過程之各階段中一半導體裝置100的部分的剖面圖。特別的是，第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12與13圖係繪示半導體裝置100沿著第2A及2B圖的一鰭狀物長度方向A-A之部份的剖面圖，而第2B、3B、4B、5B、6B、7B、8B、9B、10B、與11B圖係繪示半導體裝置100沿著第2A及2B圖的一鰭狀物寬度方向B-B之部份的剖面圖。半導體裝置100係用於舉例說明，而非限縮本揭露之實施例至任何裝置數目、任何區域數目、或任何結構或區域的設置。此外，半導體裝置100可以是一積體電路加工的過程中製造的一中間裝置(intermediate device )或是其一部分，其可包括：靜態隨機存取記憶體(static random access memory；SRAM)及/或邏輯電路；例如電阻器、電容器、電感器等的被動元件(passive components)；以及例如p型場效電晶體(p-type FETs；pFETs)、n型場效電晶體(n-type FETs；nFETs)、多閘極場效電晶體(multi-gate FETs)例如鰭式場效電晶體(FinFETs)及環繞式閘極裝置(gate-all-around devices)、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistors；MOSFETs)、互補式金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)電晶體、雙極性電晶體(bipolar transistors)、高壓電晶體(high voltage transistors)；高頻電晶體(high frequency transistors)等的主動元件(active components)；其他的記憶胞(memory cells)；或是上述之組合。
在方法10的步驟12中(第1A圖)，係提出如第2A、2B、2C與2D圖所示的一實施例之一半導體裝置100的結構。特別地， 第2A圖繪示根據本揭露一些實施例的一半導體裝置100之一部分的俯視圖，第2B圖為根據本揭露一些實施例的半導體裝置100之一部分的透視圖;第2C圖繪示根據本揭露一些實施例的一半導體裝置100之一部分的沿著第2A、2B圖之A-A線的剖面圖，以及第2D圖繪示根據本揭露一些實施例的一半導體裝置100之一部分的沿著第2A、2B圖之B-B線的剖面圖。參照第2A圖，半導體裝置100包括主動區域(例如半導體鰭狀物)103其長度上沿著“x”方向，以及閘極堆疊(gate stacks)(或稱為閘極結構)106其長度上沿著“y”方向，且“y”方向一般係垂直於“x”方向。閘極堆疊106與主動區域103 的通道區(channel region)接合，以在其中形成電晶體。電晶體例如是(FinFET)或是其他類型的多閘極裝置，例如閘極環繞式裝置。  第2B圖繪示在一實施例中半導體裝置100的一部分，其中主動區域103係為半導體鰭狀物。文中的主動區域103於此之後亦可稱為半導體鰭狀物103 或鰭狀物103。
同時參照第2A-2D圖，半導體裝置100包括一基底102，且鰭狀物103以及閘極堆疊106係形成於基底102之上。半導體裝置100包括一隔離結構(isolation structure)105以隔離鰭狀物103。鰭狀物103自基底102延伸且位於隔離結構105之上。閘極堆疊106設置在隔離結構105上方並且在每個鰭狀物103的三個側面上。半導體裝置100還包括在鰭狀物103上方並且位於閘極堆疊106的兩側上的源極/汲極(S/D)部件104。半導體裝置100還包括閘極堆疊106的側壁上的閘極間隔物(gate spacers)108、鰭狀物103的側壁上的鰭部側壁間隔物(fin sidewall spacers)107、閘極間隔物108和源極/汲極(S/D)部件104上方的接觸蝕刻停止層(contact etch stop layer，CESL)110、設置在閘極堆疊106之上的介電閘極帽蓋(dielectric gate cap)109(且介電閘極帽蓋109可以選擇性地位於閘極間隔物108及/或接觸蝕刻停止層110上)，以及在介電閘極帽蓋109和接觸蝕刻停止層110上方並填充相鄰的閘極堆疊106之間的間隙的介電層112。半導體裝置100的多種部件(或組件)將在以下做進一步的說明。
此實施例中的基板102為一矽基板，例如一矽晶圓。在其他實施例中，基板102包含其他元素半導體，例如鍺；一化合物半導體，例如碳化矽(silicon carbide，SiC)、砷化鎵(gallium arsenide，GaAs)、砷化銦 (indium arsenide，InAs)、及磷化銦(indium phosphide，InP)；或一合金半導體，例如矽鍺(silicon germanium，SiGe)、碳化矽鍺(silicon germanium carbide，SiGeC)、磷化砷鎵(gallium arsenic phosphide，GaAsP)、及磷化銦鎵(gallium indium phosphide，GaInP)。在一實施例中，基板102可包括絕緣體上矽(SOI)基板，經施加應變及/或應力以提高性能，包括形成磊晶區域、摻雜區域、及/或包括其他合適的部件及層。
鰭狀物103可包括一層或多層的半導體材料，例如矽或矽鍺。 可藉由任何合適的方法圖案化鰭狀物103。舉例而言，使用一種或多種的光學微影製程圖案化鰭狀物103，包括雙重圖案化製程(double-patterning process)或多重圖案化製程(multi-patterning process)。一般而言，雙重圖案化製程或多重圖案化製程結合光學微影和自對準製程(self-aligned process)，使得所製得的圖案比例如利用單一、直接的光學微影製程所獲得的間距(pitches)具有更小的間距。舉例而言，在一實施例中，於基底之上形成一犧牲層並使用光學微影製程將其圖案化。使用自對準製程在圖案化犧牲層旁形成間隔物(spacers)。接著移除犧牲層，且可接著將留下的間隔物、或芯軸(mandrels)用作罩幕元件，以圖案化鰭狀物103。舉例而言，可使用罩幕元件以在基底102中蝕刻出凹部(recesses)，而留下鰭狀物103在基板102上。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應性離子蝕刻(reactive ion etching，RIE)、及/或其他合適的製程。舉例而言，乾式蝕刻可實施一含氧氣體、一含氟氣體(例如：CF4 、SF6 、CH2 F2 、CHF3 、及/或C2 F6 )、一含氯氣體(例如：Cl2 、CHCl3 、CCl4 、及/或BCl3 )、一含硼氣體(例如：HBr及/或CHBR3 )、一含碘氣體、其他合適的氣體及/或電漿、及/或前述之組合。舉例而言，濕式蝕刻可包括在稀釋的氫氟酸(diluted hydrofluoric acid，DHF)、氫氧化鉀(KOH)溶液、氨、一種包含氫氟酸(HF)、硝酸(HNO3 )、及/或醋酸(CH3 COOH)的溶液、或者其他合適的濕式蝕刻液中蝕刻。許多其他方法的實施例也適用於形成鰭狀物103。在一些實施例中，半導體裝置100包括環繞式閘極電晶體，鰭狀物103包括多層的半導體材料，其垂直地堆疊(沿著“ z”方向)和水平地(沿著“ x”方向)在閘極堆疊106的相對側上連接源極/汲極(S/D)部件104，並且此些半導體材料層中的每一個層係被閘極堆疊106圍繞。
源極/汲極(S/D)部件104可包括例如摻雜有適當的n型或p型摻質的磊晶半導體材料(epitaxial semiconductor materials)，以施加適當的應力並增強半導體裝置100的性能。舉例而言，源極/汲極(S/D)部件104可包括矽且可以摻雜碳、磷、砷、其他n型摻質、或前述之組合(例如，形成Si：C磊晶的源極/汲極部件、Si：P磊晶的源極/汲極部件或者Si：C：P磊晶的源極/汲極部件)。另外一些示例中，源極/汲極(S/D)部件104可以包括矽鍺或鍺，並且可以摻雜有硼、其他p型摻質、或前述之組合(例如，形成Si：Ge：B源極/汲極部件)。 可以通過以下方式形成源極/汲極(S/D)部件104：在閘極堆疊106的兩側蝕刻鰭狀物103，以形成源極/汲極溝槽(S/D trenches)，並且使用CVD沉積技術(例如，氣相磊晶、分子束磊晶、其他合適的磊晶生長製程、或前述之組合)在源極/汲極溝槽中磊晶成長半導體材料。源極/汲極(S/D)部件104可以成長為單相磊晶或多相磊晶，或者可以包括非晶半導體材料。源極/汲極(S/D)部件104的底表面可以在鰭部側壁間隔物107的底表面的上方，如第2D圖所示。另外一些示例中，源極/汲極(S/D)部件104的底表面可以在鰭部側壁間隔物107的底表面的下方。在一些實施例中，相鄰的源極/汲極(S/D)部件104可以彼此分離、或者可以合併在一起(merge together)。
隔離結構105可包括氧化矽(SiO2 )、氮化矽(Si3 N4 )、氮氧化矽(SiON)、氟化物摻雜的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、低介電常數(low-k)之介電材料、及/或其它合適的絕緣材料。在一實施例中，係藉由在基板102中或上蝕刻出溝槽(例如，作為形成鰭狀物103之製程的一部分)、以一絕緣材料填充此溪些溝槽、對此絕緣材料進行一化學機械平坦化(chemical mechanical planarization，CMP)製程、及/或對此絕緣材料進行一回蝕刻製程(etching back process)，所留下的絕緣材料係形成隔離結構105。其他類型的隔離結構也可以適用，例如場氧化物和局部氧化矽(LOCOS)。隔離結構105可包括一多層結構，例如在基底102及鰭狀物103的表面上具有一或多個襯墊層(例如，氮化矽)，以及在此單一或多個襯墊層上具有一主要隔離層(例如，二氧化矽)。
每個閘極堆疊106包括一多層結構。例如，每個閘極堆疊106可以包括一介電界面層(dielectric interfacial layer)、在介電界面層之上的一高介電常數之閘極介電層(high-k gate dielectric layer)、以及在高介電常數之閘極介電層之上的一閘極電極層。閘極電極層可以包括一功函數層(work function layer)和在功函數層上方的一金屬填充層(metal fill layer)。閘極堆疊106可以包括其他的層，例如覆蓋層(capping layers)和阻障層(barrier layers)。在各種實施例中，介電界面層可以包括例如氧化矽(SiO2 )或氮氧化矽(SiON)的介電材料，並且可以通過化學氧化、熱氧化、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、和/或其他合適的方法而形成。高介電常數之閘極介電層可包括氧化鉿(HfO2 )、氧化矽鉿(HfSiO)、矽酸鉿(HfSiO4 )、氮氧化矽鉿(HfSiON)、氧化鑭鉿(HfLaO)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋁鉿(HfAlOx)、氧化鋯(ZrO2 )、氧化矽鋯(ZrSiO2 )、氧化矽鋁(AlSiO)、氧化鋁(Al2 O3 )、氧化鈦(TiO2 )、氧化鑭(LaO)、氧化矽鑭(LaSiO)、三氧二化鉭(Ta2 O3 )、五氧二化鉭(Ta2 O5 )、氧化釔(Y2 O3 )、鈦酸鍶(SrTiO3 )、鋯酸鋇(BaZrO3 )、鈦酸鋇(BaTiO3 ，BTO)、鈦酸鍶鋇((Ba,Sr)TiO3 ，BST), 氮化矽(Si3 N4 )、二氧化鉿-氧化鋁(hafnium dioxide-alumina (HfO2 -Al2 O3 ))之合金、其他合適的高介電常數之介電材料、或前述之組合。高介電常數之介電材料一般係指具有高的介電常數，例如高於氧化矽的介電常數(k ≈ 3.9)的介電材料。高介電常數之閘極介電層可藉由原子層沉積(ALD)及/或其他合適的方法形成。功函數層可為一n型功函數金屬層或是一p型功函數金屬層。p型功函數金屬層包括任何合適的p型功函數材料，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化硫鉭(TaSN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、氮化碳鎢(WCN)、矽化鋯(ZrSi2 )、矽化鉬(MoSi2 )、矽化鉭(TaSi2 )、矽化鎳(NiSi2 )、其他合適的p型功函數材料、或前述之組合。n型功函數金屬層包括任何合適的n型功函數材料， 例如鈦(Ti)、鋁(Al)、銀(Ag)、錳(Mn)、鋯(Zr)、鋁化鈦(TiAl)、碳化鋁鈦(TiAlC)、碳化矽鋁鈦(TiAlSiC)、碳化鉭(TaC)、鉭碳氮化物(TaCN)、氮化矽鉭(TaSiN)、鋁化鉭(TaAl)、碳化鋁鉭(TaAlC)、碳化鋁矽鉭(TaSiAlC)、碳化鋁鈦(TiAlN)、其他合適的n型功函數材料、或前述之組合。功函數層可通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、及/或其他合適的製程而形成。金屬填充層可包括一金屬，例如鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)、及/或其他合適的材料，以及可通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、及/或其他合適的製程而形成。閘極堆疊106可以通過任何合適的製程而形成，包括先製閘極製程(gate-first processes)和後製閘極製程(gate-last processes)。在一先製閘極製程中，在形成汲極/源極(S/D)部件104之前，係沉積各種材料層並進行圖案化以形成閘極堆疊106。在一後製閘極製程(也稱為一替換閘極製程)中，先形成暫時閘極結構。然後，在形成汲極/源極(S/D)部件104之後，係去除暫時閘極結構並以閘極堆疊106替代。
各個鰭部側壁間隔物107和各個閘極間隔物108可以是一單層結構或是一多層結構。在一些實施例中，鰭部側壁間隔物107和閘極間隔物108各包括一介電材料，例如氧化矽(SiO2 )、氮化矽(Si3 N4)、氮氧化矽(SiON)、其他介電材料、或前述之組合。在一個示例中，鰭部側壁間隔物107和閘極間隔物108可通過以下方式形成：在包括閘極堆疊106和鰭狀物103的半導體裝置100上沉積第一介電層(例如，沉積基本上具有均勻的厚度的一氧化矽層)作為襯墊層(liner layer)，且沉積一第二介電層(例如，一氮化矽層)作為第一介電層上的一主要D形間隔物(a main D-shaped spacer)，然後藉由非等向性蝕刻以去除部分的前述介電層，以形成鰭部側壁間隔物107和閘極間隔物108。另外，鰭部側壁間隔物107可以在生長源極/汲極(S/D)部件104之前，在於鰭狀物103中形成凹部的蝕刻過程中，係先部分的去除鰭部側壁間隔物107。在一些實施例中，可以通過此種刻蝕過程而完全的去除鰭部側壁間隔物107。
接觸蝕刻停止層(CESL)110可包括氮化矽(Si3 N4)、氮氧化矽(SiON)、含有氧元素或碳元素的氮化矽、以及/或其他材料。接觸蝕刻停止層110 可通過電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、以及/或其他合適的沉積製程或氧化製程而形成。接觸蝕刻停止層110覆蓋源極/汲極(S/D)部件104的外表面、閘極間隔物108的側壁、以及隔離結構105的頂面。
介電閘極帽(dielectric gate cap)109可包括La2 O3 、Al2 O3 、SiOCN、SiOC、SiCN、SiO2 、SiC、ZnO、ZrN、Zr2 Al3 O9 、TiO2 、TaO2 、ZrO2 、HfO2 、Si3 N4 、Y2 O3 、AlON、TaCN、ZrSi、或其他合適的一種或多種材料。介電閘極帽蓋109係保護閘極堆疊106，以避免閘極堆疊106在蝕刻源極/汲極(S/D)接觸孔洞和進行化學機械平坦化(CMP)製程時受到蝕刻。可以通過使閘極堆疊106下凹，並且在凹陷的閘極堆疊106、閘極間隔物108和接觸蝕刻停止層(CESL)110上沉積一種或多種介電材料，以及對所述一種或多種介電材料進行化學機械平坦化(CMP)製程，而形成此介電閘極帽蓋109。在如第2C圖所示的實施例中，介電閘極帽蓋109包括在閘極間隔物108的兩個相對的側壁之間延伸的一下方部分(lower portion)。在一個實施例中，此下部係可具有在2 nm至50 nm範圍之間的寬度w1，且具有在1 nm至50 nm範圍之間的高度h1。介電閘極帽蓋109還包括位於閘極間隔物108和接觸蝕刻停止層(CESL)110上方的一上方部分(upper portion)。在一個實施例中，此上部可具有在1 nm至30 nm範圍之間的高度h2。在一些實施例中(未示出)，介電閘極帽蓋109具有下部但不具有上部。換句話說，介電閘極帽蓋109設置在閘極間隔物108的兩個相對的側壁之間，但是不位於閘極間隔物108上方。在一些實施例中(未示出)，介電閘極帽蓋109具有上部，但是沒有下部。換句話說，介電閘極帽蓋109係設置在閘極堆疊106、閘極間隔物108和接觸蝕刻停止層(CESL)110的上方，但不設置在閘極間隔物108的兩個相對側壁之間。
介電層112(也可稱為平面間介電質、層間介電質或層間介電(ILD)層112)可以包括例如四乙氧基矽烷(tetraethylorthosilicate ，TEOS)氧化物、未摻雜之矽酸鹽玻璃、或者例如硼磷矽酸鹽玻璃(borophosphosilicate glass ，BPSG) 、氟矽玻璃(fluoride-doped silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG) 、摻硼矽玻璃(boron doped silicon glass，BSG) 之類的摻雜之矽氧化物、以及/或其他合適的介電材料。可以通過電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)製程、流動式化學氣相沉積(flowable CVD，FCVD)製程、或其他合適的沉積技術，來沉積層間介電(ILD)層112。在一實施例中，接觸蝕刻停止層(CESL)係沉積並做為基底102上方的一保形層(conformal layer)，其覆蓋基底102上的各種結構，且將層間介電(ILD)層112係沉積在接觸蝕刻停止層(CESL)110之上，以填充​​閘極堆疊106之間的溝槽。然後，在形成​​閘極堆疊106的製程(例如，替換閘極製程)和介電閘極帽蓋109的過程中，係部分地去除層間介電(ILD)層112以及接觸蝕刻停止層(CESL)110。此後，在​​閘極堆疊106上沉積附加的介電材料(例如，替換閘極製程)，並且這些附加的介電材料會成為層間介電(ILD)層112的一部分。
在步驟14中，方法10(第1A圖)係對層間介電(ILD)層112和接觸蝕刻停止層(CESL)110進行蝕刻，以形成接觸孔(contact holes)(或多個孔洞)116。參照第3A和3B圖，接觸孔116暴露出源極/汲極(S/D)部件104的一部分。步驟14可以包括沉積、光學微影和蝕刻的多種製程。例如，可以在半導體裝置100上方形成一蝕刻罩幕(etch mask)(未示出)，此蝕刻罩幕提供多個開口，通過此些開口係暴露半導體裝置100的各個部分。此些開口係對應於將形成用於源極/汲極(S/D)部件104的源極/汲極接觸件(S/D contacts)的半導體裝置100的區域。在各種實施例中，蝕刻罩幕可以包括一硬遮罩層(例如，具有氮化矽或氧化矽)、一光阻層、或前述之組合。可以通過沉積、光學微影和蝕刻製程來形成前述之蝕刻罩幕。然後，例如通過使用乾式蝕刻製程、濕式蝕刻製程、反應性離子蝕刻製程、或其他合適的蝕刻製程，以形成孔洞116。係選擇性地針對層間介電(ILD)層的材料對蝕刻製程進行調整，並且不蝕刻(或最少程度的蝕刻)介電閘極帽蓋109和接觸蝕刻停止層(CESL)110。隨後，通過在蝕刻罩幕的開口進行另一蝕刻製程，例如使用一乾式蝕刻製程，一濕式蝕刻製程或一反應性離子蝕刻製程，以去除在接觸孔116的底部之部分的接觸蝕刻停止層(CESL)110。特別地，此蝕刻製程是非等向性的，並且調整至對於接觸蝕刻停止層(CESL)110是具有選擇性的。因此，蝕刻製程完成之後，接觸蝕刻停止層(CESL)110的一部分係留在閘極間隔件108的側表面之上。在各種實施例中，可以通過一種聯合的蝕刻製程或者通過一種以上的蝕刻製程來蝕刻層間介電(ILD)層112和接觸蝕刻停止層(CESL)110。在蝕刻製程之後，例如通過剝離或蝕刻來去除蝕刻罩幕。在步驟14結束時，形成接觸孔116。每個接觸孔116係暴露出源極/汲極(S/D)部件104的一部分、層間介電(ILD)層112的一些側面，介電閘極帽蓋109的頂面和側面，以及接觸蝕刻停止層(CESL)110的側面。
在步驟16中，方法10(第1A圖)係在源極/汲極(S/D)部件104的露出部分上形成矽化物部件(silicide features)128。 參照第4A和4B圖，在源極/汲極(S/D)部件104的一個或多個表面上形成矽化物部件128。矽化物部件128的邊緣區域(或端部區域)係相鄰於接觸蝕刻停止層(CESL)110。在一實施例中，步驟16包括：沉積一種或多種金屬至接觸孔116中；對半導體裝置100進行一退火製程，以使一種或多種金屬與源極/汲極(S/D)部件104之間產生反應，而形成矽化物部件128；以及去除一種或多種金屬的未反應的部分，使矽化物部件128暴露在接觸孔116中。此處所敘述治之一種或多種金屬可以包括鈦(Ti)、鉭(Ta)、鎢(W)、鎳(Ni)、鉑(Pt)、鐿(Yb)、銥(Ir)、鉺(Er)、鈷(Co)、或前述之組合(例如，兩種或多種金屬形成的一合金)，並且可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、或其他合適的方法進行沉積。前述矽化物部件128可以包括矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)、矽化鎳鉑(NiPtSi)、矽化鎳鉑鍺(NiPtGeSi)、矽化鎳鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、或其他合適的化合物。
在一些實施例中，可以在形成矽化物部件128之前對源極/汲極(S/D)部件104進行過蝕刻(over-etched)，在第12圖中係示出了其示例。參照第12圖，對源極/汲極(S/D)部件104進行蝕刻(例如，作為步驟14的一部分)，並且在其剖面圖中，它們露出的頂面變為U形。特別地，每個暴露的源極/汲極(S/D)部件104具有直接位於接觸蝕刻停止層(CESL)110下面的兩個側壁源極/汲極區段(sidewall S/D sections)104a以及在兩個側壁源極/汲極區段104a下面的主要源極/汲極區段(main S/D section)104b。對於這些實施例進一步而言，矽化物部件128還可以具有一U形的頂面，如第13圖所示。參照第13圖，每個矽化物部件128在一主要矽化物區段(main silicide section)128b上方具有兩個側壁矽化物區段(sidewall silicide sections)128a。在各種實施例中，在步驟16之後，側壁源極/汲極區段104a的寬度(沿著“ x”方向)可以在約0.1 nm至10 nm的範圍內。在矽化製程中，側壁源極/汲極區段104a可以完全轉變成矽化物部件128。在一些實施例中，側壁矽化物區段128a可以具有大約1 nm至10 nm的寬度，並且可以在主要矽化物區段128b上方延伸大約0.1 nm至10 nm。此外，主要矽化物區段128b可以具有大約1 nm至10 nm的一厚度(例如，沿著“ z”方向)。
在步驟18中，方法10(第1A圖)在半導體裝置100上選擇性的沉積抑制件(inhibitor)129。抑制件129包括一有機或類有機薄膜，此薄膜包含兩親性或類兩親性分子(amphiphilic or amphiphilic-like molecules)。參照第5A和5B圖，抑制件129係沉積在矽化物部件128的表面上，但是不沉積在層間介電層112、介電閘極帽蓋109和接觸蝕刻停止層(CESL)110之上。注意的是，抑制件129可以在一轉角區域127中與接觸蝕刻停止層(CESL)110接觸或不接觸，其中轉角區域127是矽化物部件128和接觸蝕刻停止層(CESL)110會集之處。在一實施例中，由於矽化物部件128的分子與抑制件129的分子之間的共價鍵，抑制件129係沉積在矽化物部件128的表面上。在層間介電層112、介電閘極帽蓋109和接觸蝕刻停止層(CESL)110的介電表面與抑制件129之間則不存在有此種共價鍵。因此，抑制件129並沒有沉積在這些介電表面上。抑制件129還具有一疏水性，使得它無法附著至介電材料(即，它會排斥介電材料沉積在其上方)，此將參照步驟20作進一步解釋。例如，在一些實施例中，抑制件129可包括烷基鏈或羧酸的化合物，或者在一些實施例中，抑制件129可具有化學式為SHCH2 C6 H4 CH2 SH、或是 HS-(CH2 )n-COOH。抑制件129可以通過使用原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、或其他合適的方法而沉積，並且可具有大約1 nm至30 nm的厚度(沿著“ z”方向)。抑制件129的厚度決定了在後續步驟中將要形成的矽化物部件128和介電襯墊層(例如介電襯墊層132)之間的一間隙(gap)的大小。如稍後將討論的，此間隙在隨後的步驟中係填充有源極/汲極(S/D)接觸部件(例如源極/汲極接觸件130)。如果抑制件129太薄(例如小於1 nm)，則在某些情況下間隙將太小而不能被源極/汲極(S/D)接觸部件所填充。這會非有意的減小源極/汲極接觸面積。如果抑制件129太厚(例如大於30 nm)，則在一些情況下，將使得源極/汲極(S/D)接觸部件與鄰近的閘極或與鄰近的源極/汲極(S/D)接觸部件之間形成短路的風險將增加。因此，在本實施例中，將抑制件129的厚度控制在約1 nm至約30 nm的範圍內。在此實施例中，抑制件129僅沉積在選定的表面(亦即，矽化物部件128的表面)上，而不涉及光學微影製程。因此，步驟18是關於一種選擇性的沉積製程。
在步驟20中，方法10(第1A圖)係在接觸孔116的底部和側壁以及在層間介電(ILD)層112的頂面上選擇性地沉積一介電襯墊層(dielectric liner layer)132。參照第6A和6B圖，此介電襯墊層132係沿著層間介電(ILD)層112、隔離結構105、介電閘極帽蓋109和接觸蝕刻停止層(CESL)110的各個表面上沉積且具有一大致均勻的厚度。由於抑制件129的疏水性質，除了抑制件129的一些邊緣區域之外，此介電襯墊層132並沒有在抑制件129上沉積。介電襯墊層132可以接觸也可以不接觸抑制件129的邊緣區域。在各種實施例中，介電襯墊層132可以包括La2 O3 、Al2 O3 、SiOCN、SiOC、SiCN、SiO2 、SiC、ZnO、ZrN、Zr2 Al3 O9 、TiO2 、TaO2 、ZrO2 、HfO2 、Si3 N4 、Y2 O3 、AlON、TaCN、ZrSi、或其他合適的材料。介電襯墊層132係用於隔離將在接觸孔116中形成的相鄰的源極/汲極(S/D)接觸件(第6B圖)。若沒有介電襯墊層132，來自源極/汲極(S/D)接觸件的金屬可能隨時間擴散到層間介電(ILD)層112中而使源極/汲極(S/D)接觸件短路，從而導致電路失效。介電襯墊層132還起到將源極/汲極(S/D)接觸件與附近的閘極堆疊106隔離的作用。可以通過使用原子層沉積(ALD)、化學氣相沉積(CVD)、或其他合適的方法來沉積介電襯墊層132，並且在各種實施例中介電襯墊層132可以具有大約1 nm至大約30 nm的厚度(例如，沿著“ x”方向在接觸蝕刻停止層(CESL)110的側壁上測量)。在此實施例中，介電襯墊層132僅沉積在選定的表面(即，層間介電(ILD)層112、隔離結構105、介電閘極帽蓋109和接觸蝕刻停止層(CESL)110的表面)上，而不涉及光學微影製程。因此，步驟20是一種選擇性的沉積製程。特別地，由於介電襯墊層132沒有沉積在抑制件129上，因此不需要進行一種用於擊穿介電襯墊層132的垂直蝕刻製程(vertical etching process)。
在步驟22中，方法10(第1A圖)從裝置100去除抑制件129，特別是從矽化物部件128的表面去除抑制件129。參照第7A和7B圖，去除抑制件129會形成在矽化物部件128和接觸蝕刻停止層(CESL)110會集的轉角區域127中的間隙(或空隙)133。在第7A 圖的剖面圖中，間隙133存在於介電襯墊層132的下方和矽化物部件128的上方，並且暴露出接觸蝕刻停止層(CESL)110的側表面的一部分。如第7B圖的剖面圖所示，間隙133暴露出矽化物部件128、介電襯墊層132和接觸蝕刻停止層(CESL)110的表面。在一實施例中，去除抑制件129包括使用一電漿乾式蝕刻製程、一化學乾法蝕刻製程、一灰化製程、一濕式蝕刻製程、或前述製程之組合。蝕刻製程和灰化製程對於抑制件129的材料是具有選擇性的，並且並沒有(或最少程度的)對介電襯墊層132、接觸蝕刻停止層(CESL)110和矽化物部件128進行蝕刻。例如，前述電漿乾式蝕刻製程可以使用傳統對於介電材料，例如H2 或O2 與C4 F6 混合而形成的介電材料，所使用的乾式蝕刻劑，前述化學乾式蝕刻製程可以使用一種或多種化學物質(例如H2 )，前述灰化製程可以使用氧氣或氫氣灰化，前述濕式蝕刻製程可以使用例如在高於100°C的溫度下的熱SPM清洗溶液(即硫酸和過氧化氫的一混合物)進行濕式蝕刻。
根據步驟18、20和22的結果，矽化物部件128的各個表面係暴露在各個接觸孔116中，並且介電襯墊層132係設置在層間介電(ILD)層112、隔離結構105、介電閘極帽蓋109和接觸蝕刻停止層(CESL)110的各個表面之上。在不使用抑制件129的方法中(即，省略步驟18和22)，介電襯墊層132不僅會沉積在層間介電層112、介電閘極帽蓋109和接觸蝕刻停止層(CESL)110上，還會沉積在矽化物部件128上。為了露出矽化物部件128以進行後續電性連接到源極/汲極(S/D)接觸件，係進行一蝕刻製程以蝕刻介電襯墊層132。有時，為了確保介電襯墊層132會完全從矽化物部件128的表面上去除，將進行過蝕刻(over-etching)。過蝕刻可能導致矽化物部件128及/或源極/汲極(S/D)部件104的不必要的損失。此外，這些蝕刻製程有時還可部分的或完全的去除介電閘極帽蓋109。為了補償介電閘極帽蓋109的損失，這些方法係增加初始的閘極堆疊(例如，虛置閘極)的高度，但是由於高而窄的堆疊可能在製造期間塌陷，如此會無意中降低了製程的穩定性(robustness)。相反的，通過使用抑制件129，本揭露之實施例的製程更加穩定，並且可以更好的控制源極/汲極(S/D)部件104的體積。此外，由於間隙133的存在，因此矽化物部件128有更多的面積可進行源極/汲極接觸，從而降低源極/汲極接觸電阻。
在步驟24中，方法10(第1B圖)係沉積一種或多種金屬或金屬的材料於接觸孔116中，並填滿接觸孔116。參照第8A和8B圖，在源極/汲極(S/D)部件104的頂面和側表面上沉積一種或多種金屬130，且此一種或多種金屬130係與矽化物部件128直接接觸。 特別地，此一種或多種金屬130填入間隙133。換句話說，此一種或多種金屬130的一部分係直接接觸介電襯墊層132的一表面、接觸蝕刻停止層(CESL)110的一表面、以及矽化物部件128的一表面。在一些實施例中，此一種或多種金屬130可以包括鎢(W)、鈷(Co)、銅(Cu)、釕(Ru)、其他金屬、金屬氮化物例如氮化鈦(TiN)、碳化鋁鈦(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)或前述之組合，以及可以通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍、及/或其他合適的製程而形成。在一些實施例中，此一種或多種金屬130可以包括一金屬氮化物層(例如，TiN、TiAlN、WN或TaN)以及在金屬氮化物層上方的一金屬層(例如，W、Co或Cu)。在一些實施例中，前述之金屬氮化物層係與介電襯墊層132的表面、接觸蝕刻停止層(CESL)110的表面以及間隙133中的矽化物部件128的表面直接接觸。再者，相較於不存在有間隙133以及介電襯墊層132直接接觸矽化物部件128的方法，實施例中此一種或多種金屬130填入間隙133，係可增加此一種或多種金屬130以及矽化物部件128之間的界面面積(interfacial area)。此增加的界面面積係降低源極/汲極接觸電阻。
在步驟26中，方法10(第1B圖)係進行一化學機械平坦化製程(CMP process)以平坦化半導體裝置100的頂面。 參照第9A和9B圖，在此實施例中，此化學機械平坦化製程去除一種或多種金屬130、介電襯裡層132以及層間介電層112的過量部分，並停在介電閘極帽蓋109處。在一些實施例中，此化學機械平坦化製程也可去除部分的介電閘極帽蓋109。此一種或多種金屬130的留下部分則形成源極/汲極接觸件130。
在步驟28中，方法10(第1B圖)係下凹源極/汲極接觸件130，且形成一介電源極/汲極帽蓋(dielectric S/D cap)134於凹部中。參照第10A和10B圖，以一或多種蝕刻製程下凹源極/汲極接觸件130，而在介電襯墊層132的兩相對部分之間形成ㄧ凹部(未示出)。前述一或多種蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應性離子蝕刻(RIE)、或前述之組合。再者，前述一或多種蝕刻製程係調整至對源極/汲極接觸件130的材料進行選擇性蝕刻 ，並且對於層間介電層112、介電閘極帽蓋109和介電襯墊層132的材料不進行蝕刻(或只進行最少程度的蝕刻)。在形成凹部後，沉積一種或多種的介電材料於凹部中，且隨後可進行一化學機械平坦化製程以對半導體裝置100的頂面進行平坦化。前述一種或多種的介電材料留在凹部中的部分則形成介電源極/汲極帽蓋134。在各種實施例中，此介電源極/汲極帽蓋134可包括La2 O3 、Al2 O3 、SiOCN、SiOC、SiCN、SiO2 、SiC、ZnO、ZrN、Zr2 Al3 O9 、TiO2 、TaO2 、ZrO2 、HfO2 、Si3 N4 、Y2 O3 、AlON、TaCN、ZrSi、或其他合適的材料。在各種實施例中，此介電源極/汲極帽蓋134可以使用原子層沉積(ALD)、化學氣相沉積(CVD)、或其他合適的方法進行沉積，而且可以具有在大約2 nm 至大約30 nm範圍之間的厚度(例如，沿著“ z”方向量測)。在一些實施例中，可以省略步驟28，而半導體裝置100中亦可以省略介電源極/汲極帽蓋134。
方法10可以如步驟30所示進行其他步驟，以完成半導體裝置100的製造。例如，方法10可以進行各種製程，以形成電性耦合至閘極堆疊106的閘極接觸件，並且形成可連接源極/汲極(S/D)接觸件130至半導體裝置100的其他部分的金屬互連件(metal interconnects)，以形成一完整的積體電路。此外，即使在第2A-10B圖中所示的實施例包括多個實施例。儘管圖包括鰭狀物103(因而適用於鰭式場效電晶體(FinFET))，但是本揭露不限於此，所揭露的技術可以應用於平面電晶體(planar transistors)或其他類型的多閘極電晶體，以降低源極/汲極(S/D)接觸電阻，並改善在這些電晶體中的源極/汲極(S/D)接觸件的隔離。
第11A和11B圖係示出了根據一實施例之方法10所製造出的一些實施例的半導體裝置100。為簡單起見，第10A-10B圖所示之實施例與第11A-11B圖所示之實施例中係以相同的元件標號表示相同的部件。第11A圖更示出了間隙133的兩種變形，包括間隙133-1和間隙133-2，其在三個側面處被介電襯墊層132、接觸蝕刻停止層(CESL)110和矽化物部件128所圍繞，並且朝著源極/汲極接觸件130的中心而形成開口。在第11A和11B圖中，間隙133、133-1和133-2係填充了源極/汲極接觸件130。如圖所示，間隙133-1和133-2中的每一個係隨著其接近接觸蝕刻停止層(CESL)110的側面而變窄(亦即，間隙133-1和133-2中的每一個係朝向源極/汲極接觸件130的中心而變得更寬，並且朝向接觸蝕刻停止層110而變得更窄)。這可能是由於在第1A圖的步驟18-20中的抑制件129和介電襯墊層132中的材料特性所致。這可以是由替代性的或附加性的蝕刻製程所導致，其中是在第1A圖的步驟22中以此蝕刻製程去除了抑制件129。介電襯墊層132的底表面在間隙133-1和133-2的正上方係具有倒圓角輪廓(rounded profile)。在一些實施例中，介電襯墊層132的底表面的倒圓角d1(即，介電襯墊層132的底表面的最高點到底表面的最低點之間的垂直距離)係在大約1 nm至大約30 nm的範圍之間。此倒圓角輪廓使得源極/汲極接觸件130更容易填充到間隙中。在各種實施例中，介電襯墊層132的底表面與矽化物部件128的頂表面之間的距離d2係在大約1 nm至大約30 nm的範圍之間。距離d2是間隙133(包括間隙133-1和間隙133-2)的高度。如果距離d2小於1 nm，則源極/汲極接觸件130將更難以填入間隙，從而減小了源極/汲極接觸件130與矽化物部件128之間的界面面積，並增加源極/汲極接觸電阻。如果距離d2大於30 nm，則層間介電層112上可能存在有未被介電襯墊層132充分覆蓋的區域(例如，在第11B圖中所示出的視圖)，導致金屬從源極/汲極接觸件130擴散進入層間介電層112。因此，在1 nm至30 nm的範圍內的距離d2，係在降低源極/汲極接觸電阻與改善源極/汲極接觸的隔離之間實現了良好的平衡。此外，兩個間隙133-1和133-2可以具有相同的距離d2，或者可以具有不同的距離d2(即，它們的高度可以具有相同或不同的值)。參照第11B圖，介電襯墊層132在隔離結構105的頂面上的部分係具有大約1 nm至30 nm的厚度t1。在不使用抑制件129的方式中，通常不存在介電襯墊層132的此部分 (或者在沉積源極/汲極接觸件130的金屬之前即被去除)。介電襯墊層132的此部分增加了源極/汲極接觸件130和隔離結構105之間的隔離效果。此外，介電襯墊層132在接觸孔的側壁上(或是在層間介電層112的側壁上且面對接觸孔的部分)可以沿著矽化物部件128的傾斜表面以厚度t2而與矽化物部件128重疊。在各種實施例中，厚度t2在大約-10 nm (即，介電襯墊層132和矽化物部件128沒有重疊，並且沿著矽化物部件128的傾斜表面至多相隔10nm)至10 nm(即，介電襯墊層132和矽化物部件128具有至10 nm的重疊)的範圍。
雖然不是作為限制性的，本揭露的一個或多個實施例係為半導體裝置及其形成製程提供了許多益處。例如，本揭露的實施例提供了一種在接觸孔的側壁上沉積一介電襯墊層但不在接觸孔的底部上沉積此介電襯墊層的製程。實施例是通過在沉積介電襯墊層之前，先在接觸孔的底部沉積一介電抑制件，並在沉積介電襯墊層之後去除介電抑制件而實現的。此製程避免了介電襯墊層的垂直蝕刻，並提高了製程穩定性，同時實現了良好的源極/汲極(S/D)接觸件的隔離，並降低了源極/汲極(S/D)接觸電阻。此外，所提供的半導體裝置可以整合至現有的積體電路的製造流程中，並且可以應用於許多不同的製程節點。
在一實施例中，本揭露提供一種半導體裝置的形成方法。此方法包括提供一結構，此結構包括一基底; 一閘極結構(gate structure)位於前述基底之上；一閘極間隔物(gate spacer)位於前述閘極結構的一側壁上；一介電閘極帽蓋(dielectric gate cap)位於前述閘極結構的一頂面的上方；一源極/汲極部件(source/drain feature) 位於前述基底的上方且鄰近前述閘極結構；一接觸蝕刻停止層(contact etch stop layer，CESL)覆蓋前述閘極間隔物的側壁以及前述源極/汲極部件的一頂面；以及一層間介電(inter-level dielectric，ILD)層位於前述介電閘極帽蓋、前述閘極間隔物、前述接觸蝕刻停止層以及前述源極/汲極部件的上方。此方法更包括蝕刻一接觸孔(contact hole)穿過前述層間介電層以及穿過位於前述源極/汲極部件上的前述接觸蝕刻停止層的一部分，其中前述接觸孔係露出覆蓋前述閘極間隔物之該些側壁的前述接觸蝕刻停止層，且露出前述源極/汲極部件的一頂部。此方法更包括在前述源極/汲極部件的頂部上形成一矽化物部件(silicide feature)，以及在前述矽化物部件上選擇性的沉積一抑制件(inhibitor)，其中除了在前述接觸蝕刻停止層和前述矽化物部件相會的一轉角區域(corner area)以外，前述抑制件係未沉積於前述接觸蝕刻停止層的表面上。
在此方法的一實施例中，前述抑制件包括一有機薄膜，前述有機薄膜具有兩親性分子(amphiphilic molecules)。在一實施例中，此方法更包括選擇性的沉積一介電襯墊層(dielectric liner layer)以覆蓋前述接觸蝕刻停止層的一側壁，其中除了前述抑制件的一邊緣區域(edge area)之外，前述介電襯墊層係未沉積於前述抑制件之上。在又一實施例中，前述介電襯墊層包括La2 O3 、Al2 O3 、SiOCN、SiOC、SiCN、SiO2 、SiC、ZnO、ZrN、Zr2 Al3 O9 、TiO2 、TaO2 、ZrO2 、HfO2 、Si3 N4 、Y2 O3 、AlON、TaCN、ZrSi的至少其中之一。在又一實施例中，此方法包括去除前述抑制件；沉積一種或多種金屬材料(metallic materials)於前述接觸孔中；以及對前述一種或多種金屬材料進行一化學機械平坦化製程(chemical-mechanical planarization process)。在一些實施例中，前述去除抑制件包括使用電漿乾式蝕刻(plasma dry etching)、化學乾法蝕刻(chemical dry etching)、灰化(ashing)、濕式蝕刻(wet etching)、或前述之組合。在一些其他的實施例中，前述去除抑制件包括在高於100°C的溫度下以一SPM清洗溶液進行一濕式蝕刻。在一些實施例中，前述去除抑制件係造成一間隙，前述間隙係露出前述接觸蝕刻停止層的一側表面、前述介電襯墊層的一底面、以及前述矽化物部件的一頂面。在一些其他的實施例中，前述一種或多種金屬材料係填入前述間隙。
在另一示例方面中，本揭露提出一種半導體裝置的形成方法。此方法包括提供一結構，包括一基底；一隔離結構(isolation structure)位於前述基底之上；一鰭狀物自前述基底延伸；一磊晶的源極/汲極部件(epitaxial source/drain feature)於前述鰭狀物上；一接觸蝕刻停止層(contact etch stop layer，CESL)覆蓋前述隔離結構的一頂面以及前述源極/汲極部件的表面；以及一層間介電(inter-level dielectric，ILD)層位於前述接觸蝕刻停止層的上方。此方法更包括在前述源極/汲極部件的上方蝕刻一接觸孔(contact hole)，其中前述接觸孔穿過前述層間介電層、穿過前述接觸蝕刻停止層、以及露出前述源極/汲極部件；在前述源極/汲極部件上形成一矽化物部件(silicide feature)，且前述接觸孔中係露出前述源極/汲極部件；在前述矽化物部件上選擇性的沉積一抑制件(inhibitor)，其中前述抑制件係未沉積於前述層間介電層的表面與前述接觸蝕刻停止層的表面；在前述接觸孔的側壁和頂面上選擇性的沉積一介電襯墊層(dielectric liner layer)，其中前述介電襯墊層係未沉積於前述抑制件上；以及去除前述抑制件，以在前述接觸孔中露出前述矽化物部件。
在一些實施例中，在去除前述抑制件之後，此方法更包括沉積一或多個金屬層(metallic layers)於前述接觸孔中；以及對前述一或多個金屬層進行一化學機械平坦化 (chemical-mechanical planarization，CMP)製程。在一些實施例中，在進行化學機械平坦化製程之後，此方法更包括下凹(recessing) 前述一或多個金屬層；以及在前述下凹步驟後，係沉積一介電帽蓋(dielectric cap)於前述一或多個金屬層之上。在一些實施例中，前述介電帽蓋包括La2 O3 、Al2 O3 、SiOCN、SiOC、SiCN、SiO2 、SiC、ZnO、ZrN、Zr2 Al3 O9 、TiO2 、TaO2 、ZrO2 、HfO2 、Si3 N4 、Y2 O3 、AlON、TaCN、或ZrSi。
在一些實施例的此方法中，前述抑制件包括一有機薄膜，且此有機薄膜具有兩親性分子(amphiphilic molecules)，而前述介電襯墊層包括La2 O3 、Al2 O3 、SiOCN、SiOC、SiCN、SiO2 、SiC、ZnO、ZrN、Zr2 Al3 O9 、TiO2 、TaO2 、ZrO2 、HfO2 、Si3 N4 、Y2 O3 、AlON、TaCN、或ZrSi。在一些實施例中，前述接觸蝕刻停止層包括氮化矽、氮碳化矽、碳氧化矽、碳化矽、或氮碳氧化矽，而前述層間介電層包括二氧化矽。
在又一示例方面中，本揭露提出一種半導體裝置，包括一基底；一閘極結構(gate structure)位於前述基底之上；閘極間隔物(gate spacers)位於前述閘極結構的側壁上；一接觸蝕刻停止層(contact etch stop layer，CESL)於前述閘極間隔物的側壁上；一介電閘極帽蓋(dielectric gate cap)位於前述閘極結構的上方；一源極/汲極部件(source/drain feature)鄰近於前述閘極間隔物；一矽化物部件(silicide feature)位於前述源極/汲極部件之上；一介電襯墊(dielectric liner)位於前述接觸蝕刻停止層的側壁上，其中前述介電襯墊之一底面係與前述矽化物部件以一間隙(gap)相隔開；以及一源極/汲極接觸件(S/D contact)位於前述矽化物部件的上方且填入前述間隙。
在半導體裝置的一實施例中，前述間隙係隨著接近前述接觸蝕刻停止層而變窄。在一實施例中，前述間隙之高度係在1 nm 至30 nm的範圍內。在一實施例中，前述源極/汲極接觸件係直接接觸前述接觸蝕刻停止層的一側表面以及前述介電襯墊的底面。在一些實施例中，半導體裝置更包括另一介電帽蓋直接位於前述源極/汲極接觸件之上且位於前述介電襯墊的一側壁上。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
10:方法 12,14,16,18,20,22,24,26,28,30:步驟 100:半導體裝置 102:基底 103:(半導體)鰭狀物 104:源極/汲極(S/D)部件 104a:側壁源極/汲極區段 104b:主要源極/汲極區段 105:隔離結構 106:閘極堆疊 107:鰭部側壁間隔物 108:閘極間隔物 109:介電閘極帽蓋 110:接觸蝕刻停止層 112:(層間)介電層 116:接觸孔(/孔洞) 127:轉角區域 128:矽化物部件 128a:側壁矽化物區段 128b:主要矽化物區段 129:抑制件 130:源極/汲極接觸件(/金屬) 132:介電襯墊層 133,133-1,133-2:間隙 134:介電源極/汲極帽蓋 w1:寬度 h1,h2:高度 t1,t2:厚度 d1:倒圓角 d2:距離 A-A,B-B:剖面線段 X,Y,Z:方向
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1A和1B圖係示出了根據本揭露之一些實施例的形成一半導體裝置的方法流程圖。 第2A圖繪示根據本揭露一些實施例的一半導體裝置(或結構)之一部分的俯視圖； 第2B圖示出根據本揭露一些實施例的第2A圖之半導體裝置的一部分的透視圖； 第2C圖繪示根據本揭露一些實施例的第2A圖之半導體裝置的一部分，其沿著第2A、2B圖之A-A線的剖面圖；以及 第2D圖繪示根據本揭露一些實施例的第2A圖之半導體裝置的一部分，其沿著第2A、2B圖之B-B線的剖面圖。 第3A、4A、5A、6A、7A、8A、9A、10A和11A圖係為根據本揭露一些實施例的第1A和1B圖之方法的各個製造階段期間，半導體裝置沿著第2A及2B圖之A-A線之一部份的剖面圖。 第3B、4B、5B、6B、7B、8B、9B、10B和11B圖係為根據本揭露一些實施例的第1A和1B圖之方法的各個製造階段期間，半導體裝置沿著第2A及2B圖之B-B線之一部份的剖面圖。 第12和13圖係為本揭露之另一替代性實施例中，根據第1A和1B圖之方法的各個製造階段期間，半導體裝置沿著第2A及2B圖之A-A線之一部份的剖面圖。
10:方法
12,14,16,18,20,22,24,26,28,30:步驟

Claims (1)

  1. 一種半導體裝置的形成方法，包括： 提供一結構，該結構包括： 一基底； 一閘極結構(gate structure)位於該基底之上； 一閘極間隔物(gate spacer)位於該閘極結構的一側壁上； 一介電閘極帽蓋(dielectric gate cap)位於該閘極結構的一頂面的上方； 一源極/汲極部件(source/drain feature)位於該基底的上方且鄰近該閘極結構； 一接觸蝕刻停止層(contact etch stop layer，CESL)覆蓋該閘極間隔物的該側壁以及該源極/汲極部件的一頂面；以及 一層間介電(inter-level dielectric，ILD)層位於該介電閘極帽蓋、該閘極間隔物、該接觸蝕刻停止層以及該源極/汲極部件的上方； 蝕刻一接觸孔(contact hole)穿過該層間介電層以及穿過位於該源極/汲極部件上的該接觸蝕刻停止層的一部分，其中該接觸孔係露出覆蓋該閘極間隔物之該些側壁的該接觸蝕刻停止層，且露出該源極/汲極部件的一頂部； 在該源極/汲極部件的該頂部上形成一矽化物部件(silicide feature)；以及 在該矽化物部件上選擇性的沉積一抑制件(inhibitor)，其中除了在該接觸蝕刻停止層和該矽化物部件相會的一轉角區域(corner area)以外，該抑制件係未沉積於該接觸蝕刻停止層的表面上。
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