KR19990059071A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR19990059071A KR19990059071A KR1019970079268A KR19970079268A KR19990059071A KR 19990059071 A KR19990059071 A KR 19990059071A KR 1019970079268 A KR1019970079268 A KR 1019970079268A KR 19970079268 A KR19970079268 A KR 19970079268A KR 19990059071 A KR19990059071 A KR 19990059071A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor substrate
- mask layer
- ion implantation
- ions
- well
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 230000007547 defect Effects 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 239000012535 impurity Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 27
- 238000010438 heat treatment Methods 0.000 claims abstract description 16
- 150000002500 ions Chemical class 0.000 claims description 28
- 238000005468 ion implantation Methods 0.000 claims description 27
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 8
- 230000006866 deterioration Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 삼중 구조의 웰(Well)을 갖는 반도체 소자의 제조 방법에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
반도체 기판에 존재하는 결함 및 불순물로 인한 소자의 신뢰성 저하를 방지하기 위한 목적을 가진다.
3. 발명의 해결 방법의 요지
반도체 기판에 웰을 형성하기 전에 웰의 하부에 고밀도의 결함층을 형성하고 반도체 기판의 내부에 존재하는 결함 및 불순물이 상기 결함층내에 포획되거나 외부로 확산되도록 급속 열처리를 실시한다.
4. 발명의 중요한 용도
삼중 구조의 웰을 갖는 반도체 소자의 제조에 적용이 가능하다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 삼중 구조의 웰을 갖는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 증가됨에 따라 결함 및 불순물에 의한 영향은 더욱 심각해진다. 소자의 구동영역에 존재하는 격자 결함 및 불순물은 소수 케리어(Minority carrier)의 활동 시간(Life time)을 감소시키고 누설전류를 급격하게 증가시킨다. 또한 이러한 격자 결함 및 불순물은 산화막의 막질을 저하시키며 CMOS 소자의 문턱전압을 불균일하게 만든다. 따라서 격자 결함 및 불순물을 제거하기 위한 기술이 요구되는데, 현재에는 다음과 같은 두가지의 방법이 사용된다.
첫 번째 방법은 고온, 저온 및 고온에서 각각 열처리하는 3 단계 열공정법이고, 두 번째 방법은 반도체 기판의 후면에 손상을 가한 후 고온 열처리 또는 고 에너지를 이용한 이온 주입으로 반도체 기판에 격자 결함층을 형성하는 방법이다. 상기 두가지 방법중 두 번째 방법은 고온에서 장시간의 공정이 요구되고 공정이 복잡한 단점을 가진다. 특히, 상기 두 번째 방법은 열공정으로 인해 불순물의 포획 장소(Trap site)로 작용하는 전위(Dislocation)들이 제거되어 불순물이 다시 반도체 기판의 구동 영역으로 돌아오는 문제점을 갖는다.
한편, 메가 일렉트론 볼트(MeV)의 에너지를 이용한 이온 주입으로 결함 및 불순물을 제거하는 종래의 방법은 모재의 전기적 성질에 영향이 적은 실리콘(Si), 탄소(C) 등의 도펀트를 이온 주입하여 반도체 기판내에 깊숙히 결함을 형성한 후 결함대 결함의 상호 적용을 유도하여 소자내의 결함을 제거하는 기술로 알려져 있다.
따라서 본 발명은 반도체 기판에 웰을 형성하기 전에 웰의 하부에 고밀도의 결함층을 형성하고 반도체 기판의 내부에 존재하는 결함 및 불순물이 상기 결함층내에 포획되거나 외부로 확산되도록 급속 열처리를 실시하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판의 저면부에 고밀도의 결함층이 형성되도록 불순물 이온을 주입하는 단계와, 상기 단계로부터 상기 반도체 기판의 표면부 및 내부에 존재하는 결함 및 불순물이 상기 결함층내에 포획되거나 외부로 확산되도록 급속 열처리를 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하며, 본 발명에 따른 다른 반도체 소자의 제조 방법은 필드 산화막에 의해 PMOS 트랜지스터 형성 지역, NMOS 트랜지스터 형성 지역 및 RMOS 트랜지스터 형성 지역이 각각 분리된 반도체 기판상에 제 1 마스크층을 형성한 후 상기 PMOS 트랜지스터 형성 지역 및 RMOS 트랜지스터 형성 지역의 상기 반도체 기판이 노출되도록 상기 제 1 마스크층을 패터닝하는 단계와, 상기 단계로부터 상기 반도체 기판의 저면부에 제 1 결함층이 형성되도록 이온 주입을 실시하는 단계와, 상기 단계로부터 상기 제 1 마스크층을 제거한 후 전체 상부면에 제 2 마스크층을 형성하고 상기 PMOS 트랜지스터 형성 지역의 상기 반도체 기판이 노출되도록 상기 제 2 마스크층을 패터닝하는 단계와, 상기 단계로부터 N-웰을 형성하기 위한 이온 주입 및 PMOS 트랜지스터의 문턱전압을 조절하기 위하여 이온 주입을 순차적으로 실시하는 단계와, 상기 단계로부터 상기 제 2 마스크층을 제거한 후 전체 상부면에 제 3 마스크층을 형성하고 상기 NMOS 트랜지스터 형성 지역의 상기 반도체 기판이 노출되도록 상기 제 3 마스크층을 패터닝하는 단계와, 상기 단계로부터 상기 반도체 기판의 저면부에 제 2 결함층을 형성하기 위한 이온 주입, P-웰을 형성하기 위한 이온 주입 및 NMOS 트랜지스터의 문턱전압을 조절하기 위한 이온 주입을 순차적으로 실시하는 단계와, 상기 단계로부터 상기 제 3 마스크층을 제거한 후 전체 상부면에 제 4 마스크층을 형성하고 상기 RMOS 트랜지스터 형성 지역의 상기 반도체 기판이 노출되도록 상기 제 4 마스크층을 패터닝하는 단게와, 상기 단계로부터 R-웰을 형성하기 위한 이온 주입 및 RMOS 트랜지스터의 문턱전압을 조절하기 위하여 이온 주입을 순차적으로 실시하는 단계와, 상기 단계로부터 상기 반도체 기판의 내부에 존재하는 결함 및 불순물이 상기 결함층내에 포획되거나 외부로 확산되도록 급속 열처리를 실시하는 단계로 이루어지는 것을 특징으로 한다. 그리고 상기 제 1 결함층은 2.0 내지 3.0 MeV의 에너지 및 1.0X14 내지 3.0X15 ions/Cm2의 도즈량으로 고농도의 불순물 이온을 주입하는 제 1 단계 공정과, 1.5 내지 1.7 MeV의 에너지 및 1.0E13 내지 3.0E13 ions/Cm2의 도즈량으로 상기 고농도의 불순물 이온을 주입하는 제 2 단계 공정으로 형성되며, 상기 제 2 결함층은 1.5 내지 2.5 MeV의 에너지 및 1.0X14 내지 3.0X15 ions/Cm2의 도즈량으로 고농도의 불순물 이온이 주입되고, 상기 급속 열처리는 900 내지 1150 ℃의 온도에서 10 내지 40 분동안 실시되는 것을 특징으로 한다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요부분에 대한 부호의 설명>
1: 반도체 기판 2: 필드 산화막
3: 제 1 마스크 4, 4A 및 4B: N-웰
5: 제 1 결함층 6: 제 2 마스크
7: 제 3 마스크 8 및 8A: P-웰
9: 제 2 결함층 10 및 10A: R-웰
11: 결함 12: 제 4 마스크
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도로서,
도 1은 필드 산화막(2)에 의해 PMOS 트랜지스터 형성 지역(P), NMOS 트랜지스터 형성 지역(N) 및 RMOS 트랜지스터 형성 지역(R)이 각각 분리된 반도체 기판(1)상에 제 1 감광막을 형성한 후 상기 PMOS 트랜지스터 형성 지역(P) 및 RMOS 트랜지스터 형성 지역(R)의 상기 반도체 기판(1)이 노출되도록 상기 제 1 감광막을 패터닝하여 제 1 마스크(3)를 형성하고 상기 반도체 기판(1)의 저면부에 형성될 N-웰(4) 하부에 P형의 고농도 불순물 이온을 주입하여 제 1 결함층(5)을 형성한 상태의 단면도로서, 상기 이온 주입은 2 단계로 실시된다.
1 단계 공정은 2.0 내지 3.0 MeV의 에너지 및 1.0X14 내지 3.0X15 ions/Cm2의 도즈량으로 고농도의 인(P) 이온을 주입하되, 상기 반도체 기판(1)의 표면으로부터 1.5 μm 이상의 깊이에 이온이 주입되도록 한다. 이때, 상기 반도체 기판(1)의 표면으로부터 1.5 내지 2.8 μm의 지점에서 최고 농도치를 갖도록 한다.
2 단계 공정은 상기 1 단계 공정 후 계속해서 1.5 내지 1.7 MeV의 에너지 및 1.0E13 내지 3.0E13 ions/Cm2의 도즈량으로 상기 고농도의 인(P) 이온을 주입한다. 이때 주입된 불순물 이온은 모재내에서 원자와의 탄성 및 비평형 농도의 결함을 유발하며, 이로 인해 상기 반도체 기판(1)내에는 과잉으로 존재하는 비평형 농도의 결함(11)이 유발된다. 이러한 농도의 결함은 화학적으로 매우 불안정하며 주위의 다른 결함 요소와 상호 작용을 하여 안정화되려고 한다.
도 2는 상기 제 1 마스크(3)를 제거한 후 전체 상부면에 제 2 감광막을 형성하고 상기 PMOS 트랜지스터 형성 지역(P)의 상기 반도체 기판(1)이 노출되도록 상기 제 2 감광막을 패터닝하여 제 2 마스크(6)를 형성한 다음 N-웰(4A)을 형성하기 위한 이온 주입 및 PMOS 트랜지스터의 문턱전압을 조절하기 위하여 이온 주입을 실시한 상태의 단면도이다.
도 3은 상기 제 2 마스크(6)를 제거한 후 전체 상부면에 제 3 감광막을 형성하고 상기 NMOS 트랜지스터 형성 지역(N)의 상기 반도체 기판(1)이 노출되도록 상기 제 3 감광막을 패터닝하여 제 3 마스크(7)를 형성한 다음 상기 반도체 기판(1)의 저면부에 붕소(B)와 같은 불순물 이온을 주입하여 제 2 결함층(9)을 형성하고 계속해서 P-웰(8)을 형성하기 위한 이온 주입 및 NMOS 트랜지스터의 문턱전압을 조절하기 위하여 이온 주입을 실시한 상태의 단면도로서, 상기 제 2 결함층(9)을 형성하기 위한 이온 주입 공정은 1.5 내지 2.5 MeV의 에너지 및 1.0X14 내지 3.0X15 ions/Cm2의 도즈량으로 고농도의 붕소(B) 이온을 주입하되, 이때, 상기 반도체 기판(1)의 표면으로부터 1.6 내지 3.0 μm의 지점에서 최고 농도치를 갖도록 한다.
도 4는 상기 제 3 마스크(7)를 제거한 후 전체 상부면에 제 4 감광막을 형성하고 상기 RMOS 트랜지스터 형성 지역(R)의 상기 반도체 기판(1)이 노출되도록 상기 제 4 감광막을 패터닝하여 제 4 마스크(12)를 형성한 다음 R-웰(10)을 형성하기 위한 이온 주입 및 RMOS 트랜지스터의 문턱전압을 조절하기 위하여 이온 주입을 실시한 상태의 단면도이다.
도 5는 상기 제 4 마스크(12)를 제거한 후 900 내지 1150 ℃의 온도에서 10 내지 40 분동안 급속 열처리를 실시한 상태의 단면도로서, 결함이 포함된 상기 N-웰(4A), P-웰(8) 및 R-웰(10)이 상기 급속 열처리에 의해 결함이 완전히 제거된 N-웰(4B), P-웰(8A) 및 R-웰(10A)로 변화된다. 이때 상기 반도체 기판(1)내에 존재하는 결함은 상기 급속 열처리에 의해 상기 반도체 기판(1)에 형성된 제 1 및 제 2 결함층(5 및 9)으로 포획되거나 표면부를 통해 외부로 확산되는데, 그 과정을 상세히 설명하기로 한다.
상기 반도체 기판(1)내에 존재하는 산소(O), 탄소(C) 그리고 금속성의 결함 및 불순물 그리고 이온 주입에 의해 생성된 결함들은 열역학적으로 불안정한 상태에 있으므로 상기 급속 열처리시 안정된 상태로 돌아가기 위하여 결함 농도가 높은 지역으로 모인다. 또한, 상기 반도체 기판(1)의 표면부에 존재하는 일차적인 결함들도 주위의 공공이나 침입형 불순물과 상호 반응하여 소멸되기도 하고 일부는 상기 반도체 기판(1)의 표면부를 통해 외부로 확산된다.
따라서, 상기와 같은 작용에 의해 결함 및 불순물이 존재하지 않는 채널 영역 및 접합 영역의 형성이 가능해 진다. 실제 트랜지스터의 구동은 상기 반도체 기판(1)의 표면부와 드레인 영역에 바이어스 전압을 인가했을 때 공핍되는 층내에서 이루어진다. 그러므로 결함 및 불순물이 결함층으로 이동하여 포획되도록 하므로써 접합영역에서 누설전류를 발생시키는 주요 원인인 전위 또는 적층 결함(Stacking fault)이 제거되고, 이에 의해 소자의 전기적 특성이 개선된다.
상술한 바와 같이 본 발명에 의하면 종래의 3 단계 열처리 방법을 이용하는 경우보다 공정의 진행 시간이 단축되며, 장시간의 열처리를 거치지 않으므로써 도펀트의 특성 변화가 방지된다. 그리고 래티클(Reticle)의 추가 사용이 없으므로 공정이 단순화되고, 이에 따라 트랜지스터의 특성이 향상된다. 또한, 본 발명을 이용하면 결함 및 불순물이 완전히 제거된 소자 구동영역을 얻을 수 있으므로 소자의 신뢰성 및 전기적 특성이 향상될 수 있으며, 비메모리 분야의 소자 제조시 문제가 되는 래치-업(Latch-up)을 개선할 수 있다. 그리고 비싸고 공정 제어가 어려운 에피(Epitaxy)층을 사용하는 공정을 본 발명에 따른 방법으로 대체할 수 있다.
Claims (7)
- 반도체 기판의 저면부에 고밀도의 결함층이 형성되도록 불순물 이온을 주입하는 단계와,상기 단계로부터 상기 반도체 기판의 표면부 및 내부에 존재하는 결함 및 불순물이 상기 결함층내에 포획되거나 외부로 확산되도록 급속 열처리를 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 이온 주입 공정은 2.0 내지 3.0 MeV의 에너지 및 1.0X14 내지 3.0X15 ions/Cm2의 도즈량으로 고농도의 불순물 이온을 주입하되, 상기 반도체 기판의 표면으로부터 1.5 내지 3.0 μm의 깊이에 이온이 주입되도록 하는 제 1 단계 공정과,상기 1 단계 공정 단계로부터 1.5 내지 1.7 MeV의 에너지 및 1.0e13 내지 3.0e13 ions/Cm2의 도즈량으로 상기 고농도의 불순물 이온을 주입하는 제 2 단계 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 급속 열처리는 900 내지 1150 ℃의 온도에서 10 내지 40 분동안 실시되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 필드 산화막에 의해 PMOS 트랜지스터 형성 지역, NMOS 트랜지스터 형성 지역 및 RMOS 트랜지스터 형성 지역이 각각 분리된 반도체 기판상에 제 1 마스크층을 형성한 후 상기 PMOS 트랜지스터 형성 지역 및 RMOS 트랜지스터 형성 지역의 상기 반도체 기판이 노출되도록 상기 제 1 마스크층을 패터닝하는 단계와,상기 단계로부터 상기 반도체 기판의 저면부에 제 1 결함층이 형성되도록 이온 주입을 실시하는 단계와,상기 단계로부터 상기 제 1 마스크층을 제거한 후 전체 상부면에 제 2 마스크층을 형성하고 상기 PMOS 트랜지스터 형성 지역의 상기 반도체 기판이 노출되도록 상기 제 2 마스크층을 패터닝하는 단계와,상기 단계로부터 N-웰을 형성하기 위한 이온 주입 및 PMOS 트랜지스터의 문턱전압을 조절하기 위하여 이온 주입을 순차적으로 실시하는 단계와,상기 단계로부터 상기 제 2 마스크층을 제거한 후 전체 상부면에 제 3 마스크층을 형성하고 상기 NMOS 트랜지스터 형성 지역의 상기 반도체 기판이 노출되도록 상기 제 3 마스크층을 패터닝하는 단계와,상기 단계로부터 상기 반도체 기판의 저면부에 제 2 결함층을 형성하기 위한 이온 주입, P-웰을 형성하기 위한 이온 주입 및 NMOS 트랜지스터의 문턱전압을 조절하기 위한 이온 주입을 순차적으로 실시하는 단계와,상기 단계로부터 상기 제 3 마스크층을 제거한 후 전체 상부면에 제 4 마스크층을 형성하고 상기 RMOS 트랜지스터 형성 지역의 상기 반도체 기판이 노출되도록 상기 제 4 마스크층을 패터닝하는 단게와,상기 단계로부터 R-웰을 형성하기 위한 이온 주입 및 RMOS 트랜지스터의 문턱전압을 조절하기 위하여 이온 주입을 순차적으로 실시하는 단계와,상기 단계로부터 상기 반도체 기판의 내부에 존재하는 결함 및 불순물이 상기 결함층내에 포획되거나 외부로 확산되도록 급속 열처리를 실시하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서, 상기 제 1 결함층은 2.0 내지 3.0 MeV의 에너지 및 1.0X14 내지 3.0X15 ions/Cm2의 도즈량으로 고농도의 불순물 이온을 주입하는 제 1 단계 공정과,1.5 내지 1.7 MeV의 에너지 및 1.0e13 내지 3.0e13 ions/Cm2의 도즈량으로 상기 고농도의 불순물 이온을 주입하는 제 2 단계 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서, 상기 제 2 결함층은 1.5 내지 2.5 MeV의 에너지 및 1.0X14 내지 3.0X15 ions/Cm2의 도즈량으로 고농도의 불순물 이온이 주입된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서, 상기 급속 열처리는 900 내지 1150 ℃의 온도에서 10 내지 40 분동안 실시되는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970079268A KR100328455B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체소자의제조방법 |
| US09/221,286 US6255153B1 (en) | 1997-12-30 | 1998-12-23 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970079268A KR100328455B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체소자의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990059071A true KR19990059071A (ko) | 1999-07-26 |
| KR100328455B1 KR100328455B1 (ko) | 2002-08-08 |
Family
ID=19530093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970079268A KR100328455B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체소자의제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6255153B1 (ko) |
| KR (1) | KR100328455B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100377048B1 (ko) * | 1999-09-21 | 2003-03-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 실리콘 기판에 확산 영역을 형성하는 방법 및 그러한 확산영역이 형성된 실리콘 기판을 구비하는 ｍｏｓ 구조 |
| KR100495914B1 (ko) * | 2002-05-24 | 2005-06-20 | 주식회사 하이닉스반도체 | 씨모스트랜지스터 및 그 제조 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4387119B2 (ja) * | 2003-03-27 | 2009-12-16 | 三菱電機株式会社 | 半導体装置 |
| SE0300924D0 (sv) * | 2003-03-28 | 2003-03-28 | Infineon Technologies Wireless | A method to provide a triple well in an epitaxially based CMOS or BiCMOS process |
| KR100870297B1 (ko) * | 2007-04-27 | 2008-11-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4151008A (en) * | 1974-11-15 | 1979-04-24 | Spire Corporation | Method involving pulsed light processing of semiconductor devices |
| JPS5743417A (en) | 1980-08-28 | 1982-03-11 | Toshiba Corp | Manufacture of semiconductor device |
| JPS58137244A (ja) | 1982-02-09 | 1983-08-15 | Nec Corp | 半導体装置の製造方法 |
| JPS6031232A (ja) | 1983-07-29 | 1985-02-18 | Toshiba Corp | 半導体基体の製造方法 |
| JPS6031231A (ja) | 1983-07-29 | 1985-02-18 | Toshiba Corp | 半導体基体の製造方法 |
| JPS6142911A (ja) | 1984-08-06 | 1986-03-01 | Nec Corp | イオン注入による導電層形成方法 |
| JPS61156820A (ja) | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01315142A (ja) | 1988-06-15 | 1989-12-20 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US4962051A (en) | 1988-11-18 | 1990-10-09 | Motorola, Inc. | Method of forming a defect-free semiconductor layer on insulator |
| JPH02237032A (ja) | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH04130731A (ja) | 1990-09-21 | 1992-05-01 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH04363025A (ja) | 1991-01-28 | 1992-12-15 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2904635B2 (ja) * | 1992-03-30 | 1999-06-14 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR0151954B1 (ko) * | 1994-12-28 | 1998-12-01 | 김만제 | 실리콘 기판에의 게터링층 형성방법 |
| US5698884A (en) * | 1996-02-07 | 1997-12-16 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same |
| US5773356A (en) | 1996-02-20 | 1998-06-30 | Micron Technology, Inc. | Gettering regions and methods of forming gettering regions within a semiconductor wafer |
| US5966599A (en) * | 1996-05-21 | 1999-10-12 | Lsi Logic Corporation | Method for fabricating a low trigger voltage silicon controlled rectifier and thick field device |
| KR980006533A (ko) * | 1996-06-28 | 1998-03-30 | 김주용 | 반도체 장치 및 그 제조방법 |
| TW434834B (en) * | 1996-06-29 | 2001-05-16 | Hyundai Electronics Ind | Method of manufacturing a complementary metal-oxide semiconductor device |
| KR100220954B1 (ko) * | 1996-12-31 | 1999-09-15 | 김영환 | 3중 웰을 갖는 반도체 소자 제조방법 |
| KR100253569B1 (ko) * | 1997-06-30 | 2000-04-15 | 김영환 | 3중웰을 가지는 반도체 소자의 제조방법 |
-
1997
- 1997-12-30 KR KR1019970079268A patent/KR100328455B1/ko not_active IP Right Cessation
-
1998
- 1998-12-23 US US09/221,286 patent/US6255153B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100377048B1 (ko) * | 1999-09-21 | 2003-03-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 실리콘 기판에 확산 영역을 형성하는 방법 및 그러한 확산영역이 형성된 실리콘 기판을 구비하는 ｍｏｓ 구조 |
| KR100495914B1 (ko) * | 2002-05-24 | 2005-06-20 | 주식회사 하이닉스반도체 | 씨모스트랜지스터 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100328455B1 (ko) | 2002-08-08 |
| US6255153B1 (en) | 2001-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100954874B1 (ko) | 채널 영역에서 레트로그레이드 도펀트 프로필을 구비한반도체 디바이스 및 그 제조 방법 | |
| US6037640A (en) | Ultra-shallow semiconductor junction formation | |
| US5899732A (en) | Method of implanting silicon through a polysilicon gate for punchthrough control of a semiconductor device | |
| KR100535953B1 (ko) | Ｎ 채널 트랜지스터 및 ｐ 채널 트랜지스터의 성능을 독립적으로 최적화하기 위해 제거가능한 측벽 스페이서를 이용하는 ｃｍｏｓ 제조 방법 | |
| US5976956A (en) | Method of controlling dopant concentrations using transient-enhanced diffusion prior to gate formation in a device | |
| JP2001326352A (ja) | ゲート酸化物の上側表面の窒化物形成により向上した信頼性を有する薄いゲート酸化物を形成してゲート酸化物の上側表面に窒素原子のバリヤを形成する方法及びその結果得られる製品 | |
| JP2006059843A (ja) | 半導体装置とその製造方法 | |
| KR19990059071A (ko) | 반도체 소자의 제조 방법 | |
| KR20060136300A (ko) | 반도체장치의 제조방법 | |
| KR20070000330A (ko) | 반도체장치의 제조방법 | |
| US7022577B2 (en) | Method of forming ultra shallow junctions | |
| KR100212010B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR100429556B1 (ko) | 채널 특성을 개선시킨 반도체소자의 제조 방법 | |
| JP2700320B2 (ja) | 半導体装置の製造方法 | |
| JP2006523378A (ja) | 半導体デバイスのための改善されたゲート電極 | |
| KR100250751B1 (ko) | 반도체 소자의 제조방법 | |
| KR100294644B1 (ko) | 반도체 소자의 삼중웰 형성방법_ | |
| JP7537356B2 (ja) | 半導体エピタキシャルウェーハの製造方法 | |
| JPH0434942A (ja) | 半導体装置の製造方法 | |
| JPH1041240A (ja) | 半導体装置およびその製造方法 | |
| KR100322889B1 (ko) | 반도체장치의 제조방법 | |
| KR100338820B1 (ko) | 모스형 트랜지스터의 소오스/드레인 형성 방법 | |
| JPH06151348A (ja) | 半導体装置の製造方法 | |
| KR100406589B1 (ko) | 반도체 소자의 제조방법 | |
| KR20010020834A (ko) | 플루오르가 주입된 산화물 층을 갖는 집적 회로 디바이스 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120127 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |