JP2013513945A - 集積回路デバイスに歪みを与える技術及び構成 - Google Patents

集積回路デバイスに歪みを与える技術及び構成 Download PDF

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Abstract

本開示の実施形態により、例えば横型電界効果トランジスタなどの集積回路デバイスに歪みを与える技術及び構成が提供される。集積回路デバイスは、半導体基板と、該半導体基板と結合された第１のバリア層と、第１のバリア層に結合された、第１の格子定数を持つ第１の材料を有する量子井戸チャネルと、量子井戸チャネルに結合されたソース構造とを含む。ソース構造は、第１の格子定数とは異なる第２の格子定数を持つ第２の材料を有し、量子井戸チャネルに歪みを与える。その他の実施形態も開示される。

Description

本開示の実施形態は、概して集積回路の分野に関し、より具体的には、例えば横型電界効果トランジスタなどの集積回路デバイスに歪みを与える技術及び構成に関する。
概して、例えばトランジスタなどの集積回路デバイスは、例えば電子デバイス又は光電子デバイス用のＩＩＩ−Ｖ族半導体材料などの、表面に現れる半導体薄膜内に形成されている。このようなＩＩＩ−Ｖ族材料のキャリア移動度を高めることは、その中に形成される集積回路デバイスのスピードを高めることになり得る。
集積回路デバイスに歪みを与える技術及び構成が開示される。
一態様において、集積回路デバイスは、半導体基板と、該半導体基板と結合された第１のバリア層と、第１のバリア層に結合された、第１の格子定数を持つ第１の材料を有する量子井戸チャネルと、量子井戸チャネルに結合されたソース構造とを含み、ソース構造は、第１の格子定数とは異なる第２の格子定数を持つ第２の材料を有する。
以下の詳細な説明及び添付図面により、実施形態が容易に理解されることになる。ここでの記述を容易にするため、同様の構造要素は似通った参照符号で指し示す。添付図面の図において、実施形態は限定ではなく例として示される。
一部の実施形態に従った集積回路デバイスの一例を模式的に示す図である。 一部の実施形態に従った半導体材料の例に関してバンドギャップエネルギー及び格子定数を示す図である。 ＩＩＩ−Ｖ族半導体材料に関して応力及び対応する抵抗を示す図である。 一部の実施形態に従った集積回路デバイスの縦方向についてのバンドギャップエネルギーを示す図である。 一部の実施形態に従った様々なプロセス処理後の半導体ヘテロ構造におけるソース構造及びドレイン構造の形成を模式的に示す図である。 一部の実施形態に従った様々なプロセス処理後の半導体ヘテロ構造上での電極構造及び歪み誘起膜の形成を模式的に示す図である。 一部の実施形態に従った集積回路を製造する方法を示すフロー図である。 一部の実施形態に従った、ここに記載される集積回路デバイスを含み得るプロセッサベースのシステムの一例を模式的に示す図である。
本開示の実施形態により、例えば横型電界効果トランジスタなどの集積回路デバイスに歪みを与える技術及び構成が提供される。以下の詳細な説明においては、本開示の一部を形成する添付図面を参照する。添付図面において、同様の部分は全体を通して似通った参照符号で指し示され、また、実施され得る実施形態が例として示される。理解されるように、本開示の範囲を逸脱することなく、他の実施形態を使用したり、構造的あるいは論理的な変更を加えたりし得る。故に、以下の詳細な説明は限定的な意味で理解されるべきでなく、本開示に従った実施形態の範囲は、添付の請求項及びそれに均等なものによって定められる。
様々な処理が、請求項記載事項を理解する上で最も有用な方法にて、複数の別々の処理として次々に説明される。しかしながら、説明の順序は、それらの処理が必ず順序に応じたものであることを意味するものとして解釈されるべきでない。特に、それらの処理は提示の順序で実行されなくてもよい。記載の処理は、記載の実施形態とは異なる順序で実行されてもよい。更なる実施形態において、様々な追加の処理が実行されてもよく、且つ／或いは記載の処理が省略されてもよい。
ここでの説明は、例えば横方向／縦方向、上／下、後方／前方、上方／下方、及び頂部／底部など、視点に基づく記述を使用することがある。そのような記述は、ここに記載される実施形態の適用を特定の向きに限定するものではない。
本開示の目的において、“Ａ及び／又はＢ”という言い回しは、（Ａ）、（Ｂ）又は（Ａ及びＢ）を意味する。本開示の目的において、“Ａ、Ｂ及び／又はＣ”という言い回しは、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ及びＣ）を意味する。
ここでの説明は、“一実施形態において”又は“実施形態において”という言い回しを使用することがあるが、これらは各々、同一あるいは異なる実施形態のうちの１つ以上を参照するものとし得る。また、本開示の実施形態に関して使用される用語“有する”、“含む”、“持つ”、及びこれらに類する用語は同義語である。
用語“結合される”は、複数の要素間の様々な関係を記述するために使用され得る。例えば、用語“〜に結合される（coupled to）”は概して、特に断らない限り、より直接的な要素間の物理接続を表すことがある（例えば、“電気的に結合される”、“通信可能に結合される”、又は“［機能を実行する］ように結合される”）。用語“〜と結合される（coupled with）”は概して、それら結合される要素間に介在要素が存在しても存在しなくてもよいような物理接続を表す。
図１は、一部の実施形態に従った集積回路デバイスの一例を模式的に示している。一実施形態において、集積回路デバイス１００は、図示のように結合された、半導体基板１０２、１つ以上のバッファ膜１０４、第１のバリア膜１０６、量子井戸チャネル１０８、第２のバリア膜１１０、エッチングストッパ膜１１２、コンタクト膜１１４、ソース構造１１６、ドレイン構造１１８、ソース電極１２０、ドレイン電極１２２、ゲート電極１２４、及び歪み誘起膜１２６を含む。
半導体基板１０２は、Ｎ型又はP型の（１００）オフ方位（off-oriented）シリコンを含み得る。ここで、半導体基板の結晶方位は慣例により（ｘｙｚ）で記号化しており、ｘ、ｙ及びｚは、互いに直交する３つの次元におけるそれぞれの結晶面を表す。半導体基板１０２は、例えば、（１１０）方向側に約２°から約８°の範囲でオフカットされた（１００）方位の材料を含み得る。その他のカットオフ方位、又はオフカット方位を有しない基板１０２も使用され得る。オフカットすることにより逆位相境界を排除し得る。
半導体基板１０２は、約１Ω・ｃｍから約５０ｋΩ・ｃｍの間の高い抵抗率を有し得る高い抵抗率は、半導体基板１０２の１つの活性（アクティブ）表面に形成された１つ以上の集積回路デバイス（例えば、集積回路デバイス１００）のデバイスアイソレーション（素子分離）を可能にし得る。活性表面１２５は、その上に例えばトランジスタなどの集積回路デバイス（例えば、集積回路デバイス１００）が形成される実質的に平坦な表面とし得る。
１つ以上のバッファ膜１０４が半導体基板１０２に結合され得る。一実施形態において、１つ以上のバッファ膜１０４は、核形成バッファ膜（図示せず）と傾斜バッファ膜（図示せず）とを含む。核形成バッファ膜は、例えば、半導体基板１０２のテラス（台地）を、例えば１つ以上のＩＩＩ−Ｖ族半導体材料及び／又は１つ以上のＩＩ−ＶＩ族半導体材料、又はこれらの組み合わせを含む半導体材料の原子バイレイヤで充たすために使用され得る。核形成バッファ膜の核形成部分（図示せず）は事実上の極性半導体基板１０２を作り出し得る。このような核形成部分は、例えば、約３ｎｍから約５０ｎｍの厚さを有し得る。核形成バッファ膜のバッファ膜部分（図示せず）は、転位の貫通に対する緩衝材として機能することができ、且つ／或いは、半導体基板１０２と第１のバリア膜１０６との間の約４％から約８％の格子不整合の制御を提供し得る。核形成バッファ膜のバッファ膜部分は、例えば、約０．３μｍから約５μｍの厚さを有し得る。核形成バッファ膜（例えば、１つ以上のバッファ膜１０４）は、例えばガリウム砒素（ＧａＡｓ）など、ＩＩＩ−Ｖ族半導体及び／又はＩＩ−ＶＩ族半導体を含み得る。その他の材料系も、Ｎ型又はＰ型の材料系を含む核形成バッファ膜を形成するために使用され得る。
１つ以上のバッファ膜１０４は更に、核形成バッファ膜上に形成された傾斜バッファ膜（図示せず）を含み得る。傾斜バッファ膜は、ＩＩＩ−Ｖ族半導体材料及び／又はＩＩ−ＶＩ族半導体材料、又はこれらの組み合わせを含み得る。例えば、傾斜バッファ膜はインジウムアルミニウム砒素（ＩｎｘＡｌ１−ｘＡｓ）を含み得る。ただし、ｘは０と１との間の値を有し、相対的な元素組成を表す。一実施形態において、ｘは約０と約０．５２との間の値を有する。他の一実施形態において、傾斜バッファ膜はインジウムアルミニウムアンチモン（ＩｎＡｌＳｂ）を含む。
他の実施形態においては、Ｎ型又はＰ型の材料を含むその他の材料系が傾斜バッファ膜に使用され得る。例えば、傾斜バッファ膜は、デバイスアイソレーションのために更に大きいバンドギャップを提供するよう、逆方向に傾斜されたＩｎＡｌＡｓ又はインジウムガリウムアルミニウム砒素（ＩｎＧａＡｌＡｓ）を含んでいてもよい。このような材料系の傾斜バッファ膜においてアルミニウム（Ａｌ）の相対的割合を増加させることは、量子井戸チャネル１０８への歪み（例えば、圧縮歪み）を戦略的に増大させ、集積回路デバイス１００の性能を向上させ得る。
傾斜バッファ膜はまた、半導体基板１０２と例えば第１のバリア膜１０６などのその他の格子不整合膜との間に応力緩和をもたらし、集積回路デバイス１００の貫通転位欠陥を抑制し得る。傾斜バッファ膜は、例えば、約０．５μｍから２μｍの厚さを有し得る。他の実施形態においてはその他の厚さも用いられ得る。１つ以上のバッファ膜１０４は、他の実施形態において、その他のバッファ膜を含んでいてもよく、あるいは、ここに記載されるのと同様の機能を提供するその他の技術を含んでいてもよい。
１つ以上のバッファ膜１０４はエピタキシャルに堆積され得る。一実施形態において、１つ以上のバッファ膜は、分子線エピタキシ（ＭＢＥ）、原子層エピタキシ（ＡＬＥ）、エピタキシャル成長、化学ビームエピタキシ（ＣＢＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、又はこれらの組み合わせによって堆積される。他の実施形態においてはその他の好適堆積方法も使用され得る。
第１のバリア膜１０６が半導体基板１０２と結合され得る。例えば、第１のバリア膜１０６は、図示のように、半導体基板１０２上に形成された１つ以上のバッファ膜１０４に結合され得る。第１のバリア膜１０６は、ＩＩＩ−Ｖ族半導体材料及び／又はＩＩ−ＶＩ族半導体材料、又はこれらの組み合わせを含み得る。一実施形態において、第１のバリア膜１０６はインジウムアルミニウム砒素（ＩｎｘＡｌ１−ｘＡｓ）を含む。ただし、ｘは０と１との間の値を有し、相対的な元素組成を表す。様々な実施形態によれば、ｘは約０．５と約０．８との間の値を有する。他の一実施形態において、第１のバリア膜１０６はインジウムアルミニウムアンチモン（ＩｎＡｌＳｂ）を含む。更なる他の一実施形態において、第１のバリア膜１０６はインジウム燐（ＩｎＰ）を含む。他の実施形態においては、Ｎ型材料及び／又はＰ型材料を含むその他の材料系が第１のバリア膜１０６に使用され得る。
第１のバリア膜１０６は、量子井戸チャネル１０８に使用される材料より高いバンドギャップを有する材料を含み得る。第１のバリア膜１０６の厚さは、量子井戸チャネル１０８内の電荷キャリアに十分な障壁を提供するように選定され得る。一実施形態において、第１のバリア膜１０６は約１０ｎｍから約２００ｎｍの厚さを有する。他の実施形態においては、その他の厚さの第１のバリア膜１０６が使用され得る。
第１のバリア膜１０６はエピタキシャルに堆積され得る。一実施形態において、第１のバリア膜１０６は、分子線エピタキシ（ＭＢＥ）、原子層エピタキシ（ＡＬＥ）、エピタキシャル成長、化学ビームエピタキシ（ＣＢＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、又はこれらの組み合わせによって堆積される。他の実施形態においてはその他の好適堆積方法も使用され得る。
量子井戸チャネル１０８が第１のバリア膜１０６に結合され得る。量子井戸チャネル１０８は、ＩＩＩ−Ｖ族半導体材料及び／又はＩＩ−ＶＩ族半導体材料、又はこれらの組み合わせを含み得る。一実施形態において、量子井戸チャネル１０８はインジウムガリウム砒素（ＩｎｘＧａ１−ｘＡｓ）を含み得る。ただし、ｘは０と１との間の値を有し、相対的な元素組成を表す。一実施形態において、ｘは約０．５と約０．８との間の値を有する。他の一実施形態において、量子井戸チャネル１０８はインジウムアンチモン（ＩｎＳｂ）を含む。量子井戸チャネル１０８は、他の実施形態において、Ｎ型又はＰ型の材料を含む様々なその他の材料系を含み得る。量子井戸チャネル１０８は、例えば電子又は正孔などの移動電荷キャリアがソース構造１１６とドレイン構造１１８との間で移動する経路を提供する。様々な実施形態によれば、量子井戸チャネル１０８は、Ｎ型デバイスの電子移動を提供し、且つ／或いはＰ型デバイスの正孔移動を提供する。
様々な実施形態によれば、量子井戸チャネル１０８は、第１のバリア膜１０６及び第２のバリア膜１１０のバンドギャップより比較的小さいバンドギャップエネルギーを有する。量子井戸チャネル１０８は、集積回路デバイス１００のチャネル導通を提供する厚さを有し得る。様々な実施形態によれば、量子井戸チャネル１０８は約２ｎｍから約１５ｎｍの厚さを有する。量子井戸チャネル１０８は他の実施形態においてその他の厚さを有し得る。
量子井戸チャネル１０８はエピタキシャルに堆積され得る。一実施形態において、量子井戸チャネル１０８は、分子線エピタキシ（ＭＢＥ）、原子層エピタキシ（ＡＬＥ）、エピタキシャル成長、化学ビームエピタキシ（ＣＢＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、又はこれらの組み合わせによって堆積される。他の実施形態においてはその他の好適堆積方法も使用され得る。
ソース構造１１６が、量子井戸チャネル１０８に移動電荷キャリア（例えば、電子又は正孔）を提供するように結合される。様々な実施形態によれば、ソース構造１１６は、量子井戸チャネル１０８を形成するために使用される材料の格子定数とは異なる（例えば、大きい、あるいは小さい）格子定数を有する材料を含み、それにより、量子井戸チャネル１０８に歪みを与える。ソース構造１１６は、ソース構造１１６及び量子井戸チャネル１０８の材料間の相異なる格子定数が量子井戸チャネル１０８上に圧縮歪み又は引張歪みを生成するよう、量子井戸チャネル１０８にエピタキシャルに結合されてヘテロ接合を形成し得る。ソース構造１１６の材料は、周知のバンドギャップ工学原理に従って、量子井戸チャネル１０８に所望あるいは十分な導通を提供し、且つ／或いは量子井戸チャネル１０８とのエピタキシャル接続を提供するように選定され得る。
ソース構造１１６は、移動電荷キャリアを量子井戸チャネル１０８内に横方向に注入するように結合され得る。例えば、ソース構造１１６によって与えられる歪みは、量子井戸チャネル１０８内の電流の方向（例えば、矢印１５０）と実質的に平行な方向において、移動電荷キャリアの注入速度を増大させ得る。矢印１５０によって指し示される方向は、量子井戸チャネル１０８の長さ方向とし得る。横方向は、半導体基板１０２の活性表面（例えば、１２５）と実質的に平行で、且つ／或いは量子井戸チャネル１０８の長さ方向と実質的に平行な方向（例えば、矢印１５０）を意味し得る。すなわち、ソース構造１１６によって与えられる歪みは、半導体基板の活性表面（例えば、１２５）と実質的に平行で、且つ／或いは量子井戸チャネル１０８の長さ方向と実質的に平行な方向の一軸性歪みであり得る。様々な実施形態によれば、集積回路デバイス１００は、横型電界効果トランジスタ、若しくは高電子移動度トランジスタ、又はこれらの組み合わせである。集積回路デバイス１００は、例えばマルチゲートトランジスタなどの非平面（ノンプレーナ）トランジスタを含め、ここに記載される実施形態の恩恵を受けるその他のタイプのトランジスタを含んでいてもよい。集積回路デバイス１００は、約１５ｎｍのゲート長を有するトランジスタとし得る。他の実施形態においてはその他のゲート長も用いられ得る。
ここに記載されるように量子井戸チャネル１０８に歪みを印加することは、有効質量と量子井戸チャネル１０８の抵抗とを低減し、それにより量子井戸チャネル１０８内の移動電荷キャリアの速度を高め得る。移動電荷キャリアの速度を高めることは、集積回路デバイス１００の直流（ＤＣ）特性及び無線周波数（ＲＦ）特性を向上させ得る。
ソース構造１１６は、ＩＩＩ−Ｖ族半導体材料及び／又はＩＩ−ＶＩ族半導体材料、又はこれらの組み合わせを含む多様な材料を用いて形成され得る。一実施形態において、ソース構造１１６はガリウム砒素（ＧａＡｓ）を含む。他の一実施形態において、ソース構造１１６はインジウムアルミニウム砒素（ＩｎＡｌＡｓ）を含む。様々な実施形態によれば、ソース構造１１６は約６０ｎｍ未満の厚さを有する。ソース構造１１６は、他の実施形態においてその他の厚さを有し得る。一実施形態において、ソース構造１１６は、分子線エピタキシ（ＭＢＥ）、原子層エピタキシ（ＡＬＥ）、エピタキシャル成長、化学ビームエピタキシ（ＣＢＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、又はこれらの組み合わせによって堆積される。他の実施形態においてはその他の好適堆積方法も使用され得る。
ドレイン構造１１８が、量子井戸チャネル１０８から移動電荷キャリアを受け取るように結合され得る。様々な実施形態によれば、ドレイン構造１１８は、量子井戸チャネル１０８を形成するために使用される材料の格子定数とは異なる（例えば、大きい、あるいは小さい）格子定数を有する材料を含み、それにより、量子井戸チャネル１０８に歪みを与える。ドレイン構造１１８は、ドレイン構造１１８及び量子井戸チャネル１０８の材料間の相異なる格子定数が量子井戸チャネル１０８上に圧縮歪み又は引張歪みを生成するよう、量子井戸チャネル１０８にエピタキシャルに結合されてヘテロ接合を形成し得る。ドレイン構造１１８の材料は、周知のバンドギャップ工学原理に従って、量子井戸チャネル１０８に所望あるいは十分な導通を提供し、且つ／或いは量子井戸チャネル１０８とのエピタキシャル接続を提供するように選定され得る。
様々な実施形態によれば、ドレイン構造１１８は、ソース構造１１６と同じ材料を含み、ソース構造１１６によって量子井戸チャネル１０８に印加される圧縮歪み又は引張歪みを協働的に増大あるいは強化する。一実施形態において、ソース構造１１６及び／又はドレイン構造１１８を形成するために使用される材料の格子定数は、量子井戸チャネル１０８を形成するために使用される材料の格子定数より小さく、Ｎ型集積回路デバイスにおける電子速度を高める引張歪みを与える。他の一実施形態において、ソース構造１１６及び／又はドレイン構造１１８を形成するために使用される材料の格子定数は、量子井戸チャネル１０８を形成するために使用される材料の格子定数より大きく、Ｐ型集積回路デバイスにおける正孔速度を高める圧縮歪みを与える。
ドレイン構造１１８は、ＩＩＩ−Ｖ族半導体材料及び／又はＩＩ−ＶＩ族半導体材料、又はこれらの組み合わせを含む多様な材料を用いて形成され得る。一実施形態において、ドレイン構造１１８はガリウム砒素（ＧａＡｓ）を含む。他の一実施形態において、ドレイン構造１１８はインジウムアルミニウム砒素（ＩｎＡｌＡｓ）を含む。様々な実施形態によれば、ドレイン構造１１８は約６０ｎｍ未満の厚さを有する。ドレイン構造１１８は、他の実施形態においてその他の厚さを有し得る。一実施形態において、ドレイン構造１１８は、分子線エピタキシ（ＭＢＥ）、原子層エピタキシ（ＡＬＥ）、エピタキシャル成長、化学ビームエピタキシ（ＣＢＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、又はこれらの組み合わせによって堆積される。他の実施形態においてはその他の好適堆積方法も使用され得る。
ソース構造１１６及び／又はドレイン構造１１８は、様々な実施形態によれば、不純物でドープされ得る。例えば、ソース構造１１６及び／又はドレイン構造１１８は、デルタドープ、変調ドープ、及び／又はこれらの組み合わせを行われ得る。Ｎ型デバイスでは、ソース構造１１６及び／又はドレイン構造１１８は、シリコン（Ｓｉ）、硫黄（Ｓ）、テルル（Ｔｅ）、又はこれらの組み合わせでドープされ得る。Ｐ型デバイスでは、ソース構造１１６及び／又はドレイン構造１１８は、ベリリウム（Ｂｅ）、炭素（Ｃ）、又はこれらの組み合わせでドープされ得る。他の実施形態においては、ソース構造１１６及び／又はドレイン構造１１８をドープするためにその他の不純物が使用され得る。１つ以上の実施形態によれば、ソース構造１１６及び／又はドレイン構造１１８はＮ型又はＰ型のデバイスを作り出すようにドープされ、その一方で、量子井戸チャネル１０８はアンドープにされ得る。そのような実施形態において、アンドープの量子井戸チャネル１０８が、Ｎ型又はＰ型のデバイスのチャネルとなり得る。
移動電荷キャリアが量子井戸チャネル１０８内を進行するときに該移動電荷キャリアを閉じ込めるよう、第２のバリア膜１１０が量子井戸チャネル１０８に結合され得る。第２のバリア膜１１０は、材料種類、厚さ及び／又は堆積技術を含めて、第１のバリア膜１０６に関して既に説明した形態に適合し得る。様々な実施形態によれば、第２のバリア膜１１０は、ゲート電極１２４を用いた量子井戸チャネル１０８の制御のためのショットキーバリア層である。一実施形態において、量子井戸チャネル１０８は、図示のように、第１のバリア膜１０６と第２のバリア膜１１０との間に配置される。
エッチングストッパ膜１１２が第２のバリア膜１１０と結合され得る。エッチングストッパ膜１１２は、ゲート電極１２４の形成を容易にするために使用され得る。エッチングストッパ膜１１２は、ＩＩＩ−Ｖ族半導体材料及び／又はＩＩ−ＶＩ族半導体材料、又はこれらの組み合わせを含み得る。そのような材料は、例えば、インジウム燐（ＩｎＰ）、ＩｎＡｌＳｂ、又はこれらの好適な組み合わせを含む。他の実施形態においては、Ｎ型材料及び／又はＰ型材料を含むその他の材料系がエッチングストッパ膜１１２に使用され得る。
一実施形態において、エッチングストッパ膜１１２は約２ｎｍから１５ｎｍの厚さを有する。他の実施形態においてはその他の厚さのエッチングストッパ膜１１２が用いられてもよい。一実施形態において、エッチングストッパ膜１１２は、分子線エピタキシ（ＭＢＥ）、原子層エピタキシ（ＡＬＥ）、エピタキシャル成長、化学ビームエピタキシ（ＣＢＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、又はこれらの組み合わせによって堆積される。他の実施形態においてはその他の好適堆積方法も使用され得る。
コンタクト膜１１４がエッチングストッパ膜１１２と結合され得る。コンタクト膜１１４は、ＩＩＩ−Ｖ族半導体材料及び／又はＩＩ−ＶＩ族半導体材料、又はこれらの組み合わせを含むことができ、そのような材料は例えばＩｎＧａＡｓを含む。他の実施形態においては、Ｎ型材料及び／又はＰ型材料を含むその他の材料系がコンタクト膜１１４に使用され得る。コンタクト膜１１４は、コンタクト膜１１４の導電率を高めるようにドープされ得る。例えば、コンタクト膜１１４は、デルタドープ、変調ドープ、及び／又はこれらの組み合わせを行われ得る。Ｎ型デバイスでは、コンタクト膜１１４は、シリコン（Ｓｉ）、硫黄（Ｓ）、テルル（Ｔｅ）、又はこれらの組み合わせでドープされ得る。Ｐ型デバイスでは、コンタクト膜１１４は、ベリリウム（Ｂｅ）、炭素（Ｃ）、又はこれらの組み合わせでドープされ得る。他の実施形態においては、コンタクト膜１１４をドープするためにその他の不純物が使用され得る。ここに記載されるその他の構造も、同様の原理に従って、導電率又はその他の物理的あるいは電気的な特性に影響を及ぼすようにドープされてもよい。
一実施形態において、コンタクト膜１１４は約５ｎｍから５０ｎｍの厚さを有する。他の実施形態においてはその他の厚さのコンタクト膜１１４が用いられてもよい。一実施形態において、コンタクト膜１１４は、分子線エピタキシ（ＭＢＥ）、原子層エピタキシ（ＡＬＥ）、エピタキシャル成長、化学ビームエピタキシ（ＣＢＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、又はこれらの組み合わせによって堆積される。他の実施形態においてはその他の好適堆積方法も使用され得る。集積回路デバイス１００は、様々な実施形態によれば、ここに記載した構造物及び造形部の間に介在し得るその他の膜及び構造、例えば、スペーサ膜、ドープト膜、他のバリア膜、及び／又は歪み誘起膜などを含んでいてもよい。
ソース電極１２０及びドレイン電極１２２が、それぞれ、ソース構造１１６及びドレイン構造１１８に結合され得る。量子井戸チャネル１０８内の移動電荷キャリアの流れを制御するために、ゲート電極１２４が結合され得る。様々な実施形態によれば、ゲート電極１２４と量子井戸チャネル１０８との間にゲート誘電体（図示せず）が形成され得る。ゲート誘電体は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉｘＮｙ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、ハフニウムアルミニウム酸化物（ＨｆＡｌｘＯｙ）、ハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）、酸化ジルコニウム（ＺｒＯ２）、ジルコニウムシリコン酸化物（ＺｒＳｉｘＯｙ）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、ランタンアルミニウム酸化物（ＬａＡｌｘＯｙ）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、バリウムストロンチウムチタン酸化物（ＢａＳｒＴｉｘＯｙ）、バリウムチタン酸化物（ＢａＴｉｘＯｙ）、ストロンチウムチタン酸化物（ＳｒＴｉｘＯｙ）、鉛スカンジウムタンタル酸化物（ＰｂＳｃｘＴａｙＯＺ）、若しくはニオブ酸鉛亜鉛（ＰｂＺｎｘＮｂｙＯＺ）、又はこれらの組み合わせ含み得る。ただし、ｘ、ｙ及びｚはそれぞれの元素の好適量を表す。他の実施形態においてはその他の材料がゲート誘電体に用いられ得る。
コンタクト膜１１４は、多様な技術によって、ゲート電極１２４から電気的に絶縁あるいは分離され得る。そのような技術は、例えば、空隙を形成するようにコンタクト膜１１４を窪ませること（リセス形成）、又はゲート電極１２４とコンタクト膜１１４との間にスペーサ誘電体材料を堆積することを含む。一実施形態において、第２のバリア膜１１０は、ショットキー接合を提供するゲート電極１２４用ショットキーバリア層であり、ゲート電極１２４は該ショットキー接合を介して量子井戸チャネル１０８を制御し得る。
ゲート電極１２４、ソース電極１２０及びドレイン電極１２２は好適な多様な導電材料を含み得る。例えば、電極１２０、１２２、１２４は、銅（Ｃｕ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）若しくはアルミニウム（Ａｌ）、又はこれらの組み合わせを含み得る。電極１２０、１２２、１２４は、例えば窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）若しくは窒化タンタル（ＴａＮ）、又はこれらの組み合わせなどの金属窒化物を含んでいてもよい。電極１２０、１２２、１２４は、例えばチタンシリサイド（ＴｉＳｉ）、タングステンシリサイド（ＷＳｉ）、タンタルシリサイド（ＴａＳｉ）、コバルトシリサイド（ＣｏＳｉ）、プラチナシリサイド（ＰｔＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、又はこれらの組み合わせなどの金属シリサイドを含んでいてもよい。電極１２０、１２２、１２４は、例えば窒化チタンシリコン（ＴｉＳｉＮ）若しくは窒化タンタルシリコン（ＴａＳｉＮ）、又はこれらの組み合わせなどの金属シリコン窒化物を含んでいてもよい。電極１２０、１２２、１２４は、例えば炭化チタン（ＴｉＣ）、炭化ジルコニウム（ＺｒＣ）、炭化タンタル（ＴａＣ）、炭化ハフニウム（ＨｆＣ）若しくは炭化アルミニウム（ＡｌＣ）、又はこれらの組み合わせなどの金属炭化物を含んでいてもよい。電極１２０、１２２、１２４は、例えば窒化タンタル炭素（ＴａＣＮ）若しくは窒化チタン炭素（ＴｉＣＮ）、又はこれらの組み合わせなどの金属炭素窒化物を含んでいてもよい。他の実施形態においては、例えば導電性金属酸化物（例えば、酸化ルテニウム）などのその他の好適材料が電極１２０、１２２、１２４に使用され得る。
歪み誘起層１２６が、電極１２０、１２２、１２４、及び／又はコンタクト膜１１４、ソース構造１１６及びドレイン構造１１８の上又は上方に形成され得る。様々な実施形態によれば、歪み誘起膜１２６は、例えばプラズマ化学気相成長（ＰＥＣＶＤ）及び／又は低圧化学気相成長（ＬＰＣＶＤ）など、堆積膜に応力を印加する多様な周知の堆積技術のうちの何れかによってブランケット（全面）堆積される（例えば、集積回路デバイス１００の露出された全ての構造の上に堆積される）非晶質材料である。導電性のインターコネクト（相互接続）が電極１２０、１２２、１２４と結合されることを可能にするよう、歪み誘起膜１２６の一部が中断され、あるいは選択的に除去され得る。緩和プロセスにおいて、歪み誘起膜１２６は、例えば量子井戸チャネル１０８など、下に位置する集積回路デバイス１００の構造に歪みを伝達し得る。様々な実施形態によれば、歪みは、Ｐ型集積回路デバイスでは圧縮性とすることができ、Ｎ型集積回路デバイスでは引張性とすることができる。歪み誘起膜１２６は、例えば窒化シリコン材料又は酸化シリコン材料を含む多様な材料を組み込み得る。一実施形態において、歪み誘起膜１２６は約１０ｎｍの厚さを有する。他の実施形態においてはその他の厚さが用いられてもよい。
図２は、一部の実施形態に従った半導体材料の例に関するバンドギャップエネルギー及び格子定数の図２００を示している。バンドギャップエネルギー（ｅＶ）が縦軸２０２に示され、格子定数（Å）が横軸２０４に示されている。図２００は、集積回路デバイス１００を製造するために使用され得る半導体材料の一部の例を、それぞれのバンドギャップエネルギー及び格子定数の視覚的な比較のために示している。例えば、図２００には、インジウム砒素（ＩｎＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、ゲルマニウム（Ｇｅ）、ガリウムアンチモン（ＧａＳｂ）、シリコン（Ｓｉ）、インジウム燐（ＩｎＰ）、ガリウム砒素（ＧａＡｓ）、アルミニウムアンチモン（ＡｌＳｂ）、アルミニウム砒素（ＡｌＡｓ）、ガリウム燐（ＧａＰ）及びアルミニウム燐（ＡｌＰ）の点が示されている。ここに記載される構造部及び造形部の材料は、周知のバンドギャップ工学原理に従って、所望あるいは十分な導電率、及び／又は隣接する構造物及び造形部に対するエピタキシャル接続を実現するように選択され得る。
図２００に示した半導体材料の例は、ここに記載される構造を形成するために使用可能な材料を網羅的に表すことを意図したものではない。多様な好適材料が（その一部は図２００に示されていないかもしれないが）、図２００に示された元素及び化合物のその他の組み合わせを含めて、ここに記載される構造を形成するために使用され得る。
図３は、ＩＩＩ−Ｖ族半導体材料に関する応力及び対応する抵抗の図３００を示している。横軸３０２は応力をメガパスカル（ＭＰａ）単位で示しており、縦軸３０４は印加された応力に対する抵抗（Ｒｓ）の変化を百分率（％）で示している。点群３０６は、インジウムガリウム砒素（ＩｎＧａＡｓ）に応力（例えば、電流の方向に原子同士を広げる長さ方向の伸張）を与えるようにＩｎＧａＡｓを含んだウェハを曲げることによって収集されたデータに対応する。傾向線３０８は、データ点群３０６全体に対する最良のフィッティングラインである。傾向線３０８は、応力の増大に伴う抵抗（例えば、シート抵抗）の全般的な減少を示している。この抵抗の減少は、Ｎ型デバイスにおいて電荷キャリアの移動度を増大させ得るものである。
図４は、集積回路デバイス１００の縦方向（例えば、ＡからＡ’まで）についてのバンドギャップエネルギー図４００を示している。横軸４０２は、集積回路デバイス１００内の縦方向位置をナノメートル（ｎｍ）単位で表しており、縦軸４０４は、該縦軸の矢印の向きに増大するエネルギーをエレクトロンボルト（ｅＶ）単位で表している。集積回路デバイス１００の位置Ａと位置Ａ’との間の材料の価電子帯エネルギー４０６及び伝導帯エネルギー４０８が描かれている。図示のように、第２のバリア膜（例えば、１１０）のバンドギャップエネルギー４１０は、量子井戸チャネル（例えば、１０８）のバンドギャップエネルギー４１４より高く、第１のバリア膜（例えば、１０６）のバンドギャップエネルギー４１４は、量子井戸チャネル（例えば、１０８）のバンドギャップエネルギー４１４より高い。第１のバリア膜（例えば、１０６）及び第２のバリア膜（例えば、１１０）は、量子井戸チャネル（例えば、１０８）への移動電荷キャリアの閉じ込めを実現するように不純物でドープされ得る。
図５は、一部の実施形態に従った様々なプロセス処理後の半導体ヘテロ構造５００ａにおけるソース構造５１６及びドレイン構造５１８の形成を模式的に示している。半導体ヘテロ構造５００ａは、ここに記載される様々な技術に従って形成され得る。第１のバリア膜５０６が、半導体基板５０２と結合されるように形成され得る。例えば、第１のバリア膜５０６は、半導体基板５０２上に、あるいは半導体基板５０２上に形成された１つ以上のバッファ膜（例えば、１０４）上に堆積され得る。
量子井戸チャネル５０８用の材料が第１のバリア膜５０６の上又は上方に堆積され、続いて、第２のバリア膜５１０用の材料が量子井戸チャネル５０８の上又は上方に堆積される。コンタクト膜５１４が第２のバリア膜５１０の上又は上方に堆積されて、半導体ヘテロ構造５００ａが形成される。半導体ヘテロ構造５００ａは、明瞭化のために図５では省略されている上述の膜（例えば、集積回路デバイス１００のエッチングストッパ膜１１２）を含むその他の膜及び／又は構造を含み得る。膜５０６、５１０、５１４及び量子井戸チャネル５０８はエピタキシャルに堆積され得る。
製造物５００ｂにおいて、半導体ヘテロ構造５００ａの一部が選択的に除去され、第１のリセス（凹部）領域５１５及び第２のリセス領域５１７が形成されている。一実施形態において、第１のリセス領域５１５及び第２のリセス領域５１７を形成するために、少なくともコンタクト膜５１４、第２のバリア膜５１０及び量子井戸チャネル５０８の部分が除去される。他の一実施形態においては、コンタクト膜５１４の堆積に先立って、半導体ヘテロ構造５００ａの一部が選択的に除去される。そのような実施形態においては、第１のリセス領域５１５を形成するために、少なくとも第２のバリア膜５１０及び量子井戸チャネル５０８の部分が除去される。コンタクト膜５１４は、様々な実施形態によれば、第１のリセス領域５１５及び／又は第２のリセス領域５１７の形成の後に堆積され得る。
一実施形態において、第１のリセス領域５１５及び第２のリセス領域５１７は、エッチングプロセスによって同時に形成される。他の実施形態において、第１のリセス領域５１５及び第２のリセス領域５１７は別々に形成されてもよい。製造物５００ｂにおいて、第１のリセス領域５１５及び第２のリセス領域５１７を形成するように半導体ヘテロ構造５００ａの一部を選択的に除去するために、例えばリソグラフィ又はその他のパターン形成プロセスなどのその他のプロセスが用いられてもよい。
製造物５００ｃにおいて、材料の堆積により、第１のリセス領域５１５内のソース構造５１６と第２のリセス領域５１７内のドレイン構造５１８とが形成されている。ソース構造５１６及びドレイン構造５１８の材料は、量子井戸チャネル５０８を形成するために使用される材料の格子定数より大きい、あるいは小さい格子定数を有していてもよい。様々な実施形態によれば、ソース構造５１６及びドレイン構造５１８の材料は同時に堆積される。他の実施形態において、ソース構造５１６及びドレイン構造５１８は別々に形成されてもよい。ソース構造５１６及び／又はドレイン構造の材料はエピタキシャルに堆積され得る。ソース構造５１６及びドレイン構造５１８は、集積回路デバイス（例えば、１００）における移動電荷キャリアの速度を高めるように、ここに記載の技術に従って量子井戸チャネル５０８に一軸性歪み（例えば、圧縮性あるいは引張性）を印加し得る。
図６は、一部の実施形態に従った様々なプロセス処理後の半導体ヘテロ構造（例えば、５００ａ）上での電極構造（例えば、６２０、６２２、６２４）及び歪み誘起膜（例えば、６２６）の形成を模式的に示している。製造物６００ａは、ソース電極６２０、ドレイン電極６２２及びゲート電極６２４の形成後の図５の製造物５００ｃを表している。
製造物６００ａにおいて、ゲート電極６２４は、第３のリセス領域（図示せず）を形成するように少なくともコンタクト膜５１４及び第２のバリア膜５１０の一部を選択的に除去（例えば、エッチング及び／又はリソグラフィによる）することによって形成され得る。第３のリセス領域を形成するエッチングプロセスの制御を容易にするために、エッチングストッパ膜（例えば、１１２）が用いられてもよい。ゲート誘電体（図示せず）が第３のリセス領域内に堆積され、ゲート電極６２４を形成する材料がゲート誘電体上に堆積され得る。ゲート電極６２４をコンタクト膜５１４から電気的に絶縁するために、あるいはゲート電極６２４からコンタクト膜５１４へのリークを抑制するために、コンタクト膜５１４が後退（リセス化）されてもよい。ゲート電極６２４は、空隙による手法、例えば酸化シリコン若しくは窒化シリコンなどの絶縁材料による手法、又はコンタクト膜５１４の側壁を覆うｈｉｇｈ−ｋ誘電体による手法を含む多様な手法で、導電要素（例えば、コンタクト膜５１４）から電気的に絶縁され得る。他の実施形態においてはその他のゲート制御技術及び構造が用いられてもよい。例えば、第２のバリア膜５１０が量子井戸チャネル５０８の制御のためのショットキー接合として作用してもよい。
ソース電極６２０及びドレイン電極６２２を形成するために電極材料が堆積され得る。電力６２０、６２２、６２４を堆積することには、化学気相成長、スパッタリング、及び／又はエピタキシャル成長技術を含む好適な多様な堆積技術が用いられ得る。電極材料を選択的に堆積するために、例えばリソグラフィ及び／又はエッチングのプロセスなどのパターン形成技術が使用され得る。一実施形態において、ソース電極６２０、ドレイン電極６２２及びゲート電極６２４の電極材料は、同一の堆積処理にて堆積される。他の実施形態において、電極６２０、６２２、６２４のうちの１つ以上は別個の堆積処理にて形成される。
製造物６００ｂにおいて、歪み誘起膜６２６が製造物６００ａの上又は上方に形成されている。歪み誘起膜６２６は、例えばプラズマ化学気相成長（ＰＥＣＶＤ）法及び／又は低圧化学気相成長（ＬＰＣＶＤ）法など、歪み誘起膜６２６を形成するために堆積される材料に応力を印加する多様な技術に従って堆積されて、下に位置する構造に歪みを与え得る。電極６２０、６２２、６２４と結合される導電性インターコネクトの形成を可能にするよう、歪み誘起膜６２６の一部が中断され、あるいは選択的に除去され得る。様々な実施形態によれば、歪みは、Ｐ型集積回路デバイスでは圧縮性とすることができ、Ｎ型集積回路デバイスでは引張性とすることができる。歪み誘起膜６２６は、例えば窒化シリコン材料又は酸化シリコン材料を含む多様な材料を組み込み得る。一実施形態において、歪み誘起膜６２６は約１０ｎｍの厚さを有する。他の実施形態においてはその他の厚さが用いられてもよい。製造物６００ｂを製造する際に、その他の周知の半導体構造及び／又はプロセス処理が用いられてもよい。
図７は、一部の実施形態に従った集積回路（例えば、１００）を製造する方法７００のフロー図である。方法７００は、ステップ７０２にて半導体ヘテロ構造を形成することを含む。半導体ヘテロ構造（例えば、５００ａ）は、ここに記載される多様な技術に従って形成されることができる。一実施形態において、半導体ヘテロ構造は、半導体基板の上又は上方に第１のバリア膜を堆積し、第１のバリア膜の上又は上方に量子井戸チャネルを堆積し、量子井戸チャネルの上又は上方に第２のバリア膜を堆積し、且つ／或いは第２のバリア膜の上又は上方にコンタクト膜を堆積することによって形成される。半導体ヘテロ構造を形成するために、その他の介在膜及び／又は介在構造を堆積してもよい。様々な実施形態によれば、これらの膜はエピタキシャルに堆積され得る。
ステップ７０４にて、方法７００は更に、半導体ヘテロ構造の一部を選択的に除去して、半導体ヘテロ構造内に第１のリセス領域と第２のリセス領域とを形成することを含む。例えば、コンタクト膜、第２のバリア膜及び／又は量子井戸チャネルの一部が選択的に除去され得る。この選択除去は、エッチング及び／又はリソグラフィプロセスによって行われ得る。
ステップ７０６にて、方法７００は更に、材料を堆積して、第１のリセス領域及び第２のリセス領域内にソース構造及びドレイン構造を形成することを含む。ソース構造を形成するために使用される材料及びドレイン構造を形成するために使用される材料は同じであってもよい。そのような場合、その材料は同一堆積処理中に堆積されて、ソース構造及びドレイン構造を形成し得る。
ステップ７０８にて、方法７００は更に、ソース構造、ドレイン構造及びゲート構造のための電極構造（例えば、６２０、６２２、６２４）を形成することで、トランジスタデバイス（例えば、１００又は６００ａ）を形成することを含む。ブロック７１０にて、方法７００は更に、トランジスタデバイスの量子井戸チャネル（例えば、１０８又は５０８）の抵抗を低減するために、トランジスタデバイス上に歪み誘起膜（例えば、１２６又は６２６）を堆積することを含む。方法７００は、図１−６に関連して説明したその他の技術及び構成を含んでもよい。
図８は、一部の実施形態に従った、ここに記載される集積回路デバイス（例えば、１００）を含み得るプロセッサベースのシステム２０００の一例を模式的に示している。プロセッサシステム２０００は、デスクトップコンピュータ、ラップトップコンピュータ、手持ち式コンピュータ、タブレットコンピュータ、ＰＤＡ、サーバ、インターネット機器、及び／又はその他の種類の計算装置とし得る。
図８に示したプロセッサシステム２０００は、メモリコントローラ２０１２と入力／出力（Ｉ／Ｏ）コントローラ２０１４とを含むチップセット２０１０を含んでいる。チップセット２０１０は、メモリ及びＩ／Ｏの管理機能と、プロセッサ２０２０によってアクセス可能な、あるいはプロセッサ２０２０によって使用される、複数の汎用レジスタ及び／又は専用レジスタ、タイマーなどとを提供し得る。プロセッサ２０２０は、１つ以上のプロセッサ、ＷＬＡＮコンポーネント、ＷＭＡＮコンポーネント、ＷＷＡＮコンポーネント及び／又はその他の好適処理コンポーネントを用いて実装され得る。プロセッサ２０２０はキャッシュ２０２２を含むことができ、キャッシュ２０２２は、一次統合キャッシュ（Ｌ１）、二次統合キャッシュ（Ｌ２）、三次統合キャッシュ（Ｌ３）、及び／又はデータを格納するその他の好適構造を用いて実装され得る。
メモリコントローラ２０１２は、プロセッサ２０２０が、揮発性メモリ２０３２と不揮発性メモリ２０３４とを含むメインメモリ２０３０に対して、バス２０４０を介してアクセスして通信することを可能にする機能を実行し得る。図８は様々な構成要素を互いに通信可能に結合するバス２０４０を示しているが、他の実施形態は追加／代替インタフェースを含み得る。
揮発性メモリ２０３２は、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ＲＡＭＢＵＳダイナミックランダムアクセスメモリ（ＲＤＲＡＭ）、及び／又はその他のタイプのランダムアクセスメモリデバイスによって実装され得る。不揮発性メモリ２０３４は、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、電気的消去・プログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）、及び／又はその他の所望タイプのメモリデバイスを用いて実装され得る。
プロセッサシステム２０００はまた、バス２０４０に結合されたインタフェース回路２０５０を含み得る。インタフェース回路２０５０は、例えばイーサネット（登録商標）インタフェース、ユニバーサルシリアルバス（ＵＳＢ）、第３世代入力／出力インタフェース（３ＧＩＯ）インタフェース、及び／又はその他の好適タイプのインタフェースなど、如何なる種類のインタフェース規格を用いて実装されてもよい。
１つ以上の入力装置２０６０がインタフェース回路２０５０に結合され得る。入力装置２０６０は、個人がプロセッサ２０２０にデータ及びコマンドを入力することを可能にする。例えば、入力装置２０６０は、キーボード、マウス、タッチ検知型ディスプレイ、トラックパッド、トラックボール、アイソポイント及び／又は音声認識システムによって実現され得る。
１つ以上の出力装置２０７０もインタフェース回路２０５０に接続され得る。例えば、出力装置２０７０は、表示装置（例えば、発光型ディスプレイ（ＬＥＤ）、液晶ディスプレイ（ＬＣＤ）、陰極線管（ＣＲＴ）ディスプレイ）、プリンタ、及び／又はスピーカーによって実現され得る。インタフェース回路２０５０は、とりわけ、グラフィックドライバカードを含み得る。
プロセッサシステム２０００はまた、ソフトウェア及びデータを格納する１つ以上の大容量記憶装置２０８０を含み得る。そのような大容量記憶装置２０８０の例には、フロッピー（登録商標）ディスク及びドライバ、ハードディスクドライバ、コンパクトディスク及びドライバ、及びデジタル多用途ディスク（ＤＶＤ）及びドライバが含まれる。
インタフェース回路２０５０はまた、ネットワークを介した外部コンピュータとのデータ交換を容易にする例えばモデム又はネットワークインタフェースカードなどの通信装置を含み得る。プロセッサシステム２０００とネットワークとの間の通信リンクは、例えばイーサネット（登録商標）接続、デジタル加入者回線（ＤＳＬ）、電話回線、セル方式電話システム、同軸ケーブルなど、如何なる種類のネットワーク接続であってもよい。
一部の実施形態において、プロセッサシステム２０００は、ネットワークのその他の装置へのアクセスを提供するために、アンテナ構造（図示せず）に結合され得る。一部の実施形態において、アンテナ構造は、実質的に全方位のカバレッジを提供するように互いに協働的に結合された、主に一方向（例えば、１２０°の範囲）で放射あるいは受信する１つ以上の指向性アンテナを含んでいてもよいし、あるいは、全ての方向で等しく良好に放射あるいは受信する１つ以上の無指向性アンテナを含んでいてもよい。一部の実施形態において、アンテナ構造は、例えばダイポールアンテナ、モノポールアンテナ、パッチアンテナ、ループアンテナ、マイクロストリップアンテナ、又はＲＦ信号のＯＴＡ送信／受信に適したその他タイプのアンテナを含む、１つ以上の指向性アンテナ及び／又は無指向性アンテナを含み得る。
入力装置２０６０、出力装置２０７０、大容量記憶装置２０８０及び／又はネットワークへのアクセスは、Ｉ／Ｏコントローラ２０１４によって制御され得る。具体的には、Ｉ／Ｏコントローラ２０１４は、プロセッサ２０２０が、バス２０４０及びインタフェース回路２０５０を介して、入力装置２０６０、出力装置２０７０、大容量記憶装置２０８０及び／又はネットワークと通信することを可能にする機能を実行し得る。
図８に示した構成要素はプロセッサシステム２０００内の別々のブロックとして描かれているが、これらのブロックのうちの幾つかによって実行される複数の機能が、単一の半導体回路内に集積されてもよいし、あるいは２つ以上の別々の集積回路を用いて実行されてもよい。例えば、メモリコントローラ２０１２及びＩ／Ｏコントローラ２０１４はチップセット２０１０内の別々のブロックとして描かれているが、メモリコントローラ２０１２及びＩ／Ｏコントローラ２０１４は単一の半導体回路内に集積されてもよい。
様々な実施形態によれば、プロセッサ２０２０、メインメモリ２０３０若しくはチップセット２０１０、又はこれらの組み合わせは、ここに記載された特徴を含んだ１つ以上の集積回路デバイス（例えば、１００）又はトランジスタを含み得る。該１つ以上の集積回路デバイスは、例えば、横型電界効果トランジスタ若しくは高電子移動度トランジスタ（ＨＥＭＴ）、又はこれらの組み合わせを含み得る。プロセッサ２０２０、メインメモリ２０３０、又はチップセット２０１０は、Ｐ型金属−酸化物−半導体（ＰＭＯＳ）デバイス及び／又はＮ型金属−酸化物−半導体（ＮＭＯＳ）デバイスを含み得る。
ここでは説明目的で特定の実施形態を図示して説明してきたが、本開示の範囲を逸脱することなく、同じ目的を達成するように計算された多様な代替的且つ／或いは均等な実施形態又は実装が、図示して説明した実施形態の代わりに使用され得る。本出願は、ここで議論した実施形態の如何なる適応例又は変形例をもカバーするものである。故に、はっきりと意図されることには、ここに記載された実施形態は請求項及びそれに均等なものによって限定されるのみである。

Claims (30)

  1. 半導体基板；
    前記半導体基板と結合された第１のバリア層；
    前記第１のバリア層に結合された量子井戸チャネルであり、第１の格子定数を持つ第１の材料を有する量子井戸チャネル；及び
    前記量子井戸チャネルに結合されたソース構造であり、前記第１の格子定数とは異なる第２の格子定数を持つ第２の材料を有するソース構造；
    を有する装置。
  2. 前記量子井戸チャネルに結合されたドレイン構造であり、前記第２の格子定数を持つ前記第２の材料を有するドレイン構造；
    を更に有する請求項１に記載の装置。
  3. 前記第２の格子定数は、前記量子井戸チャネルに一軸性歪みを与えるように前記第１の格子定数と異なり、前記一軸性歪みは、前記量子井戸チャネルの長さ方向に実質的に平行な方向にあって、前記量子井戸チャネル内の移動電荷キャリアの速度を高める、請求項２に記載の装置。
  4. 前記第２の格子定数は、前記量子井戸チャネルに引張歪みを与えて前記量子井戸チャネル内の移動電荷キャリアの速度を高めるように前記第１の格子定数より小さく、前記移動電荷キャリアは電子である、請求項２に記載の装置。
  5. 前記量子井戸チャネルはＮ型デバイスのチャネルである、請求項４に記載の装置。
  6. 前記第２の格子定数は、前記量子井戸チャネルに圧縮歪みを与えて前記量子井戸チャネル内の移動電荷キャリアの速度を高めるように前記第１の格子定数より大きく、前記移動電荷キャリアは正孔である、請求項２に記載の装置。
  7. 前記量子井戸チャネルはＰ型デバイスのチャネルである、請求項６に記載の装置。
  8. 前記ソース構造は前記量子井戸チャネルにエピタキシャル結合され、前記ドレイン構造は前記量子井戸チャネルにエピタキシャル結合され；且つ
    前記量子井戸チャネル、前記ソース構造及び前記ドレイン構造は、ＩＩＩ−Ｖ族半導体若しくはＩＩ−ＶＩ族半導体、又はこれらの組み合わせを有する；
    請求項２に記載の装置。
  9. 前記量子井戸チャネルは横型電界効果トランジスタのチャネルであり；且つ
    前記横型電界効果トランジスタは高電子移動度トランジスタ（ＨＥＭＴ）である；
    請求項１に記載の装置。
  10. 前記量子井戸チャネルに結合された第２のバリア層であり、前記量子井戸チャネルが前記第１のバリア層と当該第２のバリア層との間に配置された、第２のバリア層；及び
    前記第２のバリア層と結合されたコンタクト層；
    を更に有する請求項２に記載の装置。
  11. 前記ソース構造に結合されたソース電極；
    前記ドレイン構造に結合されたドレイン電極；
    前記量子井戸チャネル内の電流を制御するように結合されたゲート電極であり、前記ソース電極と前記ドレイン電極との間に配置されたゲート電極；及び
    少なくとも前記ソース構造及び前記ドレイン構造の上に形成され、前記量子井戸チャネルに引張歪み又は圧縮歪みを与えることによって前記量子井戸チャネルの抵抗を低減する歪み誘起膜であり、該引張歪み又は圧縮歪みは、前記量子井戸チャネルの長さ方向に実質的に平行な方向にある、歪み誘起膜；
    を更に有する請求項１０に記載の装置。
  12. 前記第１のバリア層は、前記量子井戸チャネルのバンドギャップエネルギーより高いバンドギャップエネルギーを持つ材料を有し；且つ
    前記第２のバリア層は、前記量子井戸チャネルの前記バンドギャップエネルギーより高いバンドギャップエネルギーを持つ材料を有する；
    請求項１０に記載の装置。
  13. 前記半導体基板にエピタキシャル結合された１つ以上のバッファ層を更に有し、前記第１のバリア層は該１つ以上のバッファ層にエピタキシャル結合されている、請求項１０に記載の装置。
  14. 前記半導体基板はシリコン（Ｓｉ）を有し、
    前記第１のバリア層は、インジウムアルミニウム砒素（ＩｎＡｌＡｓ）若しくはインジウム燐（ＩｎＰ）、又はこれらの組み合わせを有し、
    前記量子井戸チャネルの前記第１の材料はインジウムガリウム砒素（ＩｎＧａＡｓ）を有し、
    前記ソース構造及び前記ドレイン構造の前記第２の材料はガリウム砒素（ＧａＡｓ）を有し、
    前記第２のバリア層は、インジウムアルミニウム砒素（ＩｎＡｌＡｓ）若しくはインジウム燐（ＩｎＰ）、又はこれらの組み合わせを有し、且つ
    前記コンタクト層はインジウムガリウム砒素（ＩｎＧａＡｓ）を有する、
    請求項１０に記載の装置。
  15. 半導体ヘテロ構造を形成し、該半導体ヘテロ構造は：
    半導体基板と、
    前記半導体基板と結合された第１のバリア層と、
    前記第１のバリア層に結合された量子井戸チャネルであり、第１の格子定数を持つ第１の材料を有する量子井戸チャネルと、
    前記量子井戸チャネルに結合された第２のバリア層と
    を有し；
    少なくとも前記第２のバリア層と前記量子井戸チャネルとの一部を選択的に除去して、前記半導体ヘテロ構造内に第１のリセス領域及び第２のリセス領域を形成し；且つ
    第２の格子定数を持つ第２の材料を堆積して、前記第１のリセス領域内にソース構造を形成するとともに、前記第２のリセス領域内にドレイン構造を形成する；
    ことを有し、
    前記第２の格子定数は前記第１の格子定数と異なる、
    方法。
  16. 前記半導体ヘテロ構造を形成することは：
    前記半導体基板上に前記第１のバリア層を堆積し、あるいは前記半導体基板にエピタキシャル結合された１つ以上のバッファ層上に前記第１のバリア層を堆積し；
    前記第１のバリア層上に前記第１の材料を堆積して、前記量子井戸チャネルを形成し；且つ
    前記量子井戸チャネル上に前記第２のバリア層を堆積する；
    ことを有する、請求項１５に記載の方法。
  17. 前記半導体ヘテロ構造を形成することは更に、前記第２のバリア層上にコンタクト層を堆積することを有し；且つ
    前記選択的に除去することは、少なくとも前記コンタクト層の一部を選択的に除去することを有する；
    請求項１６に記載の方法。
  18. 前記第２の材料を堆積することは、分子線エピタキシ（ＭＢＥ）、原子層エピタキシ（ＡＬＥ）、エピタキシャル成長、化学ビームエピタキシ（ＣＢＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、又はこれらの組み合わせによって実行され；且つ
    前記第１の材料及び前記第２の材料は、ＩＩＩ−Ｖ族半導体若しくはＩＩ−ＶＩ族半導体、又はこれらの組み合わせを有する；
    請求項１５に記載の方法。
  19. 前記ソース構造上にソース電極を形成し；
    前記ドレイン構造上にドレイン電極を形成し；
    前記量子井戸チャネル内の電流を制御するゲート電極を前記半導体ヘテロ構造内に形成し、該ゲート電極は前記ソース電極と前記ドレイン電極との間に配置され；且つ
    前記量子井戸チャネルに引張歪み又は圧縮歪みを与えることによって前記量子井戸チャネルの抵抗を低減するよう、少なくとも前記ソース構造及び前記ドレイン構造の上に歪み誘起膜を堆積し、該引張歪み又は圧縮歪みは、前記量子井戸チャネルの長さ方向に実質的に平行な方向にある；
    ことを更に有する請求項１５に記載の方法。
  20. 前記第２の格子定数を持つ前記第２の材料を堆積して前記ソース構造及び前記ドレイン構造を形成することは、前記量子井戸チャネルに一軸性歪みを与え、前記一軸性歪みは、前記量子井戸チャネルの長さ方向に実質的に平行な方向にあって、前記量子井戸チャネル内の移動電荷キャリアの速度を高める、請求項１５に記載の方法。
  21. 前記選択的に除去することはエッチングによって実行される、請求項１５に記載の方法。
  22. プロセッサ；並びに
    前記プロセッサと結合されたメモリデバイス；
    を有するシステムであって：
    前記プロセッサ若しくは前記メモリデバイス、又はこれらの組み合わせは、
    １つ以上のトランジスタであり：
    半導体基板；
    前記半導体基板と結合された第１のバリア層；
    前記第１のバリア層に結合された量子井戸チャネルであり、第１の格子定数を持つ第１の材料を有する量子井戸チャネル；及び
    前記量子井戸チャネルに結合されて量子井戸に移動電荷キャリアを注入するソース構造であり、前記量子井戸チャネルに歪みを与えるように、前記第１の格子定数とは異なる第２の格子定数を持つ第２の材料を有するソース構造；
    を有する１つ以上のトランジスタ
    を有する、
    システム。
  23. 前記量子井戸チャネルに結合されて前記量子井戸から前記移動電荷キャリアを受け取るドレイン構造であり、前記第２の格子定数を持つ前記第２の材料を有するドレイン構造；
    を更に有する請求項２２に記載のシステム。
  24. 前記第２の格子定数は、前記量子井戸チャネルに一軸性歪みを与えるように前記第１の格子定数と異なり、前記一軸性歪みは、前記量子井戸チャネルの長さ方向に実質的に平行な方向にあって、前記量子井戸チャネル内の前記移動電荷キャリアの速度を高める、請求項２３に記載のシステム。
  25. 前記第２の格子定数は、前記量子井戸チャネルに一軸性引張歪みを与えて前記量子井戸チャネル内の電子の速度を高めるように前記第１の格子定数より小さく；且つ
    前記量子井戸チャネルはＮ型デバイスのチャネルである；
    請求項２３に記載のシステム。
  26. 前記第２の格子定数は、前記量子井戸チャネルに圧縮歪みを与えて前記量子井戸チャネル内の正孔の速度を高めるように前記第１の格子定数より大きく；且つ
    前記量子井戸チャネルはＰ型デバイスのチャネルである；
    請求項２３に記載のシステム。
  27. 前記１つ以上のトランジスタは、横型電界効果高電子移動度トランジスタであり；且つ
    前記プロセッサ若しくは前記メモリデバイス、又はこれらの組み合わせは、Ｐ型金属−酸化物−半導体（ＰＭＯＳ）デバイス及び／又はＮ型金属−酸化物−半導体（ＮＭＯＳ）デバイスを有する；
    請求項２２に記載のシステム。
  28. 前記量子井戸チャネルに結合された第２のバリア層であり、前記量子井戸チャネルが前記第１のバリア層と当該第２のバリア層との間に配置された、第２のバリア層；及び
    前記第２のバリア層と結合されたコンタクト層；
    を更に有する請求項２３に記載のシステム。
  29. 前記ソース構造に結合されたソース電極；
    前記ドレイン構造に結合されたドレイン電極；
    前記量子井戸チャネル内の電流を制御するように結合されたゲート電極であり、前記ソース電極と前記ドレイン電極との間に配置されたゲート電極；及び
    少なくとも前記ソース構造及び前記ドレイン構造の上に形成され、前記量子井戸チャネルに引張歪み又は圧縮歪みを与えることによって前記量子井戸チャネルの抵抗を低減する歪み誘起膜であり、該引張歪み又は圧縮歪みは、前記量子井戸チャネルの長さ方向に実質的に平行な方向にある、歪み誘起膜；
    を更に有する請求項２８に記載のシステム。
  30. 前記半導体基板はシリコン（Ｓｉ）を有し、
    前記第１のバリア層は、インジウムアルミニウム砒素（ＩｎＡｌＡｓ）若しくはインジウム燐（ＩｎＰ）、又はこれらの組み合わせを有し、
    前記量子井戸チャネルの前記第１の材料はインジウムガリウム砒素（ＩｎＧａＡｓ）を有し、
    前記ソース構造及び前記ドレイン構造の前記第２の材料はガリウム砒素（ＧａＡｓ）を有し、
    前記第２のバリア層は、インジウムアルミニウム砒素（ＩｎＡｌＡｓ）若しくはインジウム燐（ＩｎＰ）、又はこれらの組み合わせを有し、且つ
    前記コンタクト層はインジウムガリウム砒素（ＩｎＧａＡｓ）を有する、
    請求項２８に記載のシステム。
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