CN102668090B - 向集成电路器件施加应变的技术和配置 - Google Patents

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Abstract

本公开内容的实施例描述了向诸如水平场效应晶体管等集成电路器件施加应变的技术和配置。集成电路器件包括：半导体衬底；第一阻挡膜，其与所述半导体衬底耦合；量子阱沟道，其耦合至所述第一阻挡膜，所述量子阱沟道包括具有第一晶格常数的第一材料；以及源极结构，其耦合至所述量子阱沟道，所述源极结构包括具有第二晶格常数的第二材料，其中所述第二晶格常数不同于所述第一晶格常数，从而在所述量子阱沟道上施加应变。可以描述和/或请求保护其它实施例。

Description

向集成电路器件施加应变的技术和配置
技术领域
本公开内容的实施例大体涉及集成电路领域，更具体地，涉及向诸如水平场效应晶体管等集成电路器件施加应变的技术和配置。
背景技术
例如，诸如晶体管等集成电路器件通常形成在诸如用于电子或光电子器件的III-V族半导体材料等新兴的半导体薄膜中。这种III-V族材料不断增长的载流子迁移率可以增大其中形成的集成电路器件的速度。
附图说明
结合附图，通过以下详细描述将会容易地理解实施例。为了方便描述，相似的附图标记指代相似的结构元件。在附图中，通过示例的方式而非限制的方式来说明实施例。
图1示意性地示出了根据某些实施例的示例的集成电路器件。
图2提供了根据某些实施例的某些示例半导体材料的带隙能和晶格常数的示图。
图3提供了III-V族半导体材料的应力和相应电阻的曲线图。
图4提供了贯穿根据某些实施例的集成电路器件的竖直方向的带隙能的示图。
图5示意性地示出了根据某些实施例的在各种工艺操作之后的半导体异质结构中的源极结构和漏极结构的形成。
图6示意性地示出了根据某些实施例的在各种工艺操作之后的半导体异质结构上的电极结构和应变诱导膜的形成。
图7是根据某些实施例的制造集成电路的方法的流程图。
图8示意性地示出了示例的基于处理器的系统，该系统可以包括如于此根据某些实施例描述的集成电路器件。
具体实施方式
本公开内容的实施例提供了向诸如水平场效应晶体管等集成电路器件施加应变的技术和配置。在以下详细描述中，参考构成本文的一部分的附图，其中相似的附图标记始终指代相似的部分，并且其中通过举例说明的方式示出可以实践的实施例。应当理解可以在不脱离本公开内容的范围的情况下，利用其它实施例并且作出结构或逻辑变化。因此，以下详细描述不应理解为限制的意思，并且由所附的权利要求及其等同形式来限定根据本公开内容的实施例的范围。
可以以最有助于理解所请求的主题的方式来将各种操作依次描述为多个独立的操作。然而，描述的次序不应当解释为暗示这些操作必须依照次序。具体地，可以不以所呈现的次序来执行这些操作。可以以与所描述的实施例中的次序不同的次序来执行所描述的操作。可以执行各种附加操作和/或可以在附加实施例中省略所描述的操作。
本描述可以使用基于透视图的描述，诸如水平/竖直、上/下、后/前、上/下和顶/底等。这些描述可以不将于此描述的实施例的应用限制在具体取向。
为了本公开内容的目的，短语“A和/或B”意思是（A）、（B）或（A和B）。为了本公开内容的目的，短语“A、B和/或C”意思是（A）、（B）、（C）、（A和B）、（A和C）、（B和C）或（A、B和C）。
描述可以使用短语“在一（个）实施例中”或“在实施例中”，其均可以指一个或多个相同或不同的实施例。此外，如针对本公开内容的实施例所使用的术语“包括”、“包含”、“具有”等是同义词。
术语“耦合”可以用于描述本文的部件之间的各种关系。例如，除非另有表达（例如，“电耦合”、“通信耦合”或“耦合以[执行功能]”），否则术语“耦合至”通常可以指部件之间的更直接的物理连接。术语“与……耦合”通常指在所述耦合的部件之间可以或可以不存在其它插入部件的情况下的物理连接。
图1示意性地示出了根据某些实施例的示例的集成电路器件。在实施例中，集成电路器件100包括如图所示耦合的半导体衬底102、一个或多个缓冲膜104、第一阻挡膜106、量子阱沟道108、第二阻挡膜110、蚀刻停止膜112、接触膜114、源极结构116、漏极结构118、源极电极120、漏极电极122、栅极电极124以及应变诱导膜126。
半导体衬底102可以包括N型或P型（100）偏离取向（off-oriented）的硅，半导体衬底102的晶向由惯例（xyz）表示，其中x、y和z表示互相垂直的三个维度中的相应的晶面。例如，半导体衬底102可以包括朝向（110）方向的在约2度至约8度之间的范围内切割偏离（off-cut）（100）方向的材料。可以使用其它切割偏离取向的或没有切割偏离取向的衬底102。切割偏离取向可以消除反相（anti-phase）边界。
半导体衬底102可以具有约1Ω-cm至约50kΩ-cm的高的电阻率。高电阻率可以允许在半导体衬底102的有源表面125上形成的一个或多个集成电路器件（例如，集成电路器件100）的器件隔离。有源表面125可以是基本上平坦的表面，在其上形成诸如晶体管等集成电路器件（例如，集成电路器件100）。
一个或多个缓冲膜104可以耦合至半导体衬底102。在实施例中，一个或多个缓冲膜104包括成核缓冲膜（未示出）和渐变缓冲膜（未示出）。例如，可以使用成核缓冲膜，来用半导体材料的原子双层填充半导体衬底102的台地（terrace），例如，所述半导体材料包括一个或多个III-V族半导体材料和/或一个或多个II-VI族半导体材料或其组合。成核缓冲膜的成核部分（未示出）可以产生虚极（virtualpolar）半导体衬底102。例如，这种成核部分的厚度可以是约3纳米（nm）至约50nm。成核缓冲膜的缓冲膜部分（未示出）可以用作防止穿透位错（dislocationthreading）的缓冲部和/或在半导体衬底102与第一阻挡膜106之间提供约4%至约8%的晶格失配的控制。例如，成核缓冲膜的缓冲膜部分的厚度可以是约0.3微米至约5微米。成核缓冲膜（例如，一个或多个缓冲膜104）可以包括III-V族半导体和/或II-VI族半导体，诸如砷化镓（GaAs）等。可以使用其它材料系统来形成包括N型或P型材料系统的成核缓冲膜。
一个或多个缓冲膜104还可以包括形成在成核缓冲膜（未示出）上的渐变缓冲膜（未示出）。例如，渐变缓冲膜可以包括III-V族半导体材料和/或II-VI族半导体材料或其组合。例如，渐变缓冲膜可以包括铟铝砷化物（InxAl1-xAs），其中x的值在0至1之间，表示元素的相对成分。在一个实施例中，x的值在约0至约0.52之间。在另一实施例中，渐变缓冲膜包括铟铝锑化物（InAlSb）。
在其它实施例中，包括N型或P型材料的其它材料系统可以用于渐变缓冲膜。例如，渐变缓冲膜可以包括逆渐变（inversegraded）的InAlAs或铟镓铝砷化物（InGaAlAs），以向器件隔离提供更大的带隙。在这种材料系统中，渐变缓冲膜中不断增大的铝（Al）的相对百分比可以策略地增大量子阱沟道108的应变（例如，压缩应变），从而提供集成电路器件100的性能。
例如，渐变缓冲膜也可以在半导体衬底102与诸如第一阻挡膜106等其它晶格失配膜之间提供应力驰豫，从而减小集成电路器件100中的穿透位错（threadingdislocation）缺陷。例如，渐变缓冲膜的厚度可以是约0.5微米至2微米。在其它实施例中可以使用其它厚度。一个或多个缓冲膜104可以包括其它缓冲膜，或者提供与本文在其它实施例中所描述的功能类似的功能的技术。
可以外延沉积一个或多个缓冲膜104。在实施例中，通过分子束外延（MBE）、原子层外延（ALE）、外延生长、化学束外延（CBE）、金属有机化学气相沉积（MOCVD）或其组合来沉积一个或多个缓冲膜。在其它实施例中可以使用其它合适的沉积方法。
第一阻挡膜106可以与半导体衬底102耦合。例如，如图所示，第一阻挡膜106可以耦合至在半导体衬底102上形成的一个或多个缓冲膜104。第一阻挡膜106可以包括III-V族半导体材料和/或II-VI族半导体材料或其组合。在实施例中，第一阻挡膜106包括铟铝砷化物（InxAl1-xAs），其中x的值在0至1之间，表示元素的相对成分。根据各个实施例，x的值在约0.5至约0.8之间。在另一实施例中，第一阻挡膜106包括铟铝锑化物（InAlSb）。在再一实施例中，第一阻挡膜106包括磷化铟（InP）。在其它实施例中，包括N型材料和/或P型材料的其它材料系统可以用于第一阻挡膜106。
第一阻挡膜106可以包括具有比用于量子阱沟道108的材料的带隙更高的带隙的材料。可以选择第一阻挡膜106的厚度，以提供对量子阱沟道108中的电荷载流子的充分阻挡。在实施例中，第一阻挡膜106的厚度为约10nm至约200nm。在其它实施例中，可以使用其它厚度的第一阻挡膜106。
可以外延沉积第一阻挡膜106。在实施例中，由分子束外延（MBE）、原子层外延（ALE）、外延生长、化学束外延（CBE）、金属有机化学气相沉积（MOCVD）或其组合来沉积第一阻挡膜106。在其它实施例中可以使用其它合适的沉积方法。
量子阱沟道108可以耦合至第一阻挡膜106。量子阱沟道108可以包括III-V族半导体材料和/或II-VI族半导体材料或其组合。在实施例中，量子阱沟道108包括铟镓砷化物（InxGa1-xAs），其中x的值在0至1之间，表示元素的相对成分。在实施例中，x包括在约0.5至约0.8之间的值。在另一实施例中，量子阱沟道108包括锑化铟（InSb）。在其它实施例中，量子阱沟道108可以包括：包括N型材料和/或P型材料的各种其它材料系统。量子阱沟道108给诸如电子或空穴等移动电荷载流子提供路径，以在源极结构116与漏极结构118之间移动。根据各个实施例，量子阱沟道108给N型器件提供电子迁移率和/或给P型器件提供空穴迁移率。
根据各个实施例，量子阱沟道108的带隙能相对小于第一阻挡膜106和第二阻挡膜110的带隙能。量子阱沟道108可以具有给集成电路器件100提供沟道电导的厚度。根据各个实施例，量子阱沟道108的厚度为约2nm至约15nm。在其它实施例中，量子阱沟道108可以具有其它厚度。
可以外延沉积量子阱沟道108。在实施例中，由分子束外延（MBE）、原子层外延（ALE）、外延生长、化学束外延（CBE）、金属有机化学气相沉积（MOCVD）或其组合来沉积量子阱沟道108。在其它实施例中可以使用其它合适的沉积方法。
耦合源极结构116，以给量子阱沟道108提供移动电荷载流子（例如，电子或空穴）。根据各个实施例，源极结构116包括晶格常数不同于用于形成量子阱沟道108的材料的晶格常数的材料，以便在量子阱沟道108上施加应变。源极结构116可以外延耦合至量子阱沟道108，以形成异质结，使得源极结构116与量子阱沟道108的材料之间的不同的晶格常数在量子阱沟道108上产生压缩或拉伸应变。根据众所周知的带隙工程原理，可以选择源极结构116的材料，以提供期望的或充分的电导率和/或与量子阱沟道108的外延连接。
可以耦合源极结构116，以将移动电荷载流子水平地注入到量子阱沟道108中。例如，源极结构116所施加的应变可以增大移动电荷载流子在基本上平行于量子阱沟道108中的电流方向（例如，箭头150）的方向上的注入速度。箭头150所指示的方向可以是量子阱沟道108的纵向方向。水平方向可以指基本上平行于半导体衬底102的有源表面（例如，125）和/或基本上平行于量子阱沟道108的纵向方向的方向（例如，箭头150）。即，源极结构116所施加的应变可以是在基本上平行于半导体衬底的有源表面（例如，125）和/或基本上平行于量子阱沟道108的纵向方向的方向上的单轴应变。根据各个实施例，集成电路器件100是水平场效应晶体管或高电子迁移率晶体管或其组合。集成电路器件100可以包括受益于于此描述的实施例的其它类型的晶体管，包括诸如多栅极晶体管等的非平面晶体管。集成电路器件100可以是栅极长度约为15nm的晶体管。在其它实施例中，可以使用其它栅极长度。
如于此所描述地对量子阱沟道108施加应变可以减小有效质量和/或量子阱沟道108的电阻，由此增大量子阱沟道108中的移动电荷载流子的速度。移动电荷载流子的不断增长的速度可以提高集成电路器件100的直流（DC）和射频（RF）特性。
可以使用包括III-V族半导体材料和/或II-VI族半导体材料或其组合的各种材料来形成源极结构116。在实施例中，源极结构116包括砷化镓（GaAs）。在另一实施例中，源极结构116包括铟铝砷化物（InAlAs）。根据各个实施例，源极结构116的厚度小于约60nm。在其它实施例中，源极结构116可以是其它厚度。在实施例中，由分子束外延（MBE）、原子层外延（ALE）、外延生长、化学束外延（CBE）、金属有机化学气相沉积（MOCVD）或其组合来沉积源极结构116。在其它实施例中可以使用其它合适的沉积方法。
可以耦合漏极结构118，以从量子阱沟道108接收移动电荷载流子。根据各个实施例，漏极结构118包括晶格常数不同于（例如，大于或小于）用于形成量子阱沟道108的材料的晶格常数的材料，以向量子阱沟道108施加应变。漏极结构118可以外延耦合至量子阱沟道108，以形成异质结，使得漏极结构118与量子阱沟道108的材料之间的不同的晶格常数在量子阱沟道108上产生压缩或拉伸应变。根据众所周知的带隙工程原理，可以选择漏极结构118的材料，以提供期望的或充分的电导率和/或与量子阱沟道108的外延连接。
根据各个实施例，漏极结构118包括与源极结构116相同的材料，以便结合地增加或增强由源极结构116施加至量子阱沟道108的压缩或拉伸应变。在实施例中，用于形成源极结构116和/或漏极结构118的材料的晶格常数小于用于形成量子阱沟道108的材料的晶格常数，以便施加增大N型集成电路器件中的电子速度的拉伸应变。在另一实施例中，用于形成源极结构116和/或漏极结构118的材料的晶格常数大于用于形成量子阱沟道108的材料的晶格常数，以便施加增大P型集成电路器件中的空穴速度的压缩应变。
可以使用包括III-V族半导体材料和/或II-VI族半导体材料或其组合的各种材料来形成漏极结构118。在实施例中，漏极结构118包括砷化镓（GaAs）。在另一实施例中，漏极结构118包括铟铝砷化物（InAlAs）。根据各个实施例，漏极结构118的厚度小于约60nm。在其它实施例中，漏极结构118可以是其它厚度。在实施例中，由分子束外延（MBE）、原子层外延（ALE）、外延生长、化学束外延（CBE）、金属有机化学气相沉积（MOCVD）或其组合来沉积漏极结构118。在其它实施例中可以使用其它合适的沉积方法。
根据各个实施例，源极结构116和/或漏极结构118可以掺杂有杂质。例如，源极结构116和/或漏极结构118可以是德尔塔（delta）掺杂的、调制掺杂的和/或其组合。对于N型器件，源极结构116和/或漏极结构118可以掺杂有硅（Si）、硫（S）、碲（Te）或其组合，对于P型器件，源极结构116和/或漏极结构118可以掺杂有铍（Be）、碳（C）或其组合。在其它实施例中，其它杂质可以用于掺杂源极结构116和/或漏极结构118。根据一个或多个实施例，当掺杂源极结构116和/或漏极结构118以产生N型或P型器件时，量子阱沟道108可以是非掺杂的。在这种实施例中，非掺杂的量子阱沟道108可以是N型或P型器件的沟道。
第二阻挡膜110可以耦合至量子阱沟道108，以在移动电荷载流子在量子阱沟道108中行进时给它们提供约束。第二阻挡膜110可以与包括材料类型、厚度和/或沉积技术的已经针对第一阻挡膜110描述的实施例一致。根据各个实施例，第二阻挡膜110是用于控制使用栅极电极124的量子阱沟道108的肖特基阻挡层。在实施例中，如图所示，量子阱沟道108设置在第一阻挡膜110与第二阻挡膜110之间。
蚀刻停止膜112可以与第二阻挡膜110耦合。蚀刻停止膜112可以用于促进栅极电极124的形成。蚀刻停止膜112可以包括III-V族半导体材料和/或II-VI族半导体材料或其组合，例如包括磷化铟（InP）、InAlSb或其合适的组合。在其它实施例中，包括N型材料和/或P型材料的其它材料系统可以用于蚀刻停止膜112。
在实施例中，蚀刻停止膜112的厚度为约2nm至15nm。在其它实施例中，可以使用其它厚度的蚀刻停止膜112。在实施例中，由分子束外延（MBE）、原子层外延（ALE）、外延生长、化学束外延（CBE）、金属有机化学气相沉积（MOCVD）或其组合来沉积蚀刻停止膜112。在其它实施例中可以使用其它合适的沉积方法。
接触膜114可以与蚀刻停止膜112耦合。接触膜114可以包括III-V族半导体材料和/或II-VI族半导体材料或其组合，例如包括InGaAs。在其它实施例中，包括N型材料和/或P型材料的其它材料系统可以用于接触膜114。可以对接触膜114进行掺杂，以增加接触膜114的电导率。例如，接触膜114可以是德尔塔掺杂的、调制掺杂的和/或其组合。对于N型器件，接触膜114可以掺杂有硅（Si）、硫（S）、碲（Te）或其组合。对于P型器件，接触膜114可以掺杂有铍（Be）、碳（C）或其组合。在其它实施例中，其它杂质可以用于对接触膜114进行掺杂。可以根据类似的原理对本文描述的其它结构进行掺杂，以影响电导率或其它物理或电性质。
在实施例中，接触膜114的厚度约为5至50nm。在其它实施例中，可以使用其它厚度的接触膜114。在实施例中，由分子束外延（MBE）、原子层外延（ALE）、外延生长、化学束外延（CBE）、金属有机化学气相沉积（MOCVD）或其组合来沉积接触膜114。在其它实施例中可以使用其它合适的沉积方法。例如，根据各个实施例，集成电路器件100可包括其它膜和结构，诸如间隔体膜、掺杂膜、其它阻挡膜和/或应变诱导膜等，其可以插置在本文描述的结构和特征之间。
源极电极120和漏极电极122可以耦合至相应的源极结构116和漏极结构122。可以耦合栅极电极124，以控制量子阱沟道108中的移动电荷载流子的流动。根据各个实施例，栅极电介质（未示出）可以形成在栅极电极124与量子阱沟道108之间。例如，栅极电介质可以包括氧化硅（SiO2）、氮氧化硅（SiOxNy）、氮化硅（SixNy）、氧化铝（Al2O3）、氧化铪（HfO2）、氧化铝铪（HfAlxOy）、氧化硅铪（HfSixOy）、氧化锆（ZrO2）、氧化硅锆（ZrSixOy）、氧化镧（La2O3）、氧化钇（Y2O3）、氧化铝镧（LaAlxOy）、氧化钽（Ta2O5）、氧化钛（TiO2）、氧化钛锶钡（BaSrTixOy）、氧化钛钡（BaTixOy）、氧化钛锶（SrTixOy）、氧化钽钪铅（PbScxTayOz）或铌酸铅锌（PbZnxNbyOz）或其组合，其中x、y和z表示相应元素的合适的量。在其它实施例中，其它材料可以用于栅极电介质。
可以通过多种技术使接触膜114与栅极电极124电绝缘或隔离，该多种技术例如包括使接触膜114凹进以形成气隙，或在栅极电极124与接触膜114之间沉积间隔体电介质材料。在实施例中，第二阻挡膜110是栅极电极124的肖特基阻挡层以提供肖特基结，通过该肖特基结，栅极电极124可以控制量子阱沟道108。
栅极电极124、源极电极120和漏极电极122可以包括各种各样的合适的导电材料。例如，电极120、122、124可以包括铜（Cu）、金（Au）、钨（W）、钛（Ti）、钽（Ta）、铂（Pt）、镍（Ni）、钴（Co）、铑（Rh）、钌（Ru）、钯（Pd）、铪（Hf）、锆（Zr）或铝（Al）或其组合。例如，电极120、122、124可以包括诸如氮化钛（TiN）、氮化钨（WN）或氮化钽（TaN）或其组合等金属氮化物。例如，电极120、122、124可以包括诸如硅化钛（TiSi）、硅化钨（WSi）、硅化钽（TaSi）、硅化钴（CoSi）、硅化铂（PtSi）、硅化镍（NiSi）或其组合等金属硅化物。例如，电极120、122、124可以包括诸如氮化硅钛（TiSiN）或氮化硅钽（TaSiN）或其组合等金属硅氮化物。例如，电极120、122、124可以包括诸如碳化钛（TiC）、碳化锆（ZrC）、碳化钽（TaC）、碳化铪（HfC）或碳化铝（ALC）或其组合等金属碳化物。例如，电极120、122、124可以包括诸如碳氮化钽（TaCN）、碳氮化钛（TiCN）或其组合等金属碳氮化物。在其它实施例中，电极120、122、124可以使用诸如导电金属氧化物（例如，氧化钌）等其它合适的材料。
应变诱导膜126可以形成在电极120、122、124和/或接触膜114、源极结构116和漏极结构118上或上方。根据各个实施例，应变诱导膜126是非晶材料，其通过各种众所周知的沉积技术中的任一种均厚沉积（例如，沉积在集成电路器件100的全部暴露的结构上和上方），以便给所沉积材料施加应力，所述沉积技术诸如等离子体增强化学气相沉积（PECVD）和/或低压化学气相沉积（LPCVD）等。可以使应变诱导膜126的部分凹进或者选择性地去除应变诱导膜126的部分，以允许形成待与电极120、122、124耦合的导电互连。在驰豫工艺中，应变诱导膜126可以将应变转移至诸如集成电路器件100的量子沟道108等底层（underlying）结构。根据各个实施例，对于P型集成电路器件来说应变可以是压缩应变，或者对于N型集成电路器件来说应变可以是拉伸应变。例如，应变诱导膜126可以结合包括氮化硅或氧化硅材料的各种材料。在实施例中，应变诱导膜126的厚度约为10nm。在其它实施例中可以使用其它厚度。
图2提供了根据某些实施例的某些示例半导体材料的带隙能和晶格常数的示图200。在纵轴202上示出了带隙能（eV），在横轴204上示出了晶格常数（埃）。示图200示出了可以用于制造集成电路器件100的某些示例半导体材料，用以可视地比较相应的带隙能和晶格常数。例如，示图200上示出了锑化铟（InSb）、砷化铟（InAs）、砷化铟镓（InGaAs）、锗（Ge）、锑化镓（GaSb）、硅（Si）、磷化铟（InP）、砷化镓（GaAs）、锑化铝（AlSb）、砷化铝（AlAs）、磷化镓（GaP）和磷化铝（AlP）的点。根据众所周知的带隙工程原理，可以选择于此描述的结构和特征的材料，以提供期望的或充足的电导率和/或相对于邻近的结构和特征的外延连接。
示图200中所示的示例的半导体材料并非意在作为能够用于形成于此描述的结构的穷举表示。各种各样的合适的材料能够用于形成于此描述的结构，其中有许多材料可能未在图200中示出，所述合适的材料包括示图200中所示的元素和化合物的其它组合。
图3提供了III-V族半导体材料的应力和相应电阻的曲线图300。横轴302示出了以兆帕斯卡（MPa）表示的应力，纵轴304示出了对于所施加的应力、以百分比（%）表示的电阻（Rs）的变化。点306与通过使包括铟镓砷化物（InGaAs）的晶片弯曲而在该InGaAs上施加应力（例如，在电流方向上使原子散布开的纵向张力）所收集的数据一致。趋势线308是贯穿数据点306的最优拟合线。趋势线308示出了随着应力的增大，电阻（例如，薄层电阻）总体减小，这可以在N型器件中提供增大的电荷载流子迁移率。
图4示出了贯穿集成电路器件100的竖直方向（例如，从A至A’）的带隙能示图400。横轴402以纳米（nm）表示贯穿集成电路100的竖直位置，纵轴404在纵轴箭头的方向上以电子伏特（eV）表示增大的能量。示出了集成电路器件100的位置A与位置A’之间的材料的价带能406和导带能408。如图所示，第二阻挡膜（例如，110）的带隙能410大于量子阱沟道（例如，108）的带隙能412，第一阻挡膜（例如，106）的带隙能414大于量子阱沟道（例如，108）的带隙能412。第一阻挡膜（例如，106）和第二阻挡膜（例如，110）可以掺杂有杂质，以向量子阱沟道（例如，108）提供对移动电荷载流子的约束。
图5示意性地示出了根据某些实施例的在各种工艺操作之后的半导体异质结构500a中的源极结构516和漏极结构518的形成。根据于此描述的各种技术，可以形成半导体异质结构500a。可以形成第一阻挡膜506，并使其与半导体衬底502耦合。例如，第一阻挡膜506可以沉积在半导体衬底502上，或者沉积在半导体衬底502上所形成的一个或多个缓冲膜（例如，104）上。
量子阱沟道508的材料可以沉积在第一阻挡膜506上或上方，紧接着在量子阱沟道508上或上方沉积第二阻挡膜510的材料。接触膜514可以沉积在第二阻挡膜510上或上方，以形成半导体异质结构500a。半导体异质结构500a可以包括包括于此描述的膜（例如，集成电路器件100的蚀刻停止膜112）的其它膜和/或结构，为了清楚起见，在图5中省略了这些膜和/或结构。可以外延沉积膜506、510、514以及量子阱沟道508。
在制造产品500b中，选择性地去除半导体异质结构500a的部分以形成第一凹进区515和第二凹进区517。在实施例中，至少去除接触膜514、第二阻挡膜510和量子阱沟道508的部分，以形成第一凹进区515和第二凹进区517。在另一实施例中，在沉积接触膜514之前，选择性地去除半导体异质结构500a的部分。在此实施例中，至少去除第二阻挡膜510和量子沟道508的部分，以形成第一凹进区515。根据各个实施例，在形成第一凹进区515和/或第二凹进区517之后，可以随后沉积接触膜514。
在实施例中，由蚀刻工艺同时形成第一凹进区515和第二凹进区517。在其它实施例中，可以分别形成第一凹进区515和第二凹进区517。可以使用诸如光刻或其它构图工艺等其它工艺，来选择性地去除半导体异质结构500a的部分，以形成制造产品500b中的第一凹进区515和第二凹进区517。
在制造产品500c中，沉积材料以形成第一凹进区515中的源极结构516和第二凹进区517中的漏极结构518。源极结构516和漏极结构518的材料的晶格常数可以大于或小于用于形成量子阱沟道508的材料的晶格常数。根据各个实施例，同时沉积源极结构516和漏极结构518的材料。在其它实施例中，可以分别形成源极结构516和漏极结构518。可以外延沉积源极结构516和/或漏极结构的材料。根据于此描述的技术，源极结构516和漏极结构518可以对量子阱沟道508施加单轴应变（例如，压缩或拉伸应变），以增大集成电路器件（例如，100）中的移动电荷载流子的速度。
图6示意性地示出了根据某些实施例的在各种工艺操作之后的半导体异质结构（例如，500a）上的电极结构（例如，620、622、624）和应变诱导膜（例如，626）的形成。制造产品600a表示在形成源极电极620、漏极电极622和栅极电极624之后的图5的制造产品500c。
在制造产品600a中，可以通过选择性地去除（例如，通过蚀刻和/或光刻）至少接触膜514和第二阻挡膜510的部分而形成第三凹进区（未示出），来形成栅极电极624。可以使用蚀刻停止膜（例如，112）来促进对蚀刻工艺的控制以形成第三凹进区。栅极电介质（未示出）可以沉积在第三凹进区中，并且待形成栅极电极624的材料可以沉积在栅极电介质上。可以使接触膜514凹进，以使栅极电极624与接触膜514电绝缘，或者减小从栅极电极624至接触膜514的泄露。可以以各种方式来使栅极电极624与导电元件（例如，接触膜514）电绝缘，所述各种方式包括用空气间隔体、诸如氧化硅或氮化硅或高k电介质等绝缘材料来给接触膜514的侧壁划线（line）。在其它实施例中可以使用其它栅极控制技术和结构。例如，第二阻挡膜510可以操作为用于控制量子阱沟道508的肖特基结。
可以沉积电极材料以形成源极电极620和漏极电极622。可以使用包括化学气相沉积、溅射和/或外延沉积技术的各种合适的沉积技术来沉积电极620、622、624。可以使用诸如光刻和/或蚀刻工艺等构图技术来选择性地沉积电极材料。在实施例中，在同一沉积操作期间，沉积用于源极电极620、漏极电极622和栅极电极624的电极材料。在其它实施例中，在独立的沉积操作中形成一个或多个电极620、622、624。
在制造产品600b中，应变诱导膜626形成在制造产品600a上或上方。根据包括例如等离子体增强化学气相沉积（PECVD）和/或低压化学气相沉积（LPCVD）方法的各种技术，可以沉积应变诱导膜626，以在诸如量子阱沟道508等底层结构上施加应变，从而对所沉积的材料施加应力，以形成应变诱导膜626。可以使应变诱导膜626的部分凹进或选择性地去除应变诱导膜626的部分，以允许形成待与电极620、622、624耦合的导电互连。根据各个实施例，对于P型集成电路器件来说应变可以是压缩应变，或者对于N型集成电路器件来说应变可以是拉伸应变。例如，应变诱导膜626可以结合包括氮化硅或氧化硅材料的各种材料。在实施例中，应变诱导膜626的厚度约为10nm。在其它实施例中可以使用其它厚度。在制造所述制造产品600b的过程中可以使用其它众所周知的半导体结构和/或工艺操作。
图7是根据某些实施例的用于制造集成电路（例如，100）的方法700的流程图。方法700包括在方框702处形成半导体异质结构。根据于此描述的各种技术可以形成半导体异质结构（例如，500a）。在实施例中，通过在半导体衬底上或上方沉积第一阻挡膜、在第一阻挡膜上或上方沉积量子阱沟道膜、在量子阱沟道膜上或上方沉积第二阻挡膜和/或在第二阻挡膜上或上方沉积接触膜来形成半导体异质结构。可以沉积其它插入膜和/或结构，以形成半导体异质结构。根据各个实施例可以外延沉积所述膜。
在方框704处，方法700还包括选择性地去除半导体异质结构的部分，以在半导体异质结构中形成第一凹进区和第二凹进区。例如，可以选择性地去除接触膜、第二阻挡膜和/或量子阱沟道的部分。可以通过蚀刻和/或光刻工艺来执行该选择性的去除。
在方框706处，方法700还包括沉积材料，以在第一凹进区和第二凹进区中形成源极和漏极结构。用于形成源极结构和漏极结构的材料可以是相同的。在此情况下，可以在同一沉积操作中沉积该材料以形成源极结构和漏极结构。
在方框708处，方法700还包括形成源极结构、漏极结构和栅极结构的电极结构（例如，620、622、624），以形成晶体管器件（例如，100或600a）。在方框710处，方法700还包括在晶体管器件上沉积应变诱导膜（例如，126或626），以减小晶体管器件的量子阱沟道（例如，108或508）中的电阻。方法700可以包括针对图1-6所描述的其它技术和配置。
图8示意性地示出了示例的基于处理器的系统2000，其可以包括如于此根据某些实施例描述的集成电路器件（例如，100）。处理器系统2000可以是台式计算机、膝上型计算机、手持计算机、平板计算机、PDA、服务器、互联网设备和/或任何其它类型的计算设备。
图8中所示的处理器系统2000包括芯片组2010，其包括存储器控制器2012和输入/输出（I/O）控制器2014。芯片组2010可以提供存储器和I/O管理功能以及多个通用和/或专用寄存器、计时器，等等，其可由处理器2020访问或使用。可以使用一个或多个处理器、WLAN部件、WMAN部件、WWAN部件和/或其它合适的处理部件来实现处理器2020。处理器2020可以包括高速缓存器2022，其可以使用一级统一高速缓存器（L1）、二级统一高速缓存器（L2）、三级统一高速缓存器（L3）和/或任何其它合适的结构来实现以存储数据。
存储器控制器2012可以执行使处理器2020能通过总线2040访问包括易失性存储器2032和非易失性存储器2034的主存储器2030并且与其通信的功能。虽然图8示出了总线2040使各个部件互相通信地耦合，但是其它实施例可以包括附加的/替代的接口。
易失性存储器2032可以由同步动态随机存取存储器（SDRAM）、动态随机存取存储器（DRAM）、RAMBUS动态随机存取存储器（RDRAM）和/或任何其它类型的随机存取存储器器件来实现。非易失性存储器2034可以使用快闪存储器、只读存储器（ROM）、电可擦除可编程只读存储器（EEPROM）和/或任何其它期望类型的存储器器件来实现。
处理器系统2000还可以包括耦合至总线2040的接口电路2050。接口电路2050可以使用任何类型的接口标准，诸如以太网接口、通用串行总线（USB）、第三代输入/输出接口（3GIO）接口和/或任何其它合适类型的接口来实现。
一个或多个输入设备2060可以连接至接口电路2050。一个或多个输入设备2060允许个人向处理器2020中输入数据和命令。例如，一个或多个输入器件2060可以由键盘、鼠标、触敏显示器、轨迹板、轨迹球、指点设备（isopoint）和/或语音识别系统来实现。
一个或多个输出设备2070也可以连接到接口电路2050。例如，一个或多个输出设备2070可以由显示设备（例如，发光显示器（LED）、液晶显示器（LCD）、阴极射线管（CRT）显示器、打印机和/或扬声器）来实现。接口电路2050可以包括图形驱动器卡等。
处理器系统2000还可以包括一个或多个大容量存储设备2080，以存储软件和数据。这种一个或多个大容量存储设备2080的示例包括软盘和驱动器、硬盘驱动器、光盘和驱动器、数字多功能盘（DVD）和驱动器。
接口电路2050还可以包括诸如调制解调器或网络接口卡等通信设备，以方便通过网络与外部计算机交换数据。处理器系统2000与网络之间的通信链路可以是任何类型的网络连接，诸如以太网连接、数字用户线（DSL）、电话线、移动电话系统、同轴电缆，等等。
在某些实施例中，处理器系统2000可以耦合至天线结构（图中未显示），以提供对网络的其它设备的访问。在某些实施例中，天线结构可以包括主要在一个方向（例如，120度）发射或接收的一个或多个定向天线，其互相合作地耦合以提供基本上全向的覆盖；或在所有方向上的发射或接收同样良好的一个或多个全向天线。在某些实施例中，天线结构可以包括一个或多个定向和/或全向天线，包括：例如偶极子天线、单极天线、贴片天线、环形天线、微带天线或适合RF信号的OTA传输/接收的任何其它类型的天线。
可以由I/O控制器2014来控制对一个或多个输入设备2060、一个或多个输出设备2070、一个或多个大容量存储设备2080和/或网络的访问。具体地，I/O控制器2014可以执行使处理器2020能通过总线2040和接口电路2050与一个或多个输入设备2060、一个或多个输出设备2070、一个或多个大容量存储设备2080和/或网络通信的功能。
虽然图8中所示的部件示出为处理器系统2000内的独立方框，但是可以将由这些方框中的某些所执行的功能集成到单个半导体电路中，或者可以使用两个或多个独立的集成电路来实现。例如，虽然存储器控制器2012和I/O控制器2014示出为芯片组2010内的独立方框，但是存储器控制器2012和I/O控制器2014可以集成在单个半导体电路中。
根据各个实施例，处理器2020、主存储器2030或芯片组2010或其组合可以包括包括于此描述的特征的一个或多个集成电路器件（例如，100）或晶体管。例如，一个或多个集成电路器件可以包括水平场效应晶体管或高电子迁移率晶体管（HEMT）或其组合。处理器2020、主存储器2030或芯片组2010可以包括P型金属氧化物半导体（PMOS）器件和/或N型金属氧化物半导体（NMOS）器件。
虽然为了描述的目的已经示出并描述了某些实施例，但是在不脱离本公开内容的范围的情况下，可以用计算以达到相同目的的各种各样的替代和/或等同实施例或实施方式来取代所说明和所描述的实施例。本申请意在覆盖于此讨论的实施例的任何修改或变型。因此，显然意在仅用权利要求及其等同形式来限制于此描述的实施例。

Claims (25)

1.一种集成电路装置，包括：
半导体衬底；
第一阻挡层，其与所述半导体衬底耦合；
量子阱沟道，其耦合至所述第一阻挡层，所述量子阱沟道包括具有第一晶格常数的第一材料；
源极结构，其耦合至所述量子阱沟道，所述源极结构包括具有第二晶格常数的第二材料，其中所述第二晶格常数不同于所述第一晶格常数；
漏极结构，其耦合至所述量子阱沟道，所述漏极结构包括具有所述第二晶格常数的所述第二材料；
源极电极，其耦合至所述源极结构；
漏极电极，其耦合至所述漏极结构；
栅极电极，其被耦合以控制所述量子阱沟道中的电流，所述栅极电极设置在所述源极电极与所述漏极电极之间；以及
应变诱导膜，其与所述源极结构和所述漏极结构的所述第二材料直接接触，以通过在所述量子阱沟道上施加拉伸或压缩应变而减小所述量子阱沟道的电阻，所述拉伸或压缩应变处于基本上平行于所述量子阱沟道的纵向方向的方向上。
2.根据权利要求1所述的装置，其中所述第二晶格常数不同于所述第一晶格常数，以在所述量子阱沟道上施加单轴应变，所述单轴应变处于基本上平行于所述量子阱沟道的纵向方向的方向上，以增大所述量子阱沟道中的移动电荷载流子的速度。
3.根据权利要求1所述的装置，其中所述第二晶格常数小于所述第一晶格常数，以在所述量子阱沟道上施加拉伸应变，从而增大所述量子阱沟道中的移动电荷载流子的速度，所述移动电荷载流子是电子。
4.根据权利要求3所述的装置，其中所述量子阱沟道是N型器件的沟道。
5.根据权利要求1所述的装置，其中所述第二晶格常数大于所述第一晶格常数，以在所述量子阱沟道上施加压缩应变，从而增大所述量子阱沟道中的移动电荷载流子的速度，所述移动电荷载流子是空穴。
6.根据权利要求5所述的装置，其中所述量子阱沟道是P型器件的沟道。
7.根据权利要求1所述的装置，其中所述源极结构外延耦合至所述量子阱沟道，且所述漏极结构外延耦合至所述量子阱沟道；并且
其中所述量子阱沟道、所述源极结构和所述漏极结构包括III-V族半导体或II-VI族半导体或其组合。
8.根据权利要求1所述的装置，其中所述量子阱沟道是水平场效应晶体管的沟道；并且
其中所述水平场效应晶体管是高电子迁移率晶体管。
9.根据权利要求1所述的装置，还包括：
第二阻挡层，其耦合至所述量子阱沟道，使得所述量子阱沟道设置在所述第一阻挡层与所述第二阻挡层之间；以及
接触层，其与所述第二阻挡层耦合，其中所述应变诱导层与所述接触层直接接触。
10.根据权利要求9所述的装置，其中所述第一阻挡层包括带隙能大于所述量子阱沟道的带隙能的材料；并且
其中所述第二阻挡层包括带隙能大于所述量子阱沟道的带隙能的材料。
11.根据权利要求9所述的装置，还包括一个或多个缓冲层，其外延耦合至所述半导体衬底，所述第一阻挡层外延耦合至所述一个或多个缓冲层。
12.根据权利要求9所述的装置，其中：
所述半导体衬底包括硅，
所述第一阻挡层包括铟铝砷化物或磷化铟或其组合，
所述量子阱沟道的所述第一材料包括铟镓砷化物，
所述源极结构和所述漏极结构的所述第二材料包括砷化镓，
所述第二阻挡层包括铟铝砷化物或磷化铟或其组合，并且
所述接触层包括铟镓砷化物。
13.一种制造集成电路装置的方法，包括：
形成半导体异质结构，所述半导体异质结构包括：
半导体衬底，
第一阻挡层，其与所述半导体衬底耦合，
量子阱沟道，其耦合至所述第一阻挡层，所述量子阱沟道包括具有第一晶格常数的第一材料，以及
第二阻挡层，其耦合至所述量子阱沟道；
选择性地去除至少所述第二阻挡层和所述量子阱沟道的部分，以在所述半导体异质结构中形成第一凹进区和第二凹进区；
沉积具有第二晶格常数的第二材料，以在所述第一凹进区中形成源极结构并且在所述第二凹进区中形成漏极结构，
其中所述第二晶格常数不同于所述第一晶格常数；
在所述源极结构上形成源极电极；
在所述漏极结构上形成漏极电极；
在所述半导体异质结构中形成栅极电极，以控制所述量子阱沟道中的电流，所述栅极电极设置在所述源极电极与所述漏极电极之间；以及
在至少所述源极结构和所述漏极结构上直接沉积应变诱导膜，以通过在所述量子阱沟道上施加拉伸或压缩应变而减小所述量子阱沟道的电阻，所述拉伸或压缩应变处于基本上平行于所述量子阱沟道的纵向方向的方向上。
14.根据权利要求13所述的方法，其中形成所述半导体异质结构包括：
在所述半导体衬底上沉积所述第一阻挡层或者在一个或多个缓冲层上沉积所述第一阻挡层，所述一个或多个缓冲层外延耦合至所述半导体衬底；
在所述第一阻挡层上沉积所述第一材料，以形成所述量子阱沟道；以及
在所述量子阱沟道上沉积所述第二阻挡层。
15.根据权利要求14所述的方法，其中形成所述半导体异质结构还包括在所述第二阻挡层上沉积接触层；
其中所述应变诱导层与所述接触层直接接触；并且
其中选择性地去除包括选择性地去除至少所述接触层的部分。
16.根据权利要求13所述的方法，其中由分子束外延、原子层外延、外延生长、化学束外延、金属有机化学气相沉积或其组合来执行沉积所述第二材料；并且
其中所述第一材料和所述第二材料包括III-V族半导体或II-VI族半导体或其组合。
17.根据权利要求13所述的方法，其中沉积具有所述第二晶格常数的所述第二材料以形成所述源极结构和所述漏极结构的步骤在所述量子阱沟道上施加了单轴应变，所述单轴应变处于基本上平行于所述量子阱沟道的纵向方向的方向上，以增大所述量子阱沟道中的移动电荷载流子的速度。
18.根据权利要求13所述的方法，其中通过蚀刻来执行选择性地去除。
19.一种处理器系统，包括：
处理器；以及
存储器器件，其与所述处理器耦合，其中所述处理器或所述存储器器件或其组合包括一个或多个晶体管，所述一个或多个晶体管包括：
半导体衬底；
第一阻挡层，其与所述半导体衬底耦合；
量子阱沟道，其耦合至所述第一阻挡层，所述量子阱沟道包括具有第一晶格常数的第一材料；
源极结构，其耦合至所述量子阱沟道以将移动电荷载流子注入到所述量子阱中，所述源极结构包括具有第二晶格常数的第二材料，其中所述第二晶格常数不同于所述第一晶格常数以在所述量子阱沟道上施加应变；
漏极结构，其耦合至所述量子阱沟道以从所述量子阱接收所述移动电荷载流子，所述漏极结构包括具有所述第二晶格常数的所述第二材料；
源极电极，其耦合至所述源极结构；
漏极电极，其耦合至所述漏极结构；
栅极电极，其被耦合以控制所述量子阱沟道中的电流，所述栅极电极设置在所述源极电极与所述漏极电极之间；以及
应变诱导膜，其与所述源极结构和所述漏极结构的所述第二材料直接接触，以通过在所述量子阱沟道上施加拉伸或压缩应变而减小所述量子阱沟道的电阻，所述拉伸或压缩应变处于基本上平行于所述量子阱沟道的纵向方向的方向上。
20.根据权利要求19所述的系统，其中所述第二晶格常数不同于所述第一晶格常数，以在所述量子阱沟道上施加单轴应变，所述单轴应变处于基本上平行于所述量子阱沟道的纵向方向的方向上，以增大所述量子阱沟道中的所述移动电荷载流子的速度。
21.根据权利要求19所述的系统，其中所述第二晶格常数小于所述第一晶格常数，以在所述量子阱沟道上施加单轴拉伸应变，从而增大所述量子阱沟道中的电子的速度；并且
其中所述量子阱沟道是N型器件的沟道。
22.根据权利要求19所述的系统，其中所述第二晶格常数大于所述第一晶格常数，以在所述量子阱沟道上施加压缩应变，从而增大所述量子阱沟道中的空穴的速度；并且
其中所述量子阱沟道是P型器件的沟道。
23.根据权利要求19所述的系统，其中所述一个或多个晶体管包括水平场效应晶体管，并且所述水平场效应晶体管是高电子迁移率晶体管；并且
其中所述处理器或所述存储器或其组合包括P型金属氧化物半导体器件和/或N型金属氧化物半导体器件。
24.根据权利要求19所述的系统，还包括：
第二阻挡层，其耦合至所述量子阱沟道，使得所述量子阱沟道设置在所述第一阻挡层与所述第二阻挡层之间；以及
接触层，其与所述第二阻挡层耦合，其中所述应变诱导层与所述接触层直接接触。
25.根据权利要求24所述的系统，其中：
所述半导体衬底包括硅，
所述第一阻挡层包括铟铝砷化物或磷化铟或其组合，
所述量子阱沟道的所述第一材料包括铟镓砷化物，
所述源极结构和所述漏极结构的所述第二材料包括砷化镓，
所述第二阻挡层包括铟铝砷化物或磷化铟或其组合，并且
所述接触层包括铟镓砷化物。
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