CN103021948B - 深亚微米半导体器件的工艺集成方法 - Google Patents
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Abstract
本发明公开了一种深亚微米半导体器件的工艺集成方法，核心器件和输入输出器件形成于同一半导体衬底上；核心器件和输入输出器件的多晶硅栅由采用单一多晶硅栅工艺形成。在输入输出器件的轻掺杂源漏注入前在输入输出器件的多晶硅栅上形成绝缘覆盖层，能消除较大能量的输入输出器件的轻掺杂源漏注入穿透输入输出器件的多晶硅栅而使器件失效。输入输出器件的轻掺杂源漏注入后又将绝缘覆盖层去除，能使源漏注入时能对器件的多晶硅栅进行良好的掺杂，避免过多的多晶硅栅耗尽。由于半导体器件的多晶硅栅是采用单一的多晶硅栅工艺形成，从而能简化工艺流程并降低成本。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种深亚微米半导体器件的工艺集成方法。
背景技术
随着场效应晶体管(MOSFET)尺寸的缩小，无论是轻掺杂源漏(LDD)还是源漏(SD)，都需要实现超浅结，以减小由于沟道长度的减小而带来的短沟道效应，因此LDD和SD都需要采用小能量的离子注入方法进行掺杂。此时如果维持场效应晶体管的多晶硅栅的厚度不变，则可能造成多晶硅栅中杂质分布不均匀，特别是与栅氧交界处的多晶硅栅掺杂浓度太低，造成场效应晶体管导通时出现严重的多晶硅耗尽，使得场效应晶体管阈值电压升高，并加剧短沟道效应。因此对于深亚微米器件，随着愈来愈小的器件沟道长度，多晶硅栅的厚度也要随之减薄，如0.18微米器件的多晶硅栅厚为0.13微米器件的多晶硅栅厚为而到55纳米时多晶硅栅厚则减到但任何CMOS工艺中，深亚微米的核心器件都会有较高电压的输入输出(I/O)器件与之搭配，即深亚微米的核心器件和输入输出器件要集成在同一半导体衬底上，通常的I/O器件的工作电压可从1.8V到5V。如果I/O器件的工作电压在2.5V以上，I/O器件中的NMOS器件就会有较严重的热载流子效应，为提高I/O器件的可靠性，需对I/O器件的轻掺杂源漏(LDD)离子注入条件进行优化，其中I/O器件中的NMOS器件尽可能采用较高能量的N型杂质的轻掺杂源漏(LDD)离子注入，提高器件的可靠性。但减薄的多晶硅栅无法承受I/O器件中的NMOS器件的较高能量的LDD离子注入而发生杂质穿透多晶硅栅，从而掺杂沟道，造成I/O器件中的NMOS器件失效，因此核心器件与I/O器件不能采用同一多晶硅栅。但双栅工艺非常复杂，工艺难度大，成本也高。
发明内容
本发明所要解决的技术问题是提供一种深亚微米半导体器件的工艺集成方法，能够消除输入输出器件的轻掺杂源漏注入穿透多晶硅栅的问题；还能保证半导体器件的多晶硅栅能得到均匀掺杂、避免过多的多晶硅栅耗尽；同时能避免采用双多晶硅栅的复杂工艺，从而能简化工艺流程并降低成本。
为解决上述技术问题，本发明提供一种深亚微米半导体器件的工艺集成方法，核心器件和输入输出器件形成于同一半导体衬底上；所述核心器件的第一多晶硅栅和所述输入输出器件的第二多晶硅栅由采用相同工艺形成的多晶硅层刻蚀后形成；所述多晶硅层形成后，还包括如下工艺步骤：
步骤一、在所述多晶硅层上形成绝缘覆盖层，采用光刻刻蚀工艺将位于输入输出器件区域外的所述绝缘覆盖层去除。
步骤二、采用光刻刻蚀工艺形成所述第一多晶硅栅和所述第二多晶硅栅，所述第二多晶硅栅顶部覆盖有所述绝缘覆盖层。
步骤三、采用第一轻掺杂源漏注入工艺形成所述核心器件的轻掺杂源漏区；采用第二轻掺杂源漏注入工艺形成所述输入输出器件的轻掺杂源漏区；所述绝缘覆盖层用以阻挡所述第二轻掺杂源漏注入对所述第二多晶硅栅的穿透。
步骤四、在所述第一多晶硅栅和所述第二多晶硅栅的侧壁上形成侧墙。
步骤五、去除所述第二多晶栅上的所述绝缘覆盖层。
步骤六、进行源漏离子注入形成所述核心器件的源漏区、以及形成所述输入输出器件的源漏区；所述源漏离子注入也同时对所述第一多晶硅栅和所述第二多晶硅栅进行掺杂中。
进一步的改进是，所述绝缘覆盖层的材料要满足在刻蚀所述绝缘覆盖层时能自动停止在所述多晶硅层上，所述绝缘覆盖层的材料还要满足和所述侧墙的材料不同。
进一步的改进是，所述绝缘覆盖层的材料为氧化硅、氮化硅或氮氧化硅。
进一步的改进是，所述绝缘覆盖层为单层膜结构或多层膜结构。
进一步的改进是，所述绝缘覆盖层的厚度根据所述第二轻掺杂源漏注入的能量进行确定，以保证所述第二轻掺杂源漏注入的离子不会穿透所述绝缘覆盖层和所述第二多晶硅栅进入到所述输入输出器件的沟道区。
进一步的改进是，步骤五中采用湿法刻蚀工艺去除所述第二多晶栅上的所述绝缘覆盖层。
本发明方法通过在输入输出器件的多晶硅栅即所述第二多晶硅栅上形成绝缘覆盖层，能够防止输入输出器件的较高能量的轻掺杂源漏注入即第二轻掺杂源漏注入的离子穿透绝缘覆盖层和第二多晶硅栅进入到输入输出器件的沟道区，从而能够防止输入输出器件失效。
本发明方法在输入输出器件的轻掺杂源漏注入后又将绝缘覆盖层去除，能使源漏注入时能对器件的多晶硅栅进行良好的掺杂，避免过多的多晶硅栅耗尽。
本发明方法采用绝缘覆盖层后，能够使核心器件和输入输出器件的多晶硅栅采用单一的多晶硅栅工艺形成，从而能避免采用双多晶硅栅的复杂工艺，简化了工艺流程。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例方法的流程图；
图2-图10是本发明实施例方法各步骤中器件的剖面示意图。
具体实施方式
如图1所示是本发明实施例方法的流程图，如图2至图10所示本发明实施例方法各步骤中器件的剖面示意图。本发明实施例深亚微米半导体器件的工艺集成方法包括如下步骤：
如图2所示，首先是提供一P型衬底100，所述P型衬底100包括核心器件区域和输入输出器件区域；所述核心器件区域用于形成核心器件，所述输入输出器件区域用于形成输入输出器件。
在所述P型衬底100上制作浅沟槽隔离。
在所述P型衬底100选择性形成N阱101和P阱102，所述N阱101用于形成PMOS器件，所述P阱102用于形成NMOS器件。
如图3所示，在所述核心器件区域形成所述核心器件的第一栅氧103、在所述输入输出器件区域形成所述输入输出器件的第二栅氧104，所述第二栅氧104大于所述第一栅氧103。
如图4所示，采用淀积工艺在所述P型衬底100上形成多晶硅层105，之后，还包括如下工艺步骤：
步骤一、如图5所示，在所述多晶硅层105上形成绝缘覆盖层106。
所述绝缘覆盖层106的材料要满足在后续刻蚀所述绝缘覆盖层106时能自动停止在所述多晶硅层105上，也即要保证所述绝缘覆盖层106与所述多晶硅层105要有较大的刻蚀速率比例。所述绝缘覆盖层106的材料还要满足和后续形成的侧墙的材料不同。
更优选择是，本发明实施例方法中所述绝缘覆盖层106的材料能从氧化硅、氮化硅和氮氧化硅中选择。
所述绝缘覆盖层106为单层膜结构或多层膜结构。所述绝缘覆盖层106的厚度根据后续要进行的第二轻掺杂源漏注入的能量进行确定，以保证所述第二轻掺杂源漏注入的离子不会穿透所述绝缘覆盖层106和第二多晶硅栅105b进入到所述输入输出器件的沟道区。
如图6所示，采用光刻刻蚀工艺将位于输入输出器件区域外的所述绝缘覆盖层106去除。
步骤二、如图7所示，采用光刻刻蚀工艺形成所述第一多晶硅栅105a和所述第二多晶硅栅105b。其中在所述输入输出器件区域，要现刻蚀掉所述绝缘覆盖层106，在刻蚀所述多晶硅层105形成顶部覆盖有所述绝缘覆盖层106的所述第二多晶硅栅105b。由于所述核心器件区域的所述绝缘覆盖层106在步骤一中已经去除，所以本步骤中直接刻蚀所述多晶硅层105就能形成所述第一多晶硅栅105a。
步骤三、如图8所示，采用第一轻掺杂源漏注入工艺形成所述核心器件的轻掺杂源漏区107和108。所述轻掺杂源漏区107形成于所述核心器件区域的所述N阱101中，为所述核心器件中的PMOS器件的P型轻掺杂源漏区。所述轻掺杂源漏区108形成于所述核心器件区域的所述P阱102中，为所述核心器件中的NMOS器件的N型轻掺杂源漏区。
采用第二轻掺杂源漏注入工艺形成所述输入输出器件的轻掺杂源漏区109和110。所述轻掺杂源漏区110形成于所述输入输出器件区域的所述N阱101中，为所述输入输出器件中的PMOS器件的P型轻掺杂源漏区。所述轻掺杂源漏区109形成于所述输入输出器件区域的所述P阱102中，为所述输入输出器件的NMOS器件的N型轻掺杂源漏区。
在所述第二轻掺杂源漏注入过程中，所述绝缘覆盖层106用以阻挡所述第二轻掺杂源漏注入的离子穿透所述绝缘覆盖层106和所述第二多晶硅栅105b以及所述第二栅氧104进入到所述第二多晶硅栅105b下的沟道区。
步骤四、如图9所示，在所述第一多晶硅栅105a和所述第二多晶硅栅105b的侧壁上形成侧墙111。
步骤五、如图10所示，采用湿法刻蚀工艺去除所述第二多晶栅105b上的所述绝缘覆盖层106。
步骤六、如图10所示，进行源漏离子注入形成所述核心器件的源漏区、以及形成所述输入输出器件的源漏区；所述源漏离子注入也同时对所述第一多晶硅栅和所述第二多晶硅栅进行掺杂中。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (5)
1.一种深亚微米半导体器件的工艺集成方法，其特征在于：核心器件和输入输出器件形成于同一半导体衬底上；所述核心器件的第一多晶硅栅和所述输入输出器件的第二多晶硅栅由采用相同工艺形成的多晶硅层刻蚀后形成；
所述多晶硅层形成后，还包括如下工艺步骤：
步骤一、在所述多晶硅层上形成绝缘覆盖层，采用光刻刻蚀工艺将位于输入输出器件区域外的所述绝缘覆盖层去除；所述绝缘覆盖层的厚度根据后续第二轻掺杂源漏注入的能量进行确定，以保证所述第二轻掺杂源漏注入的离子不会穿透所述绝缘覆盖层和所述第二多晶硅栅进入到所述输入输出器件的沟道区；
步骤二、采用光刻刻蚀工艺形成所述第一多晶硅栅和所述第二多晶硅栅，所述第二多晶硅栅顶部覆盖有所述绝缘覆盖层；
步骤三、采用第一轻掺杂源漏注入工艺形成所述核心器件的轻掺杂源漏区；采用第二轻掺杂源漏注入工艺形成所述输入输出器件的轻掺杂源漏区；所述绝缘覆盖层用以阻挡所述第二轻掺杂源漏注入对所述第二多晶硅栅的穿透；
步骤四、在所述第一多晶硅栅和所述第二多晶硅栅的侧壁上形成侧墙；
步骤五、去除所述第二多晶硅栅上的所述绝缘覆盖层；
步骤六、进行源漏离子注入形成所述核心器件的源漏区、以及形成所述输入输出器件的源漏区；所述源漏离子注入也同时对所述第一多晶硅栅和所述第二多晶硅栅进行掺杂。
2.如权利要求1所述的方法，其特征在于：所述绝缘覆盖层的材料要满足在刻蚀所述绝缘覆盖层时能自动停止在所述多晶硅层上，所述绝缘覆盖层的材料还要满足和所述侧墙的材料不同。
3.如权利要求2所述的方法，其特征在于：所述绝缘覆盖层的材料为氧化硅、氮化硅或氮氧化硅。
4.如权利要求2所述的方法，其特征在于：所述绝缘覆盖层为单层膜结构或多层膜结构。
5.如权利要求1所述的方法，其特征在于：步骤五中采用湿法刻蚀工艺去除所述第二多晶硅栅上的所述绝缘覆盖层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110283488.XA CN103021948B (zh) | 2011-09-22 | 2011-09-22 | 深亚微米半导体器件的工艺集成方法 |
Applications Claiming Priority (1)
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| CN103021948A CN103021948A (zh) | 2013-04-03 |
| CN103021948B true CN103021948B (zh) | 2015-02-04 |
Family
ID=47970394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201110283488.XA Active CN103021948B (zh) | 2011-09-22 | 2011-09-22 | 深亚微米半导体器件的工艺集成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103021948B (zh) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181568A (ja) * | 1988-01-11 | 1989-07-19 | Ricoh Co Ltd | 半導体装置 |
| US7034353B2 (en) * | 1998-02-27 | 2006-04-25 | Micron Technology, Inc. | Methods for enhancing capacitors having roughened features to increase charge-storage capacity |
| US20070099407A1 (en) * | 2005-11-01 | 2007-05-03 | Jiong-Ping Lu | Method for fabricating a transistor using a low temperature spike anneal |
| CN101431056A (zh) * | 2007-11-07 | 2009-05-13 | 上海华虹Nec电子有限公司 | 半导体器件制备中源漏注入的方法 |
| CN101621030B (zh) * | 2008-07-02 | 2011-01-12 | 中芯国际集成电路制造(上海)有限公司 | 具有多晶硅接触的自对准mos结构 |
| CN101740576B (zh) * | 2008-11-27 | 2011-11-02 | 上海华虹Nec电子有限公司 | 一种sonos闪存单元及其制造方法 |
| CN101752313B (zh) * | 2008-12-04 | 2012-10-03 | 上海华虹Nec电子有限公司 | 一种具有自对准接触孔的表面沟道pmos器件及制作方法 |
-
2011
- 2011-09-22 CN CN201110283488.XA patent/CN103021948B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN103021948A (zh) | 2013-04-03 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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