JP2008187150A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2008187150A
JP2008187150A JP2007021864A JP2007021864A JP2008187150A JP 2008187150 A JP2008187150 A JP 2008187150A JP 2007021864 A JP2007021864 A JP 2007021864A JP 2007021864 A JP2007021864 A JP 2007021864A JP 2008187150 A JP2008187150 A JP 2008187150A
Authority
JP
Japan
Prior art keywords
film
gate electrode
insulating film
semiconductor device
electrode pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007021864A
Other languages
English (en)
Inventor
Yoshihiro Sato
好弘 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2007021864A priority Critical patent/JP2008187150A/ja
Priority to US11/950,829 priority patent/US20080179687A1/en
Publication of JP2008187150A publication Critical patent/JP2008187150A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】所望のシリサイド組成比を有する金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現する。
【解決手段】第１導電型の第１のＭＩＳトランジスタＰＴｒは、第１の活性領域１００ｂ上に第１のゲート絶縁膜１０３ｂを介して形成され、第１の金属シリサイド膜からなる第１のフルシリサイド化ゲート電極１１５ｂを備え、第２導電型の第２のＭＩＳトランジスタＮＴｒは、第２の活性領域１００ａ上に第２のゲート絶縁膜１０５ａを介して形成され、第２の金属シリサイド膜からなる第２のフルシリサイド化ゲート電極１１５ａを備え、第２のゲート絶縁膜１０５ａと一体に形成され、素子分離領域１０１上から第２のフルシリサイド化ゲート電極１１５ａのゲート幅方向の側面上に亘って延設されたＬ字状絶縁膜１０５ｙとを更に備え、第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極とは電気的に接続している。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関し、特にフルシリサイド化されたゲート電極を有する半導体装置及びその製造方法に関する。
半導体集積回路装置の高集積化及び高速化に伴い、ＭＯＳＦＥＴの微細化が進められており、ゲート絶縁膜の極薄膜化に伴うポリシリコンゲート電極の空乏容量の顕在化及びボロンのチャネル領域への突き抜けの解決策として、ゲート電極のメタル化技術が近年、活発に研究されている。特に、ゲート電極全体を金属シリサイド膜とするフルシリサイド（Fully Silicided：ＦＵＳＩ）化技術は、現状のシリコンプロセス技術を踏襲することができることから有力な技術として注目されている。
ＦＵＳＩ化ゲート電極は、通常のポリシリコンゲート電極を形成する場合と同様に、ゲートパターン形状を有するポリシリコン膜を形成した後、ニッケル等の金属からなる金属膜と反応させることにより形成することができる。
しかし、ポリシリコンゲート電極をＦＵＳＩ化ゲート電極に単純に置換するだけでは、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタのそれぞれにおいて、所望の閾値電圧を得ることが困難になるという問題がある。
この問題を解決するために、ＭＩＳトランジスタの導電型に応じて、ＦＵＳＩ化ゲート電極のシリサイド組成比を変化させる提案がなされている（例えば非特許文献１及び非特許文献２参照）。金属シリサイド膜の仕事関数はそのシリサイド組成比に応じて変化するため、ＦＵＳＩ化ゲート電極のシリサイド組成比を所望の組成比に設定することにより、ＦＵＳＩ化ゲート電極の仕事関数を所望の仕事関数に調整することができるので、ＭＩＳトランジスタの閾値電圧を制御することができる。
ここで、ＦＵＳＩ化ゲート電極のシリサイド組成比は、ＦＵＳＩ化工程でのポリシリコン膜厚と金属膜厚との膜厚比によって決定される。従来の半導体装置の製造方法について、図１３(a) 〜(d) を参照しながら以下に簡単に説明する。図１３(a) 〜(d) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。特に、図１３(a) 〜(d) は、ＦＵＳＩ化工程の前工程とＦＵＳＩ化工程とを含む要部工程断面図である。尚、図中において、簡略的に図示するために、Ｎ型ＭＩＳ形成領域とＰ型ＭＩＳ形成領域とを隣接して図示している。ここで、図中において、左側に示す「Ｎ」とはＮ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはＰ型ＭＩＳ形成領域を示している。また、図中において、簡略的に図示するために、エクステンション領域，ソース・ドレイン領域等の図示を省略している。
通常のポリシリコンゲート電極を有する半導体装置の製造方法と同様の工程を順次経ることにより、図１３(a) に示すように、ｐ型ウェル領域３０２ａにおける素子分離領域３０１によって囲まれたＮ型ＭＩＳ形成領域の活性領域３００ａ上に、ゲート絶縁膜３０３ａを介して、ポリシリコン膜からなるゲート電極形成膜３０４ａを形成すると共に、ｎ型ウェル領域３０２ｂにおける素子分離領域３０１によって囲まれたＰ型ＭＩＳ形成領域の活性領域３００ｂ上に、ゲート絶縁膜３０３ｂを介して、ポリシリコン膜からなるゲート電極形成膜３０４ｂを形成する。ここで、Ｎ型ＭＩＳ形成領域のゲート電極形成膜３０４ａとＰ型ＭＩＳ形成領域のゲート電極形成膜３０４ｂとは、同一の膜厚を有している。その後、ゲート電極形成膜３０４ａ，３０４ｂの側面上にサイドウォール３０５ａ，３０５ｂを形成する。その後、半導体基板３００上の全面に層間絶縁膜３０８を形成した後、層間絶縁膜３０８の表面の平坦化及びエッチングを行うことにより、ゲート電極形成膜３０４ａ，３０４ｂの上面を露出させる。
次に、図１３(b) に示すように、Ｐ型ＭＩＳ形成領域のゲート電極形成膜３０４ｂに対してエッチングを行うことにより、Ｐ型ＭＩＳ形成領域のゲート電極形成膜３０４ｂの膜厚（図１３(b) に示すＰSi参照）を、Ｎ型ＭＩＳ形成領域のゲート電極形成膜３０４ａの膜厚（図１３(b) に示すＮSi参照）よりも小さくする。
次に、図１３(c) に示すように、半導体基板３００上の全面に、各ゲート電極形成膜３０４ａ，３０４ｂを覆うように、例えばニッケルからなる金属膜３０６を形成する。
このようにして、Ｎ型ＭＩＳ形成領域のゲート電極形成膜３０４ａの膜厚に対する金属膜３０６の膜厚、言い換えれば、Ｎ型ＭＩＳ形成領域でのシリコンに対するニッケルの比率Ｎｉ／Ｓｉ（図１３(c) に示す金属膜厚ＮNi，ポリシリコン膜厚ＮSi参照）を、Ｐ型ＭＩＳ形成領域でのシリコンに対するニッケルの比率Ｎｉ／Ｓｉ（図１３(c) に示す金属膜厚ＰNi，ポリシリコン膜厚ＰSi参照）よりも小さく設定する、すなわち、ポリシリコン膜厚と金属膜厚との膜厚比において、Ｎ型ＭＩＳ形成領域での膜厚比のうちＮｉが占める割合を、Ｐ型ＭＩＳ形成領域での膜厚比のうちＮｉが占める割合よりも小さく設定する。
次に、図１３(d) に示すように、熱処理により、Ｎ型ＭＩＳ形成領域のゲート電極形成膜３０４ａ、及びＰ型ＭＩＳ形成領域のゲート電極形成膜３０４ｂのシリコンと金属膜３０６のニッケルとを反応させて、各々の金属シリサイド化を行う。その後、エッチングにより、半導体基板３００上に残存する未反応の金属膜３０６を除去する。
このようにして、Ｎ型ＭＩＳ形成領域には、ゲート電極形成膜３０４ａの全てと金属膜３０６とを反応させて、ＦＵＳＩ化工程でのポリシリコン膜厚ＮSiと金属膜厚ＮNiとの膜厚比に応じたシリサイド組成比を有する金属シリサイド膜からなるＦＵＳＩ化ゲート電極３０７ａを形成すると共に、Ｐ型ＭＩＳ形成領域には、ゲート電極形成膜３０４ｂの全てと金属膜３０６とを反応させて、ＦＵＳＩ化工程でのポリシリコン膜厚ＰSiと金属膜厚ＰNiとの膜厚比に応じたシリサイド組成比を有する金属シリサイド膜からなるＦＵＳＩ化ゲート電極３０７ｂを形成する。
J.A.Kittl et al., "Scalability of Ni FUSI gate processes: phase and Vt control to 30nm gate lengths", VLSI2005 A. Lauwers et al., "CMOS Integration of Dual Work Function Phase Controlled Ni FUSI with Simultaneous Silicidation of NMOS(NiSi) and PMOS(Ni-rich silicide) Gates on HfSiON", IEDM2005
従来の半導体装置の製造方法では、エッチングにより、Ｐ型ＭＩＳ形成領域のゲート電極形成膜のポリシリコン膜厚を調整する。ここで、エッチングによるポリシリコン膜厚の調整を精度良く行うには、エッチング条件、特にエッチングレートとエッチング時間とを精度良く制御することが必要である。
しかしながら、以下に示すように、エッチングレートを精度良く制御することは非常に困難であり、そのため、従来の半導体装置の製造方法では、以下に示す問題がある。
例えば、相異なるロット間において、チャンバー内の温度（言い換えれば、エッチング温度）を均一に調整することは非常に困難であり、そのため、相異なるロット間でのエッチングレートにバラツキが生じる。さらに、同一のロット内においても、各ウェハに対して順次エッチング処理が施される間のチャンバー内の温度を均一に調整することは非常に困難であり、そのため、同一のロット内でのエッチングレートにもバラツキが生じる。このため、従来の半導体装置の製造方法では、相異なるロット間でのエッチングレートのバラツキ、及び同一のロット内でのエッチングレートのバラツキにより、各ウェハ間において、Ｐ型ＭＩＳ形成領域のゲート電極形成膜のポリシリコン膜厚に大きなバラツキが生じる。
また例えば、同一のウェハ内であっても、エッチング面積が大きいポリシリコン膜と、エッチング面積が小さいポリシリコン膜とでは、マイクロローディング効果により、エッチングレートが異なる。このため、従来の半導体装置の製造方法では、エッチング面積の差異によるエッチングレートの差異により、同一のウェハ内であっても、Ｐ型ＭＩＳ形成領域のゲート電極形成膜のポリシリコン膜厚にバラツキが生じる。
このように、従来の半導体装置の製造方法では、各ウェハ間でのポリシリコン膜厚のバラツキ、及び同一のウェハ内でのポリシリコン膜厚のバラツキにより、相異なるＰ型ＭＩＳ形成領域のゲート電極形成膜間において、ポリシリコン膜厚にバラツキが生じ、ポリシリコン膜厚と金属膜厚との膜厚比にバラツキが生じるという問題がある。
また例えば、同一のＰ型ＭＩＳ形成領域のゲート電極形成膜内であっても、ポリシリコン膜表面の端部と中央部とでは、エッチングレートが異なる。このため、従来の半導体装置の製造方法では、端部でのエッチングレートと中央部でのエッチングレートとの差異により、同一のＰ型ＭＩＳ形成領域のゲート電極形成膜内においても、ポリシリコン膜厚にバラツキが生じる、すなわち、ポリシリコン膜表面にラフネスが生じ、ポリシリコン膜厚と金属膜厚との膜厚比にバラツキが生じる（言い換えれば、端部での膜厚比と中央部での膜厚比とが異なる）という問題もある。
このため、従来の半導体装置の製造方法では、相異なるＰ型ＭＩＳ形成領域のゲート電極形成膜間での膜厚比のバラツキにより、相異なるｐ型ＭＩＳトランジスタ間において、金属シリサイド膜のシリサイド組成比にバラツキが生じる。加えて、同一のＰ型ＭＩＳ形成領域のゲート電極形成膜内での膜厚比のバラツキにより、同一のｐ型ＭＩＳトランジスタ内においても、金属シリサイド膜のシリサイド組成比にバラツキが生じる（言い換えれば、端部でのシリサイド比と中央部でのシリサイド比とが異なる）。
従って、従来の半導体装置の製造方法では、ｎ型ＭＩＳトランジスタにおいて、所望のシリサイド組成比の金属シリサイド膜からなるＦＵＳＩ化ゲート電極を得ることは可能であるものの、ｐ型ＭＩＳトランジスタ、すなわち、エッチングによるポリシリコン膜厚調整が施されたＭＩＳトランジスタにおいて、所望のシリサイド組成比の金属シリサイド膜からなるＦＵＳＩ化ゲート電極を得ることができず、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比の金属シリサイド膜からなるＦＵＳＩ化ゲート電極を得ることができないという課題がある。
このため、従来の半導体装置の製造方法では、ｎ型ＭＩＳトランジスタの閾値電圧を所望の閾値電圧に制御することは可能であるものの、ｐ型ＭＩＳトランジスタの閾値電圧を所望の閾値電圧に制御することができず、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、所望の閾値電圧を得ることができない。
前記に鑑み、本発明の目的は、Ｐ型ＭＩＳ形成領域のゲート電極形成膜、及びＮ型ＭＩＳ形成領域のゲート電極形成膜の双方において、その膜厚を所望の膜厚に精度良く調整することにより、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比を有する金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現することである。
前記の目的を達成するため、本発明に係る半導体装置は、第１導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板上における第１の活性領域に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、第１の金属シリサイド膜からなる第１のフルシリサイド化ゲート電極と、第１のフルシリサイド化ゲート電極の側面上に形成された第１のサイドウォールとを備え、第２のＭＩＳトランジスタは、半導体基板上における第２の活性領域に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成され、第１の金属シリサイド膜とは異なるシリサイド組成を有する第２の金属シリサイド膜からなる第２のフルシリサイド化ゲート電極と、第２のフルシリサイド化ゲート電極の側面上に形成された第２のサイドウォールとを備え、第２のゲート絶縁膜と一体に形成され、半導体基板における第１の活性領域と第２の活性領域との間に形成された素子分離領域上から第２のフルシリサイド化ゲート電極のゲート幅方向の側面上に亘って延設されたＬ字状の断面形状を有するＬ字状絶縁膜とを更に備え、第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極とは電気的に接続していることを特徴とする。
本発明に係る半導体装置によると、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタとして、従来のようにエッチングによる膜厚調整が施されたＭＩＳトランジスタが用いられることはないため、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比の金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現することができるので、所望の閾値電圧を精度良く得ることができる。
本発明に係る半導体装置において、Ｌ字状絶縁膜の上面は、第１のフルシリサイド化ゲート電極及び第２のフルシリサイド化ゲート電極の上面よりも高さが低く、第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極とは、Ｌ字状絶縁膜上において接触していることが好ましい。
このようにすると、第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極との接触により、第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極との電気的接続を確保することができる。
本発明に係る半導体装置において、第１のフルシリサイド化ゲート電極及び第２のフルシリサイド化ゲート電極上にＬ字状絶縁膜を跨いで形成され、第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極とを電気的に接続するコンタクトプラグを更に備えていることが好ましい。
このようにすると、コンタクトプラグにより、第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極との電気的接続を確実に確保することができる。
本発明に係る半導体装置において、第１のＭＩＳトランジスタは、第１の活性領域における第１のフルシリサイド化ゲート電極の側方下に位置する領域に形成された第１のエクステンション領域と、第１の活性領域における第１のサイドウォールの側方下に位置する領域に形成された第１のソース・ドレイン領域とを更に備え、第２のＭＩＳトランジスタは、第２の活性領域における第２のフルシリサイド化ゲート電極の側方下に位置する領域に形成された第２のエクステンション領域と、第２の活性領域における第２のサイドウォールの側方下に位置する領域に形成された第２のソース・ドレイン領域とを更に備えていることが好ましい。
また、本発明に係る半導体装置において、第１のＭＩＳトランジスタは、第１のソース・ドレイン領域の上部に形成された第１のシリサイド膜を更に備え、第２のＭＩＳトランジスタは、第２のソース・ドレイン領域の上部に形成された第２のシリサイド膜を更に備えていることが好ましい。
また、本発明に係る半導体装置において、第１のフルシリサイド化ゲート電極の上面と第２のフルシリサイド化ゲート電極の上面とは高さが異なることが好ましい。
また、本発明に係る半導体装置において、第１の金属シリサイド膜はＮｉ31Ｓｉ12、Ｎｉ3Ｓｉ又はＮｉ2Ｓｉからなり、第２の金属シリサイド膜はＮｉＳｉからなることが好ましい。
また、本発明に係る半導体装置において、第１の金属シリサイド膜はＮｉ2（ＳｉＧｅ）又はＮｉ3（ＳｉＧｅ）2からなり、第２の金属シリサイド膜はＮｉＳｉからなることが好ましい。
また、本発明に係る半導体装置において、第１のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであることが好ましい。
また、本発明に係る半導体装置において、第１のゲート絶縁膜及び第２のゲート絶縁膜は、比誘電率が１０以上の高誘電率膜を含むことが好ましく、例えば金属酸化物を含むことが好ましく、具体的には例えば、ハフニウム（Ｈｆ）を含む酸化物、タンタル（Ｔａ）を含む酸化物、ランタン（Ｌａ）を含む酸化物、及びアルミニウム（Ａｌ）を含む酸化物からなる酸化物群のうち少なくとも１つを含むことが好ましい。
このようにすると、フェルミレベルピンニングが緩和されるので、ｎ型ＭＩＳトランジスタ、及びｐ型ＭＩＳトランジスタの各々での閾値電圧の制御性が向上する。
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、第１導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタとを備えた半導体装置の製造方法において、半導体基板に、素子分離領域により互いに分離された第１の活性領域及び第２の活性領域を形成する工程（ａ）と、第１の活性領域上に、第１の絶縁膜、及び第１の膜厚を有する第１のシリコン膜を順次形成する工程（ｂ）と、工程（ｂ）よりも後に、半導体基板上の全面に、第２の絶縁膜、及び第１の膜厚よりも大きい第２の膜厚を有する第２のシリコン膜を順次形成する工程（ｃ）と、工程（ｃ）よりも後に、第２のシリコン膜、第２の絶縁膜、第１のシリコン膜、及び第１の絶縁膜をパターニングすることにより、第１の活性領域上に、第１の絶縁膜からなる第１のゲート絶縁膜、及び第１のシリコン膜からなる第１のゲート電極形成膜を有する第１のゲート電極パターンを形成すると共に、第２のシリコン膜、及び第２の絶縁膜をパターニングすることにより、第２の活性領域上に、第２の絶縁膜からなる第２のゲート絶縁膜、及び第２のシリコン膜からなる第２のゲート電極形成膜を有する第２のゲート電極パターンを形成する工程（ｄ）と、第１のゲート電極パターンの側面上に第１のサイドウォールを形成すると共に、第２のゲート電極パターンの側面上に第２のサイドウォールを形成する工程（ｅ）と、工程（ｅ）よりも後に、第１のゲート電極パターンにおける第２のシリコン膜及び第２の絶縁膜を順次除去して、第１のゲート電極パターンにおける第１のゲート電極形成膜を露出する工程（ｆ）と、工程（ｆ）よりも後に、第１のゲート電極パターンにおける第１のゲート電極形成膜、及び第２のゲート電極パターンにおける第２のゲート電極形成膜上に金属膜を形成する工程（ｇ）と、熱処理により、第１のゲート電極パターンにおける第１のゲート電極形成膜の全てと金属膜とを反応させて第１の金属シリサイド膜からなる第１のフルシリサイド化ゲート電極を形成すると共に、第２のゲート電極パターンにおける第２のゲート電極形成膜の全てと金属膜とを反応させて、第１の金属シリサイド膜とは異なるシリサイド組成を有する第２の金属シリサイド膜からなる第２のフルシリサイド化ゲート電極を形成する工程（ｈ）とを備え、工程（ｃ）は、素子分離領域上及び第２のシリコン膜の側面上に、第２の絶縁膜からなるＬ字状絶縁膜形成膜を形成する工程を含み、工程（ｄ）は、Ｌ字状絶縁膜形成膜をパターニングすることにより、素子分離領域上及び第２のゲート電極形成膜の側面上に、Ｌ字状絶縁膜を形成する工程を含み、第１のＭＩＳトランジスタを構成する第１のフルシリサイド化ゲート電極と、第２のＭＩＳトランジスタを構成する第２のフルシリサイド化ゲート電極とは電気的に接続していることを特徴とする。
本発明に係る半導体装置の製造方法によると、第１のゲート電極形成膜を構成する第１のシリコン膜の形成工程と、第２のゲート電極形成膜を構成する第２のシリコン膜の形成工程とを別途に行い、各工程において、各シリコン膜の膜厚を所望の膜厚、すなわち、各ゲート電極形成膜の膜厚と対応する膜厚に予め設定するため、従来のようにエッチングによるゲート電極形成膜の膜厚調整を行うことなく、第１のゲート電極形成膜及び第２のゲート電極形成膜の膜厚を所望の膜厚に調整することができる。
従って、第１のゲート電極形成膜及び第２のゲート電極形成膜の双方において、その膜厚を精度良く調整することができるので、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比の金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く形成することができるので、所望の閾値電圧を精度良く得ることができる。
本発明に係る半導体装置の製造方法において、工程（ｆ）は、第１のゲート電極パターンにおける第２のシリコン膜を除去して、第１のゲート電極パターンにおける第２の絶縁膜を露出すると共に、第２のゲート電極パターンにおける第２のゲート電極形成膜のうちＬ字状絶縁膜上に存在する部分を除去して、Ｌ字状絶縁膜を露出する工程（ｆ１）と、工程（ｆ１）の後に、第１のゲート電極パターンにおける第２の絶縁膜を除去して、第１のゲート電極パターンにおける第１のゲート電極形成膜を露出すると共に、Ｌ字状絶縁膜における第１のゲート電極形成膜の上面上に存在する部分を除去する工程（ｆ２）とを含むことが好ましい。
また、本発明に係る半導体装置の製造方法において、工程（ｆ２）は、Ｌ字状絶縁膜における第１のゲート電極形成膜と第２のゲート電極形成膜との間に存在する部分を除去して、Ｌ字状絶縁膜の上面高さを第１のゲート電極形成膜の上面高さよりも低くして、第１のゲート電極形成膜と第２のゲート電極形成膜との間に溝を形成する工程を更に含み、工程（ｇ）は、溝内に金属膜を埋め込む工程を含み、工程（ｈ）は、Ｌ字状絶縁膜上において互いに接触するように、第１のフルシリサイド化ゲート電極及び第２のフルシリサイド化ゲート電極を形成する工程を含むことが好ましい。
このようにすると、第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極との接触により、第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極との電気的接続を確保することができる。
本発明に係る半導体装置の製造方法において、工程（ｈ）よりも後に、第１のフルシリサイド化ゲート電極及び第２のフルシリサイド化ゲート電極上に、Ｌ字状絶縁膜を跨いで、第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極とを電気的に接続するコンタクトプラグを形成する工程（ｉ）を更に備えることが好ましい。
このようにすると、第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極との電気的接続を確実に確保することができる。
本発明に係る半導体装置の製造方法において、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に、第１の活性領域における第１のゲート電極パターンの側方下に位置する領域に、第１のエクステンション領域を形成すると共に、第２の活性領域における第２のゲート電極パターンの側方下に位置する領域に、第２のエクステンション領域を形成する工程（ｊ）を更に備え、工程（ｅ）よりも後で且つ工程（ｆ）よりも前に、第１の活性領域における第１のサイドウォールの側方下に位置する領域に、第１のソース・ドレイン領域を形成すると共に、第２の活性領域における第２のサイドウォールの側方下に位置する領域に、第２のソース・ドレイン領域を形成する工程（ｋ）を更に備えることが好ましい。
また、本発明に係る半導体装置の製造方法において、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、第２のシリコン膜上に保護膜を形成する工程（ｌ）を更に備え、工程（ｄ）は、保護膜、第２のシリコン膜、第２の絶縁膜、第１のシリコン膜、及び第１の絶縁膜をパターニングすることにより、第１の活性領域上に、上部に保護膜からなる第１の保護膜が形成された第１のゲート電極パターンを形成すると共に、保護膜、第２のシリコン膜、及び第２の絶縁膜をパターニングすることにより、第２の活性領域上に、上部に保護膜からなる第２の保護膜が形成された第２のゲート電極パターンを形成する工程を含み、工程（ｋ）よりも後で且つ工程（ｆ）よりも前に、第１のソース・ドレイン領域の上部に第１のシリサイド膜を形成すると共に、第２のソース・ドレイン領域の上部に第２のシリサイド膜を形成する工程（ｍ）を更に備え、工程（ｆ）は、第１の保護膜及び第２の保護膜を除去する工程を更に含むことが好ましい。
また、本発明に係る半導体装置の製造方法において、工程（ｆ）は、第１のゲート電極パターンにおける第１の保護膜を除去して、第１のゲート電極パターンにおける第２のシリコン膜を露出すると共に、第２のゲート電極パターンにおける第２の保護膜を除去して、第２のゲート電極パターンにおける第２のゲート電極形成膜を露出する工程（ｆａ）と、工程（ｆａ）の後に、第１のゲート電極パターンにおける第２のシリコン膜を除去して、第１のゲート電極パターンにおける第２の絶縁膜を露出すると共に、第２のゲート電極パターンにおける第２のゲート電極形成膜のうちＬ字状絶縁膜上に存在する部分を除去して、Ｌ字状絶縁膜を露出する工程（ｆｂ）と、工程（ｆｂ）の後に、第１のゲート電極パターンにおける第２の絶縁膜を除去して、第１のゲート電極パターンにおける第１のゲート電極形成膜を露出すると共に、Ｌ字状絶縁膜における第１のゲート電極形成膜の上面上に存在する部分を除去する工程（ｆｃ）とを含むことが好ましい。
また、本発明に係る半導体装置の製造方法において、工程（ｆｃ）は、Ｌ字状絶縁膜における第１のゲート電極形成膜と第２のゲート電極形成膜との間に存在する部分を除去する工程を更に含むことが好ましい。
このようにすると、第１のゲート電極形成膜と第２のゲート電極形成膜との間に溝を設けることができるため、溝内に金属膜を埋め込むことにより、フルシリサイド化工程での第１のフルシリサイド化ゲート電極及び第２のフルシリサイド化ゲート電極の膨張によって、Ｌ字状絶縁膜上において第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極とを接触させることができる。
本発明に係る半導体装置の製造方法において、工程（ｆａ）は、エッチングにより、第１のゲート電極パターンにおける第１の保護膜、及び第２のゲート電極パターンにおける第２の保護膜を除去する工程であることが好ましい。
また、本発明に係る半導体装置の製造方法において、工程（ｆａ）は、化学機械的研磨法により、第１のゲート電極パターンにおける第１の保護膜、及び第２のゲート電極パターンにおける第２の保護膜を除去する工程であることが好ましい。
このようにすると、エッチング工程の削減を図ることができる。
また、本発明に係る半導体装置の製造方法において、工程（ｆ）は、第１のゲート電極パターンにおける第１の保護膜を除去して、第１のゲート電極パターンにおける第２のシリコン膜を露出すると共に、第２のゲート電極パターンにおける第２の保護膜のうちＬ字状絶縁膜上に存在する部分を除去して、第２のゲート電極パターンにおける第２のゲート電極形成膜のうちＬ字状絶縁膜上に存在する部分を露出する工程（ｆａ）と、工程（ｆａ）の後に、第１のゲート電極パターンにおける第２のシリコン膜を除去して、第１のゲート電極パターンにおける第２の絶縁膜を露出すると共に、第２のゲート電極パターンにおける第２のゲート電極形成膜のうちＬ字状絶縁膜上に存在する部分を除去して、Ｌ字状絶縁膜を露出する工程（ｆｂ）と、工程（ｆｂ）の後に、第１のゲート電極パターンにおける第２の絶縁膜を除去して、第１のゲート電極パターンにおける第１のゲート電極形成膜を露出すると共に、第２のゲート電極パターンにおける第２の保護膜のうちＬ字状絶縁膜上に存在する部分以外の部分を除去して、第２のゲート電極パターンにおける第２のゲート電極形成膜を露出する工程（ｆｃ）とを含み、工程（ｆｃ）は、Ｌ字状絶縁膜における第１のゲート電極形成膜の上面上に存在する部分を除去した後、Ｌ字状絶縁膜における第１のゲート電極形成膜と第２のゲート電極形成膜との間に存在する部分を除去する工程を含むことが好ましい。
このようにすると、エッチングマスクとして、残存する第２の保護膜（詳細には、第２のゲート電極パターンにおける第２の保護膜のうちＬ字状絶縁膜上に存在する部分以外の部分）を利用して、第１のゲート電極パターンにおける第２のシリコン膜、及び第２のゲート電極パターンにおける第２のゲート電極形成膜のうち残存する第２の保護膜の開口に露出する部分を除去することができる。
本発明に係る半導体装置の製造方法において、第１のシリコン膜及び第２のシリコン膜は、ポリシリコン膜又はアモルファスシリコン膜であることが好ましい。
このようにすると、例えばＮｉ31Ｓｉ12、Ｎｉ3Ｓｉ又はＮｉ2Ｓｉからなる第１のフルシリサイド化ゲート電極を形成すると共に、例えばＮｉＳｉからなる第２のフルシリサイド化ゲート電極を形成することができる。
また、本発明に係る半導体装置の製造方法において、第１のシリコン膜はＳｉＧｅ膜であり、第２のシリコン膜はポリシリコン膜又はアモルファスシリコン膜であることが好ましい。
このようにすると、例えばＮｉ2（ＳｉＧｅ）又はＮｉ3（ＳｉＧｅ）2からなる第１のフルシリサイド化ゲート電極を形成すると共に、例えばＮｉＳｉからなる第２のフルシリサイド化ゲート電極を形成することができる。
本発明に係る半導体装置の製造方法において、金属膜は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、及びイッテルビウム（Ｙｂ）からなる金属群のうち、少なくとも１つを含むことが好ましい。
本発明に係る半導体装置及びその製造方法によると、第１のゲート電極形成膜（Ｐ型ＭＩＳ形成領域のゲート電極形成膜）を構成する第１のシリコン膜の形成工程と、第２のゲート電極形成膜（Ｎ型ＭＩＳ形成領域のゲート電極形成膜）を構成する第２のシリコン膜の形成工程とを別途に行い、各工程において、各シリコン膜の膜厚を所望の膜厚、すなわち、各ゲート電極形成膜の膜厚と対応する膜厚に予め設定するため、従来のようにエッチングによるゲート電極形成膜の膜厚調整を行うことなく、第１のゲート電極形成膜及び第２のゲート電極形成膜の膜厚を所望の膜厚に調整することができる。
従って、第１のゲート電極形成膜及び第２のゲート電極形成膜の双方において、その膜厚を所望の膜厚に精度良く調整することができるので、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比の金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く形成することができるので、所望の閾値電圧を精度良く得ることができる。
以下に、本発明の各実施形態について、図面を参照しながら説明する。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(d) ，図２(a) 〜(c) ，及び図３(a) 〜(c) 、並びに図４(a) 〜(d) ，及び図５(a) 〜(c) を参照しながら説明する。図１(a) 〜(d) ，図２(a) 〜(c) ，及び図３(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域Ｎを示し、右側にＰ型ＭＩＳ形成領域Ｐを示している。一方、図４(a) 〜(d) ，及び図５(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。尚、図中において、簡略的に図示するために、Ｎ型ＭＩＳ形成領域とＰ型ＭＩＳ形成領域とを隣接して図示している。ここで、左側に示す「Ｎ」とはＮ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはＰ型ＭＩＳ形成領域を示している。
ここで、図２(a) に示す工程と図４(a) に示す工程とが対応し、図２(b) に示す工程と図５(c) に示す工程とが対応している。従って、以下の説明では、図１(a) 〜(d) ，図２(a) と対応する図４(a) ，図４(b) 〜(d) ，図５(a) 〜(b) ，図５(c) と対応する図２(b) ，図２(c) ，並びに図３(a) 〜(c) の各工程順に行う。
まず、図１(a) に示すように、例えば埋め込み素子分離（Ｓhallow Ｔrench Ｉsolation：ＳＴＩ）法により、例えばｐ型シリコンからなる半導体基板１００の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０１を選択的に形成する。これにより、Ｎ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ａが形成され、Ｐ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ｂが形成される。その後、リソグラフィ法及びイオン注入法により、半導体基板１００におけるＮ型ＭＩＳ形成領域に、例えばＢ（ホウ素）等のｐ型不純物を注入する一方、半導体基板１００におけるＰ型ＭＩＳ形成領域に、例えばＰ（リン）等のｎ型不純物を注入した後、半導体基板１００に対して例えば８５０℃，３０秒間の熱処理を施すことにより、半導体基板１００におけるＮ型ＭＩＳ形成領域に、ｐ型ウェル領域１０２ａを形成する一方、半導体基板１００におけるＰ型ＭＩＳ形成領域に、ｎ型ウェル領域１０２ｂを形成する。
次に、図１(b) に示すように、希釈フッ酸処理により、半導体基板１００の表面を洗浄した後、例えばＩＳＳＧ（Ｉn-Ｓitu Ｓtream Ｇeneration）酸化法により、半導体基板１００の表面に、例えば膜厚が２ｎｍのシリコン酸化膜からなる第１の絶縁膜形成膜１０３Ｂを形成する。その後、例えばＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法により、第１の絶縁膜形成膜１０３Ｂ上に、例えば膜厚が４０ｎｍのポリシリコン膜からなる第１のシリコン膜形成膜１０４Ｂを堆積する。
次に、図１(c) に示すように、フォトリソグラフィ法により、半導体基板１００上に、Ｎ型ＭＩＳ形成領域を開口しＰ型ＭＩＳ形成領域を覆うレジストマスクパターンＲｅ１を形成した後、レジストマスクパターンＲｅ１をマスクにして、ドライエッチングにより、第１のシリコン膜形成膜１０４Ｂ及び第１の絶縁膜形成膜１０３ＢにおけるＮ型ＭＩＳ形成領域に存在する部分を順次除去する。
このようにして、図１(c) に示すように、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上に、膜厚が２ｎｍのシリコン酸化膜からなる第１の絶縁膜（ここで、第１の絶縁膜は、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上に形成された第１のゲート絶縁膜形成膜を含む）１０３を介して、膜厚が４０ｎｍのポリシリコン膜からなる第１のシリコン膜１０４が形成される。ここで、第１のシリコン膜１０４は、ＣＶＤ法を用いて、その膜厚が調整されている。
次に、図１(d) に示すように、レジストマスクパターンＲｅ１を除去した後、希釈フッ酸処理により、半導体基板１００の表面を洗浄する。その後、半導体基板１００上の全面に、例えば膜厚が２ｎｍのシリコン酸化膜からなる第２の絶縁膜１０５を形成する。
このとき、第２の絶縁膜１０５は、半導体基板１００上の全面に形成されるため、図１(d) に示すように、Ｎ型ＭＩＳ形成領域の活性領域１００ａ上に形成された第２のゲート絶縁膜形成膜１０５Ｘと、素子分離領域１０１上から第１のシリコン膜１０４のゲート幅方向の側面上に亘って形成されたＬ字状絶縁膜形成膜１０５Ｙと、第１のシリコン膜１０４上に形成されたエッチングストッパ膜形成膜１０５Ｚとを有している。
その後、例えばＣＶＤ法により、第２の絶縁膜１０５上に、例えば膜厚が１２０ｎｍのポリシリコン膜を堆積した後、化学機械研磨（ＣＭＰ）法により、ポリシリコン膜の表面の平坦化を行う。これにより、半導体基板１００上の全面に、Ｎ型ＭＩＳ形成領域での膜厚が１００ｎｍ、及びＰ型ＭＩＳ形成領域での膜厚が６０ｎｍのポリシリコン膜からなる第２のシリコン膜１０６が形成される。
このようにして、図１(d) に示すように、Ｎ型ＭＩＳ形成領域の活性領域１００ａ上に、膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜１０５Ｘを介して、膜厚が１００ｎｍのポリシリコン膜からなる第２のシリコン膜１０６が形成される。ここで、第２のシリコン膜１０６は、ＣＶＤ法及びＣＭＰ法を用いて、その膜厚が調整されている。
次に、図２(a) 及び図４(a) に示すように、例えばＣＶＤ法により、第２のシリコン膜１０６上に、シリコン酸化膜からなる保護膜１０７を形成する。ここで、図２(a) に示す工程と図４(a) に示す工程とは対応する工程であって、図２(a) はゲート幅方向の断面図であり、一方、図４(a) はゲート長方向の断面図である。
次に、図４(b) に示すように、フォトリソグラフィ法により、保護膜１０７上に、ゲートパターン形状を有するレジストマスクパターン（図示せず）を形成する。その後、レジストマスクパターンをマスクにして、ドライエッチングにより、Ｎ型ＭＩＳ形成領域において、保護膜１０７，第２のシリコン膜１０６，並びに第２のゲート絶縁膜形成膜１０５Ｘ及びＬ字状絶縁膜形成膜１０５Ｙにおけるレジストマスクパターンの開口に露出する部分を順次除去する。一方、Ｐ型ＭＩＳ形成領域において、保護膜１０７，第２のシリコン膜１０６，エッチングストッパ膜形成膜１０５Ｚ，第１のシリコン膜１０４，及び第１のゲート絶縁膜形成膜を含む第１の絶縁膜１０３におけるレジストマスクパターンの開口に露出する部分を順次除去する。
このようにして、Ｎ型ＭＩＳ形成領域の活性領域１００ａ上に、ゲートパターン形状を有する第２のゲート絶縁膜１０５ａ、第２のゲート電極形成膜１０６ａ、及び第２の保護膜１０７ａが順次形成される。これにより、図４(b) に示すように、第２のゲート絶縁膜１０５ａ及び第２のゲート電極形成膜１０６ａを有し、上部に第２の保護膜１０７ａが形成された第２のゲート電極パターン１０８ａが形成される。尚、第２のゲート電極形成膜１０６ａは、ＣＶＤ法及びＣＭＰ法を用いて、その膜厚が調整されている。
一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上に、ゲートパターン形状を有する第１のゲート絶縁膜１０３ｂ、第１のゲート電極形成膜１０４ｂ、エッチングストッパ膜１０５ｂ、シリコン膜１０６ｂ、及び第１の保護膜１０７ｂが順次形成される。これにより、図４(b) に示すように、第１のゲート絶縁膜１０３ｂ及び第１のゲート電極形成膜１０４ｂを有し、上部に第１の保護膜１０７ｂが形成された第１のゲート電極パターン１０８ｂが形成される。尚、第１のゲート電極形成膜１０４ｂは、ＣＶＤ法を用いて、その膜厚が調整されている。
ここで、図４(b) に示す断面図はゲート長方向の断面図であるため、図示されないが、このとき、素子分離領域１０１上から第２のゲート電極形成膜１０６ａのゲート幅方向の側面上に亘って、Ｌ字状の断面形状を有するＬ字状絶縁膜（後述する図２(b) に示す１０５ｙ参照）が形成される。
次に、図４(c) に示すように、Ｎ型ＭＩＳ形成領域の活性領域１００ａに、第２のゲート電極パターン１０８ａをマスクにして、ｎ型不純物を注入することにより、活性領域１００ａにおける第２のゲート電極パターン１０８ａの側方下に位置する領域に、ｎ型エクステンション領域１０９ａを自己整合的に形成する。一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂに、第１のゲート電極パターン１０８ｂをマスクにして、ｐ型不純物を注入することにより、活性領域１００ｂにおける第１のゲート電極パターン１０８ｂの側方下に位置する領域に、ｐ型エクステンション領域１０９ｂを自己整合的に形成する。
その後、例えばＣＶＤ法により、半導体基板１００上の全面に、各ゲート電極パターン１０８ａ，１０８ｂを覆うように、例えば膜厚が５０ｎｍのシリコン窒化膜を堆積した後、シリコン窒化膜に対して異方性エッチングを行うことにより、各ゲート電極パターン１０８ａ，１０８ｂの側面上に、シリコン窒化膜からなるサイドウォール１１０ａ，１１０ｂを形成する。
その後、Ｎ型ＭＩＳ形成領域の活性領域１００ａに、第２のゲート電極パターン１０８ａ及びサイドウォール１１０ａをマスクにして、ｎ型不純物を注入する一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂに、第１のゲート電極パターン１０８ｂ及びサイドウォール１１０ｂをマスクにして、ｐ型不純物を注入する。その後、熱処理を行うことにより、Ｎ型ＭＩＳ形成領域の活性領域１００ａにおけるサイドウォール１１０ａの側方下に位置する領域に、ｎ型エクステンション領域１０９ａの接合部よりも深い接合部を有するｎ型ソース・ドレイン領域１１１ａを自己整合的に形成する一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂにおけるサイドウォール１１０ｂの側方下に位置する領域に、ｐ型エクステンション領域１０９ｂの接合部よりも深い接合部を有するｐ型ソース・ドレイン領域１１１ｂを自己整合的に形成する。
次に、図４(d) に示すように、ｎ型ソース・ドレイン領域１１１ａ及びｐ型ソース・ドレイン領域１１１ｂの表面に形成された自然酸化膜（図示せず）を除去した後、スパッタリング法により、半導体基板１００上の全面に、例えば膜厚が１０ｎｍのニッケルからなる金属膜（図示せず）を堆積する。その後、窒素雰囲気中，３２０℃の下、半導体基板１００に対して１回目のＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理を行うことにより、各ソース・ドレイン領域１１１ａ，１１１ｂのシリコンと金属膜のニッケルとを反応させて、各々の金属シリサイド化を行う。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１００を浸漬することにより、素子分離領域１０１、保護膜１０７ａ，１０７ｂ、及びサイドウォール１１０ａ，１１０ｂ等上に残存する未反応の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、半導体基板１００に対して２回目のＲＴＡ処理を行う。
このようにして、Ｎ型ＭＩＳ形成領域には、ｎ型ソース・ドレイン領域１１１ａの上部と金属膜とを反応させて、シリサイド膜１１２ａを形成する。一方、Ｐ型ＭＩＳ形成領域には、ｐ型ソース・ドレイン領域１１１ｂの上部と金属膜とを反応させて、シリサイド膜１１２ｂを形成する。
次に、図５(a) に示すように、半導体基板１００上の全面に、各ゲート電極パターン１０８ａ，１０８ｂを覆うように、例えばシリコン酸化膜からなる第１の層間絶縁膜１１３を形成した後、ＣＭＰ法により、第１の層間絶縁膜１１３の表面の平坦化を行う。
次に、図５(b) に示すように、ポリシリコン膜（第２のゲート電極形成膜１０６ａ，シリコン膜１０６ｂ）及びシリコン窒化膜（サイドウォール１１０ａ，１１０ｂ）に対するエッチング選択比が大きいドライエッチング又はウェットエッチングにより、第１の層間絶縁膜１１３（シリコン酸化膜）における第２のゲート電極形成膜１０６ａ及びシリコン膜１０６ｂの上面上に存在する部分と、Ｎ型ＭＩＳ形成領域の第２の保護膜１０７ａ（シリコン酸化膜）と、Ｐ型ＭＩＳ形成領域の第１の保護膜１０７ｂ（シリコン酸化膜）とを除去する。
このようにして、図５(b) に示すように、Ｎ型ＭＩＳ形成領域では、第２のゲート電極パターン１０８ａにおける第２のゲート電極形成膜１０６ａの上面を露出させる。一方、Ｐ型ＭＩＳ形成領域では、第１のゲート電極パターン１０８ｂにおけるシリコン膜１０６ｂの上面を露出させる。
次に、図５(c) 及び図２(b) に示すように、フォトリソグラフィ法により、半導体基板１００上に、レジストマスクパターンＲｅ２を形成する。ここで、図２(b) に示す工程と図５(c) に示す工程とは対応する工程であって、図２(b) はゲート幅方向の断面図であり、一方、図５(c) はゲート長方向の断面図である。
次に、図２(c) に示すように、レジストマスクパターンＲｅ２をマスクにして、ドライエッチングにより、Ｎ型ＭＩＳ形成領域において、第２のゲート電極パターン１０８ａにおける第２のゲート電極形成膜１０６ａのうちＬ字状絶縁膜１０５ｙ上に存在する部分を除去して、Ｌ字状絶縁膜１０５ｙの上面を露出させる。一方、Ｐ型ＭＩＳ形成領域において、第１のゲート電極パターン１０８ｂにおけるシリコン膜１０６ｂを除去して、第１のゲート電極パターン１０８ｂにおけるエッチングストッパ膜１０５ｂの上面を露出させる。
その後、レジストマスクパターンＲｅ２をマスクにして、ドライエッチング又はウェットエッチングにより、Ｎ型ＭＩＳ形成領域において、Ｌ字状絶縁膜１０５ｙにおける第１のゲート電極形成膜１０４ｂの上面上に存在する部分を除去して、Ｌ字状絶縁膜１０５ｙにおける第２のゲート電極形成膜１０６ａと第１のゲート電極形成膜１０４ｂとの間に存在する部分を露出させる。一方、Ｐ型ＭＩＳ形成領域において、第１のゲート電極パターン１０８ｂにおけるエッチングストッパ膜１０５ｂを除去して、第１のゲート電極パターン１０８ｂにおける第１のゲート電極形成膜１０４ｂの上面を露出させる。このとき、エッチングストッパ膜（シリコン酸化膜）１０５ｂは、第１のゲート電極形成膜（ポリシリコン膜）１０４ｂとは異なるエッチング特性であるため、エッチングストッパ膜１０５ｂのみを選択的に除去することができる。ここで、Ｌ字状絶縁膜１０５ｙの上面は、第１のゲート電極形成膜１０４ｂの上面と連続している。
その後、レジストマスクパターンＲｅ２をマスクにして、更なるドライエッチング又はウェットエッチングにより、Ｌ字状絶縁膜１０５ｙにおける第２のゲート電極形成膜１０６ａと第１のゲート電極形成膜１０４ｂとの間に存在する部分を除去して、Ｌ字状絶縁膜１０５ｙの上面高さを、第１のゲート電極形成膜１０４ｂの上面高さよりも低くして、第２のゲート電極形成膜１０６ａと第１のゲート電極形成膜１０４ｂとの間に溝Ｒを形成する。このとき、Ｌ字状絶縁膜（シリコン酸化膜）１０５ｙは、第１のゲート電極形成膜（ポリシリコン膜）１０４ｂとは異なるエッチング特性であるため、Ｌ字状絶縁膜１０５ｙのみを選択的に除去することができる。
このようにして、図２(c) に示すように、Ｎ型ＭＩＳ形成領域の活性領域１００ａ上に、膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜１０５ａを介して、膜厚が１００ｎｍのポリシリコン膜からなる第２のゲート電極形成膜１０６ａを形成すると共に、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上に、膜厚が２ｎｍのシリコン酸化膜からなる第１のゲート絶縁膜１０３ｂを介して、膜厚が４０ｎｍのポリシリコン膜からなる第１のゲート電極形成膜１０４ｂを形成する。
ここで、図２(c) に示すように、Ｌ字状絶縁膜１０５ｙは、第２のゲート絶縁膜１０５ａと一体に形成され、素子分離領域１０１上から第２のゲート電極形成膜１０６ａのゲート幅方向の側面上に亘って延設され、その断面形状はＬ字状である。また、Ｌ字状絶縁膜１０５ｙの上面は、Ｐ型ＭＩＳ形成領域の第１のゲート電極形成膜１０４ｂの上面よりも高さが低い。
次に、図３(a) に示すように、レジストマスクパターンＲｅ２を除去した後、例えばスパッタリング法により、半導体基板１００上の全面に、Ｎ型ＭＩＳ形成領域の第２のゲート電極形成膜１０６ａ、及びＰ型ＭＩＳ形成領域の第１のゲート電極形成膜１０４ｂを覆うように、例えば膜厚が７０ｎｍのニッケルからなる金属膜１１４を堆積する。
次に、図３(b) に示すように、窒素雰囲気中，３８０℃の下、半導体基板１００に対してＲＴＡ処理を行うことにより、Ｎ型ＭＩＳ形成領域の第２のゲート電極形成膜１０６ａ、及びＰ型ＭＩＳ形成領域の第１のゲート電極形成膜１０４ｂのシリコンと、金属膜１１４のニッケルとを反応させて、各々の金属シリサイド化を行う。その後、半導体基板１００上に残存する未反応の金属膜１１４を除去する。
このようにして、Ｎ型ＭＩＳ形成領域には、第２のゲート電極形成膜１０６ａの全てと金属膜１１４とを反応させて、例えばＮｉＳｉからなるＦＵＳＩ化ゲート電極１１５ａを形成する。一方、Ｐ型ＭＩＳ形成領域には、第１のゲート電極形成膜１０４ｂの全てと金属膜１１４とを反応させて、例えばＮｉ3ＳｉからなるＦＵＳＩ化ゲート電極１１５ｂを形成する。ここで、Ｐ型ＭＩＳ形成領域では、第１のゲート電極形成膜１０４ｂの膜厚（４０ｎｍ）に対して金属膜１１４の膜厚（７０ｎｍ）の方が厚いので、フルシリサイド工程におけるＲＴＡ処理の処理時間を長くするほど金属リッチなシリサイド膜が形成される。従って、ＲＴＡ処理の処理時間を制御することによって、ＦＵＳＩ化ゲート電極１１５ｂとしてＮｉ3Ｓｉの他に、Ｎｉ31Ｓｉ12又はＮｉ2Ｓｉを選択的に形成することができる。一方、Ｎ型ＭＩＳ形成領域では、第２のゲート電極形成膜１０６ａの膜厚（１００ｎｍ）に対して金属膜１１４の膜厚（７０ｎｍ）の方が薄いので、ＲＴＡ処理の処理時間を長くしてもシリサイド組成比の変化は殆ど生じることはない。
このとき、各ＦＵＳＩ化ゲート電極１１５ａ，１１５ｂは全体的に膨張するため、図３(b) に示すように、Ｎ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極１１５ａとＰ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極１１５ｂとは、Ｌ字状絶縁膜１０５ｙ上において互いに接触するので、ＦＵＳＩ化ゲート電極１１５ａとＦＵＳＩ化ゲート電極１１５ｂとの電気的接続を確保することができる。
次に、図３(c) に示すように、例えばＣＶＤ法により、半導体基板１００上の全面に、各ＦＵＳＩ化ゲート電極１１５ａ，１１５ｂを覆うように、第２の層間絶縁膜１１６を形成した後、ＣＭＰ法により、第２の層間絶縁膜１１６の表面の平坦化を行う。
次に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、第２の層間絶縁膜１１６上に、レジストマスクパターン（図示せず）を形成した後、レジストマスクパターンをマスクにして、ドライエッチングにより、第１の層間絶縁膜１１３及び第２の層間絶縁膜１１６中に、各ソース・ドレイン領域１１１ａ，１１１ｂの上部に形成された各シリサイド膜１１２ａ，１１２ｂの上面に到達するコンタクトホールを形成する。
その後、スパッタ法又はＣＶＤ法により、各コンタクトホールの底部及び側壁部に、チタンと窒化チタンとが順次堆積されてなるバリアメタル膜を形成する。その後、ＣＶＤ法により、第２の層間絶縁膜１１６上に、各コンタクトホール内を埋め込むように、タングステン膜を堆積した後、ＣＭＰ法により、タングステン膜における各コンタクトホール外に存在する部分を除去する。このようにして、各コンタクトホール内に、バリアメタル膜を介してタングステン膜が埋め込まれてなるコンタクトプラグ（後述する図７に示す１１７ａ，１１７ｂ参照）を形成する。その後、第２の層間絶縁膜１１６上に、各コンタクトプラグと電気的に接続する金属配線（図示せず）を形成する。
以上のようにして、本実施形態に係る半導体装置を製造することができる。
以下に、本発明の第１の実施形態に係る半導体装置の構造について、図６及び図７を参照しながら説明する。図６は、本発明の第１の実施形態に係る半導体装置の構造について示す平面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域Ｎを示し、右側にＰ型ＭＩＳ形成領域Ｐを示している。また、図中において、Ｎ型ＭＩＳ形成領域ＮとＰ型ＭＩＳ形成領域Ｐとの境界に示す「Ｂｎｐ」とはウェル境界を示している。図７は、本発明の第１の実施形態に係る半導体装置の構造について示すゲート長方向の断面図であって、具体的には、左側に示す断面図は図６に示すVIIa−VIIa線における断面図であり、右側に示す断面図は図６に示すVIIb−VIIb線における断面図である。尚、図中において、簡略的に図示するために、Ｎ型ＭＩＳ形成領域とＰ型ＭＩＳ形成領域とを隣接して図示している。ここで、図中において、左側に示す「Ｎ」とはＮ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはＰ型ＭＩＳ形成領域を示している。
図６に示すように、Ｎ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた活性領域１００ａが形成されている一方、Ｐ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた活性領域１００ｂが形成されている。Ｎ型ＭＩＳ形成領域の活性領域１００ａ上には、ＦＵＳＩ化ゲート電極１１５ａが形成されている一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上には、ＦＵＳＩ化ゲート電極１１５ｂが形成されている。各ＦＵＳＩ化ゲート電極１１５ａ，１１５ｂの側面上には、サイドウォール１１０ａ，１１０ｂが形成されている。
このように、本実施形態では、図６に示すように、Ｎ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極１１５ａと、Ｐ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極１１５ｂとは、ゲート幅方向の側面において互いに接触している。
また、図７に示すように、半導体基板１００の上部には、Ｎ型ＭＩＳ形成領域とＰ型ＭＩＳ形成領域とを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０１が形成されている。Ｎ型ＭＩＳ形成領域には、ｎ型ＭＩＳトランジスタＮＴｒが設けられている一方、Ｐ型ＭＩＳ形成領域には、ｐ型ＭＩＳトランジスタＰＴｒが設けられている。
ここで、ｎ型ＭＩＳトランジスタＮＴｒは、図７に示すように、半導体基板１００におけるＮ型ＭＩＳ形成領域に形成されたｐ型ウェル領域１０２ａと、ｐ型ウェル領域１０２ａにおける素子分離領域１０１によって囲まれた活性領域と、活性領域上に形成された第２のゲート絶縁膜１０５ａと、第２のゲート絶縁膜１０５ａ上に形成されたＦＵＳＩ化ゲート電極１１５ａと、ＦＵＳＩ化ゲート電極１１５ａの側面上に形成されたサイドウォール１１０ａと、活性領域におけるＦＵＳＩ化ゲート電極１１５ａの側方下に位置する領域に形成されたｎ型エクステンション領域１０９ａと、活性領域におけるサイドウォール１１０ａの側方下に位置する領域に形成されたｎ型ソース・ドレイン領域１１１ａと、ｎ型ソース・ドレイン領域１１１ａの上部に形成されたシリサイド膜１１２ａとを備えている。
一方、ｐ型ＭＩＳトランジスタＰＴｒは、図７に示すように、半導体基板１００におけるＰ型ＭＩＳ形成領域に形成されたｎ型ウェル領域１０２ｂと、ｎ型ウェル領域１０２ｂにおける素子分離領域１０１によって囲まれた活性領域と、活性領域上に形成された第１のゲート絶縁膜１０３ｂと、第１のゲート絶縁膜１０３ｂ上に形成されたＦＵＳＩ化ゲート電極１１５ｂと、ＦＵＳＩ化ゲート電極１１５ｂの側面上に形成されたサイドウォール１１０ｂと、活性領域におけるＦＵＳＩ化ゲート電極１１５ｂの側方下に位置する領域に形成されたｐ型エクステンション領域１０９ｂと、活性領域におけるサイドウォール１１０ｂの側方下に位置する領域に形成されたｐ型ソース・ドレイン領域１１１ｂと、ｐ型ソース・ドレイン領域１１１ｂの上部に形成されたシリサイド膜１１２ｂとを備えている。
半導体基板１００上には、第１の層間絶縁膜１１３が形成されており、第１の層間絶縁膜１１３上には、各ＦＵＳＩ化ゲート電極１１５ａ，１１５ｂを覆うように、第２の層間絶縁膜１１６が形成されている。第１の層間絶縁膜１１３及び第２の層間絶縁膜１１６中には、各シリサイド膜１１２ａ，１１２ｂと電気的に接続するコンタクトプラグ１１７ａ，１１７ｂが形成されている。
本実施形態によると、第１のゲート電極形成膜１０４ｂを構成する第１のシリコン膜１０４の形成工程（図１(b) ，(c) に示す工程参照）と、第２のゲート電極形成膜１０６ａを構成する第２のシリコン膜１０６の形成工程（図１(d) に示す工程参照）とを別途に行い、各工程において、各シリコン膜１０４，１０６の膜厚を所望の膜厚、すなわち、各ゲート電極形成膜１０４ｂ，１０６ａの膜厚と対応する膜厚に予め設定する。具体的には、第１のシリコン膜１０４の膜厚調整をＣＶＤ法により行うと共に、第２のシリコン膜１０６の膜厚調整をＣＶＤ法及びＣＭＰ法により行う。
このため、本実施形態では、Ｎ型ＭＩＳ形成領域の活性領域１００ａ上に、ＣＶＤ法及びＣＭＰ法を用いて、その膜厚が調整された第２のゲート電極形成膜１０６ａを形成すると共に、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上に、ＣＶＤ法を用いて、その膜厚が調整された第１のゲート電極形成膜１０４ｂを形成することができる。
すなわち、本実施形態では、従来のようなエッチングではなく、堆積（及び研磨）により、Ｎ型ＭＩＳ形成領域の第２のゲート電極形成膜１０６ａ、及びＰ型ＭＩＳ形成領域の第１のゲート電極形成膜１０４ｂの膜厚を所望の膜厚に調整することができる。
ここで、堆積（及び研磨）による膜厚調整手段は、エッチングによる膜厚調整手段と比較して、制御性が高い。
そのため、本実施形態では、従来のようにエッチングによる膜厚調整が施されたＰ型ＭＩＳ形成領域のゲート電極形成膜と比較して、Ｐ型ＭＩＳ形成領域のゲート電極形成膜１０４ｂの膜厚を精度良く調整することができる。
このため、本実施形態では、相異なるゲート電極形成膜１０４ｂ間において、ポリシリコン膜厚にバラツキが生じることを抑えることができるので、ポリシリコン膜厚と金属膜厚との膜厚比にバラツキが生じることを抑えることができる。そのため、相異なるＦＵＳＩ化ゲート電極１１５ｂ間において、金属シリサイド膜のシリサイド組成比にバラツキが生じることを抑制することができる。
加えて、本実施形態では、同一のゲート電極形成膜１０４ｂ内において、ポリシリコン膜表面にラフネスが生じることを抑えることができるので、ポリシリコン膜厚と金属膜厚との膜厚比にバラツキが生じることを抑えることができる。そのため、同一のＦＵＳＩ化ゲート電極１１５ｂ内において、金属シリサイド膜のシリサイド組成比にバラツキが生じることを抑制する、言い換えれば、金属シリサイド膜のシリサイド組成比の均一性を向上させることができる。
従って、本実施形態では、第２のゲート電極形成膜１０６ａ及び第１のゲート電極形成膜１０４ｂの双方において、その膜厚を所望の膜厚に精度良く調整することができるので、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比の金属シリサイド膜からなるＦＵＳＩ化ゲート電極１１５ａ，１１５ｂを精度良く実現することができるので、所望の閾値電圧を精度良く得ることができる。
（第２の実施形態）
ここで、前述の第１の実施形態と本実施形態との相違点について以下に説明する。
第１の実施形態では、Ｎ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極１１５ａと、Ｐ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極１１５ｂとの電気的接続の確保を目的に、図２(c) に示すように、Ｌ字状絶縁膜１０５ｙにおける第２のゲート電極形成膜１０６ａと第１のゲート電極形成膜１０４ｂとの間に存在する部分を除去して、Ｌ字状絶縁膜１０５ｙの上面高さを第１のゲート電極形成膜１０４ｂの上面高さよりも低くして、第２のゲート電極形成膜１０６ａと第１のゲート電極形成膜１０４ｂとの間に溝Ｒを設ける。これにより、フルシリサイド化工程でのＦＵＳＩ化ゲート電極１１５ａ及びＦＵＳＩ化ゲート電極１１５ｂの膨張により、ＦＵＳＩ化ゲート電極１１５ａとＦＵＳＩ化ゲート電極１１５ｂとをＬ字状絶縁膜１０５ｙ上において接触させる。
これに対し、第２の実施形態では、Ｎ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極２１５ａと、Ｐ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極２１５ｂとの電気的接続の確保を目的に、フルシリサイド化工程後に、後述する図９(c) に示すように、ＦＵＳＩ化ゲート電極２１５ａ及びＦＵＳＩ化ゲート電極２１５ｂ上に、Ｌ字状絶縁膜２０５ｙ上を跨いで、ＦＵＳＩ化ゲート電極２１５ａとＦＵＳＩ化ゲート電極２１５ｂとを電気的に接続するコンタクトプラグ２１８を設ける。
これにより、本実施形態では、第１の実施形態と比較して、Ｎ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極と、Ｐ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極との電気的接続を確実に確保することができる。
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図８(a) 及び(b) 、並びに図９(a) 〜(c) を参照しながら説明する。図８(a) 及び(b) 、並びに図９(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域Ｎを示し、右側にＰ型ＭＩＳ形成領域Ｐを示している。ここで、図８(a) 及び(b) 、並びに図９(a) 〜(c) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は繰り返し行わない。
まず、前述の図１(a) 〜(d) ，図２(a) 及び図４(a)，図４(b) 〜(d) ，並びに図５(a) 〜(b) に示す工程を順次行う。
次に、図８(a) に示すように、フォトリソグラフィ法により、半導体基板１００上に、レジストマスクパターンＲｅ２を形成する（前述の図２(b) 及び図５(c) に示す工程と対応）。
次に、図８(b) に示すように、レジストマスクパターンＲｅ２をマスクにして、ドライエッチングにより、Ｎ型ＭＩＳ形成領域において、第２のゲート電極パターン１０８ａにおける第２のゲート電極形成膜１０６ａのうちＬ字状絶縁膜２０５ｙ上に存在する部分を除去して、Ｌ字状絶縁膜２０５ｙの上面を露出させる。一方、Ｐ型ＭＩＳ形成領域において、第１のゲート電極パターン１０８ｂにおけるシリコン膜１０６ｂを除去して、第１のゲート電極パターン１０８ｂにおけるエッチングストッパ膜１０５ｂの上面を露出させる。
その後、レジストマスクパターンＲｅ２をマスクにして、ドライエッチング又はウェットエッチングにより、Ｎ型ＭＩＳ形成領域において、Ｌ字状絶縁膜２０５ｙにおける第１のゲート電極形成膜１０４ｂの上面上に存在する部分を除去して、Ｌ字状絶縁膜２０５ｙにおける第２のゲート電極形成膜１０６ａと第１のゲート電極形成膜１０４ｂとの間に存在する部分を露出させる。一方、Ｐ型ＭＩＳ形成領域において、第１のゲート電極パターン１０８ｂにおけるエッチングストッパ膜１０５ｂを除去して、第１のゲート電極パターン１０８ｂにおける第１のゲート電極形成膜１０４ｂの上面を露出させる。このとき、エッチングストッパ膜（シリコン酸化膜）１０５ｂは、第１のゲート電極形成膜（ポリシリコン膜）１０４ｂとは異なるエッチング特性であるため、エッチングストッパ膜１０５ｂのみを選択的に除去することができる。
このようにして、図８(b) に示すように、Ｎ型ＭＩＳ形成領域の活性領域１００ａ上に、膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜１０５ａを介して、膜厚が１００ｎｍのポリシリコン膜からなる第２のゲート電極形成膜１０６ａを形成すると共に、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上に、膜厚が２ｎｍのシリコン酸化膜からなる第１のゲート絶縁膜１０３ｂを介して、膜厚が４０ｎｍのポリシリコン膜からなる第１のゲート電極形成膜１０４ｂを形成する。
ここで、図８(b) に示すように、Ｌ字状絶縁膜２０５ｙは、第２のゲート絶縁膜１０５ａと一体に形成され、素子分離領域１０１上から第２のゲート電極形成膜１０６ａのゲート幅方向の側面上に亘って延設され、その断面形状はＬ字状である。また、Ｌ字状絶縁膜２０５ｙの上面は、第１のゲート電極形成膜１０４ｂの上面と連続している。
次に、図９(a) に示すように、レジストマスクパターンＲｅ２を除去した後、例えばスパッタリング法により、半導体基板１００上の全面に、Ｎ型ＭＩＳ形成領域の第２のゲート電極形成膜１０６ａ、及びＰ型ＭＩＳ形成領域の第１のゲート電極形成膜１０４ｂを覆うように、例えば膜厚が７０ｎｍのニッケルからなる金属膜１１４を堆積する。
次に、図９(b) に示すように、窒素雰囲気中・３８０℃の下、半導体基板１００に対してＲＴＡ処理を行うことにより、Ｎ型ＭＩＳ形成領域の第２のゲート電極形成膜１０６ａ、及びＰ型ＭＩＳ形成領域の第１のゲート電極形成膜１０４ｂのシリコンと、金属膜１１４のニッケルとを反応させて、各々の金属シリサイド化を行う。その後、半導体基板１００上に残存する未反応の金属膜１１４を除去する。
このようにして、Ｎ型ＭＩＳ形成領域には、第２のゲート電極形成膜１０６ａの全てと金属膜１１４とを反応させて、例えばＮｉＳｉからなるＦＵＳＩ化ゲート電極２１５ａを形成する。一方、Ｐ型ＭＩＳ形成領域には、第１のゲート電極形成膜１０４ｂの全てと金属膜１１４とを反応させて、例えばＮｉ3ＳｉからなるＦＵＳＩ化ゲート電極２１５ｂを形成する。ここで、フルシリサイド工程におけるＲＴＡ処理の処理時間を制御することによって、ＦＵＳＩ化ゲート電極２１５ｂとしてＮｉ3Ｓｉの他に、Ｎｉ31Ｓｉ12又はＮｉ2Ｓｉを選択的に形成することができる。
このとき、各ＦＵＳＩ化ゲート電極２１５ａ，２１５ｂは全体的に膨張するが、図９(b) に示すように、ＦＵＳＩ化ゲート電極２１５ａとＦＵＳＩ化ゲート電極２１５ｂとの間に、溝ｒが形成される可能性があり、ＦＵＳＩ化ゲート電極２１５ａとＦＵＳＩ化ゲート電極２１５ｂとがＬ字状絶縁膜２０５ｙ上において接触しない可能性がある。
次に、図９(c) に示すように、例えばＣＶＤ法により、半導体基板１００上の全面に、各ＦＵＳＩ化ゲート電極２１５ａ，２１５ｂを覆うように、第２の層間絶縁膜１１６を形成した後、ＣＭＰ法により、第２の層間絶縁膜１１６の表面の平坦化を行う。
次に、第２の層間絶縁膜１１６上に、レジストマスクパターン（図示せず）を形成した後、レジストマスクパターンをマスクにして、ドライエッチングにより、第１の層間絶縁膜１１３及び第２の層間絶縁膜１１６中に、Ｌ字状絶縁膜２０５ｙ及び各ＦＵＳＩ化ゲート電極２１５ａ，２１５ｂの上面を露出するコンタクトホール、及び各ソース・ドレイン領域１１１ａ，１１１ｂの上部に形成された各シリサイド層１１２ａ，１１２ｂの上面を露出するコンタクトホールを形成する（図７参照）。
その後、スパッタ法又はＣＶＤ法により、各コンタクトホールの底部及び側壁部に、チタンと窒化チタンとが順次積層されてなるバリアメタル膜を形成する。その後、ＣＶＤ法により、第２の層間絶縁膜１１６上に、各コンタクトホール内を埋め込むように、タングステン膜を堆積した後、ＣＭＰ法により、タングステン膜における各コンタクトホール外に存在する部分を除去する。このようにして、各コンタクトホール内に、バリアメタル膜を介してタングステン膜が埋め込まれてなるコンタクトプラグ（図９(c) に示す２１８、及び前述の図７に示す１１７ａ，１１７ｂ参照）を形成する。その後、第２の層間絶縁膜１１６上に、各コンタクトプラグと電気的に接続する金属配線（図示せず）を形成する。
以上のようにして、本実施形態に係る半導体装置を製造することができる。
以下に、本発明の第２の実施形態に係る半導体装置の構造について、図１０を参照しながら説明する。図１０は、本発明の第２の実施形態に係る半導体装置の構造について示す平面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域Ｎを示し、右側にＰ型ＭＩＳ形成領域Ｐを示している。また、図中において、Ｎ型ＭＩＳ形成領域ＮとＰ型ＭＩＳ形成領域Ｐとの境界に示す「Ｂｎｐ」とはウェル境界を示している。
図１０に示すように、Ｎ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた活性領域１００ａが形成されている一方、Ｐ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた活性領域１００ｂが形成されている。Ｎ型ＭＩＳ形成領域の活性領域１００ａ上には、ＦＵＳＩ化ゲート電極２１５ａが形成されている一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上には、ＦＵＳＩ化ゲート電極２１５ｂが形成されている。各ＦＵＳＩ化ゲート電極２１５ａ，２１５ｂの側面上には、サイドウォール１１０ａ，１１０ｂが形成されている。
このように、本実施形態では、図１０に示すように、Ｎ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極２１５ａと、Ｐ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極２１５ｂとは、各ＦＵＳＩ化ゲート電極２１５ａ，２１５ｂ上にＬ字状絶縁膜を跨いで形成されたコンタクトプラグ２１８によって、互いに電気的に接続している。
本実施形態によると、フルシリサイド化工程の際に、Ｎ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極２１５ａとＰ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極２１５ｂとの間に溝ｒが形成され、各ＦＵＳＩ化ゲート電極がゲート幅方向の側面において互いに接触することがなくとも、すなわち、フルシリサイド化工程での膨張による各ＦＵＳＩ化ゲート電極同士の接触がなくとも、ＦＵＳＩ化ゲート電極２１５ａ、及びＦＵＳＩ化ゲート電極２１５ｂ上にＬ字状絶縁膜２０５ｙを跨いで形成されたコンタクトプラグ２１８によって、ＦＵＳＩ化ゲート電極２１５ａとＦＵＳＩ化ゲート電極２１５ｂとの電気的接続を確実に確保することができる。
ここで、コンタクトプラグ２１８の形成は、図９(c) に示すように、各シリサイド膜１１２ａ，１１２ｂの上面に到達するコンタクトプラグ（前述の図７に示す１１７ａ，１１７ｂ参照）の形成と同一の工程で行うことができるので、工程数の増大を招くことはない。
尚、第２の実施形態では、ＦＵＳＩ化ゲート電極２１５ａとＦＵＳＩ化ゲート電極２１５ｂとを電気的に接続するコンタクトプラグとして、図９(c) に示すように、Ｌ字状絶縁膜２０５ｙの上面に到達するコンタクトプラグ２１８を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
例えば、Ｌ字状絶縁膜２０５ｙにおけるＦＵＳＩ化ゲート電極２１５ａとＦＵＳＩ化ゲート電極２１５ｂとの間に存在する部分を貫通し、素子分離領域１０１の上面に到達するコンタクトプラグを用いてもよい。
＜第１の変形例＞
以下に、本発明の第１の変形例に係る半導体装置の製造方法について説明する。尚、本変形例では、前述の第１の実施形態との相違点についてのみ説明する。
第１の実施形態では、図３(a) に示すように、膜厚が１００ｎｍのポリシリコン膜からなる第２のゲート電極形成膜１０６ａ、及び膜厚が４０ｎｍのポリシリコン膜からなる第１のゲート電極形成膜１０４ｂを覆うように、半導体基板１００上の全面に膜厚が７０ｎｍのニッケルからなる金属膜１１４が形成された状態で、フルシリサイド化工程を行うことにより、ＮｉＳｉからなるＦＵＳＩ化ゲート電極１１５ａを形成すると共に、Ｎｉ3ＳｉからなるＦＵＳＩ化ゲート電極１１５ｂを形成する。
これに対し、本変形例では、半導体基板上の全面に、膜厚が１００ｎｍのポリシリコン膜からなる第２のゲート電極形成膜、及び膜厚が４０ｎｍのＳｉＧｅ膜からなる第１のゲート電極形成膜を覆うように、膜厚が７０ｎｍのニッケルからなる金属膜が形成された状態で、フルシリサイド化工程を行う。
これにより、Ｎ型ＭＩＳ形成領域にＮｉＳｉからなるＦＵＳＩ化ゲート電極を形成すると共に、Ｐ型ＭＩＳ形成領域にＮｉ2（ＳｉＧｅ）又はＮｉ3（ＳｉＧｅ）2からなるＦＵＳＩ化ゲート電極を形成することができる。ここで、フルシリサイド工程におけるＲＴＡ処理の処理時間を制御することにより、Ｐ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極として、Ｎｉ2（ＳｉＧｅ）又はＮｉ3（ＳｉＧｅ）2を選択的に形成することができる。
第１の変形例によると、第１の実施形態における第１のシリコン膜１０４Ｂの代わりにＳｉＧｅ膜を用いることにより、Ｎｉ2（ＳｉＧｅ）、又はＮｉ3（ＳｉＧｅ）2からなるＦＵＳＩ化ゲート電極１１５ｂを得ることができる。Ｎｉ2（ＳｉＧｅ）、又はＮｉ3（ＳｉＧｅ）2からなる金属シリサイド膜の仕事関数は、Ｎｉ31Ｓｉ12，Ｎｉ3Ｓｉ，又はＮｉ2Ｓｉからなる金属シリサイド膜の仕事関数よりも大きいため、第１の実施形態におけるｐ型ＭＩＳトランジスタの閾値電圧よりも低い閾値電圧を有するｐ型ＭＩＳトランジスタを得ることができる。このように、本変形例は、低閾値電圧のｐ型ＭＩＳトランジスタを精度良く実現するのに有効である。
なお、本変形例では、前述の第２の実施形態と同様に、Ｎ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極、及びＰ型ＭＩＳ形成領域のＦＵＳＩ化ゲート電極上に、Ｌ字状絶縁膜を跨いで形成されたコンタクトプラグを設けてもよい。これにより、各ＦＵＳＩ化ゲート電極の電気的接続を確実に確保することができる。
＜第２の変形例＞
以下に、本発明の第２の変形例に係る半導体装置の製造方法について、図１１(a) 〜(d) 及び図１２(a) 〜(d) を参照しながら説明する。図１１(a) 〜(d) は、本発明の第２の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。尚、図中において、簡略的に図示するために、Ｎ型ＭＩＳ形成領域とＰ型ＭＩＳ形成領域とを隣接して図示している。ここで、左側に示す「Ｎ」とはＮ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはＰ型ＭＩＳ形成領域を示している。また、図１２(a) 〜(d) は、本発明の第２の変形例に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域Ｎを示し、右側にＰ型ＭＩＳ形成領域Ｐを示している。
ここで、図１１(a) 〜(d) に示す工程の各々は、図１２(a) 〜(d) に示す工程の各々と対応している。従って、以下の説明では、対応する各工程毎に行う。また、図１１(a) 〜(d) 及び図１２(a) 〜(d) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本変形例では、第１の実施形態と同様の説明は繰り返し行わない。
まず、前述の図１(a) 〜(d) ，図２(a) 及び図４(a) ，図４(b) 〜(d) ，図５(a) に示す工程を順次行う。
次に、図１１(a) 及び図１２(a) に示すように、第１の層間絶縁膜１１３上に、レジストマスクパターンＲｅ３を形成する。
次に、図１１(b) 及び図１２(b) に示すように、レジストマスクパターンＲｅ３をマスクにして、エッチングにより、第１の層間絶縁膜１１３、第２の保護膜１０７ａ、及び第１の保護膜１０７ｂのうち、レジストマスクパターンＲｅ３の開口に露出する部分を除去する。このようにして、図１２(b) に示すように、第２のゲート電極パターン１０８ａにおける第２のゲート電極形成膜１０６ａのうちＬ字状絶縁膜１０５ｙ上に存在する部分を露出すると共に、第１のゲート電極パターン１０８ｂにおけるシリコン膜１０６ｂを露出する。
次に、図１１(c) 及び図１２(c) に示すように、レジストマスクパターンＲｅ３をマスクにして、エッチングにより、第２のゲート電極パターン１０８ａにおける第２のゲート電極形成膜１０６ａのうちＬ字状絶縁膜１０５ｙ上に存在する部分を除去して、Ｌ字状絶縁膜１０５ｙの上面を露出させると共に、第１のゲート電極パターン１０８ｂにおけるシリコン膜１０６ｂを除去して、第１のゲート電極パターン１０８ｂにおけるエッチングストッパ膜１０５ｂの上面を露出させる。このとき、残存する第２の保護膜１０７ａ（詳細には、第２のゲート電極パターン１０８ａにおける第２の保護膜１０７ａのうちＬ字状絶縁膜１０５ｙ上に存在する部分以外の部分）を、エッチングマスクとして利用することができる。
次に、図１１(d) 及び図１２(d) に示すように、レジストマスクパターンＲｅ３を除去した後、エッチングにより、第１の層間絶縁膜１１３、残存する第２の保護膜１０７ａ、Ｌ字状絶縁膜１０５ｙ、及びエッチングストッパ膜１０５ｂを除去する。このとき、第１の層間絶縁膜１１３、第２の保護膜１０７ａ、Ｌ字状絶縁膜１０５ｙ、及びエッチングストッパ膜１０５ｂは何れもシリコン酸化膜からなり、各ゲート電極形成膜（ポリシリコン膜）１０６ａ，１０４ｂとは異なるエッチング特性であるため、各ゲート電極形成膜１０６ａ，１０４ｂが除去されることはない。
次に、前述の図３(a) 〜(c) に示す工程を順次行う。
以上のようにして、第２の変形例に係る半導体装置を製造することができる。
第２の変形例によると、前述の第１の実施形態と同様に、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタとして、従来のようにエッチングによる膜厚調整が施されたＭＩＳトランジスタが用いられることはないため、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比の金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現することができるので、所望の閾値電圧を精度良く得ることができる。
＜第３の変形例＞
以下に、本発明の第３の変形例に係る半導体装置の製造方法について説明する。尚、本変形例では、前述の第１の実施形態との相違点についてのみ説明する。
第１の実施形態では、図５(b) に示すように、ドライエッチング又はウェットエッチングにより、第１の層間絶縁膜１１３における第２のゲート電極形成膜１０６ａ及びシリコン膜１０６ｂの上面上に存在する部分、Ｎ型ＭＩＳ形成領域の第２の保護膜１０７ａ、及びＰ型ＭＩＳ形成領域の第１の保護膜１０７ｂを除去することにより、第２のゲート電極パターン１０８ａにおける第２のゲート電極形成膜１０６ａの上面を露出させると共に、第１のゲート電極パターン１０８ｂにおけるシリコン膜１０６ｂの上面を露出させる。
これに対し、本変形例では、ＣＭＰ法により、第２のゲート電極パターン１０８ａにおける第２のゲート電極形成膜１０６ａ、及び第１のゲート電極パターン１０８ｂにおけるシリコン膜１０６ｂの上面が露出するまで、表面の平坦化を行う。
この場合、Ｎ型ＭＩＳ形成領域のサイドウォール１１０ａにおける第２のゲート電極形成膜１０６ａの上面上に存在する部分、及びＰ型ＭＩＳ形成領域のサイドウォール１１０ｂにおけるシリコン膜１０６ｂの上面上に存在する部分が研磨されて除去されるが、エッチング工程の削減というメリットがある。
尚、第１及び第２の実施形態では、簡略的に説明するために、Ｐ型ＭＩＳ形成領域に１つのｐ型ＭＩＳトランジスタＰＴｒが存在する半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
例えば、Ｐ型ＭＩＳ形成領域にゲート長が相異なる複数のｐ型ＭＩＳトランジスタが混在する半導体装置においても、ｐ型ＭＩＳトランジスタとして、従来のようにエッチングによる膜厚調整が施されたｐ型ＭＩＳトランジスタが用いられることはないため、第１の実施形態と同様の効果を得ることができる。加えて、ゲート長が相異なるｐ型ＭＩＳトランジスタ間において、金属シリサイド膜のシリサイド組成比にバラツキが生じることを抑えることができる。
また、第１及び第２の実施形態では、図１(d) に示すように、ＣＶＤ法及びＣＭＰ法により、第２のシリコン膜１０６の形成工程を行う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、ＣＶＤ法のみにより、第２のシリコン膜１０６の形成工程を行ってもよい。
この場合、第１のゲート電極パターン１０８ｂの上面高さが第２のゲート電極パターン１０８ａの上面高さよりも高く形成され、そのため、サイドウォール１１０ｂの高さがサイドウォール１１０ａの高さよりも高く形成されるが、ＣＭＰ工程の削減というメリットがある。
また、第１及び第２の実施形態では、図４(d) に示すように、各ソース・ドレイン領域１１１ａ，１１１ｂの上部に、各シリサイド膜１１２ａ，１１２ｂを形成した後、半導体基板１００上の全面に、各ゲート電極パターン１０８ａ，１０８ｂを覆うように、シリコン酸化膜からなる第１の層間絶縁膜１１３を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
例えば各ソース・ドレイン領域１１１ａ，１１１ｂの上部に、各シリサイド膜１１２ａ，１１２ｂを形成した後、半導体基板１００上の全面に、各ゲート電極パターン１０８ａ，１０８ｂを覆うように、シリコン窒化膜からなる下地絶縁膜を形成し、その後、下地絶縁膜上に、第１の層間絶縁膜１１３を形成してもよい。
この場合、後工程であるコンタクトホールの形成工程の際に、第１のエッチングにより、第１の層間絶縁膜１１３及び第２の層間絶縁膜１１６中に、下地絶縁膜の上面を露出させるホールを形成し、その後、第２のエッチングにより、下地絶縁膜におけるホール内に露出する部分を除去することにより、下地絶縁膜、第１の層間絶縁膜１１３、及び第２の層間絶縁膜１１６中に、各シリサイド膜１１２ａ，１１２ｂの上面に到達するコンタクトホールを形成する。このように、２ステップのエッチングを用いることにより、各シリサイド膜１１２ａ，１１２ｂでのオーバーエッチング量を低減させることができる。
また、第１及び第２の実施形態では、Ｎ型ＭＩＳ形成領域の第２のゲート絶縁膜１０５ａとＰ型ＭＩＳ形成領域の第１のゲート絶縁膜１０３ｂとが、同一の膜厚（２ｎｍ）であって同一の材料（シリコン酸化膜）からなる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
例えば、相異なる材料からなる第２のゲート絶縁膜１０５ａ及び第１のゲート絶縁膜１０３ｂを用いる、又は相異なる膜厚の第２のゲート絶縁膜１０５ａ及び第１のゲート絶縁膜１０３ｂを用いてもよい。
これにより、ｎ型ＭＩＳトランジスタ用のゲート絶縁膜として、第２のゲート絶縁膜１０５ａの最適化を図ると共に、ｐ型ＭＩＳトランジスタ用のゲート絶縁膜として、第１のゲート絶縁膜１０３ｂの最適化を図ることができるので、設計マージンが拡大する。
また、例えば、Ｎ型ＭＩＳ形成領域の第２のゲート絶縁膜１０５ａ及びＰ型ＭＩＳ形成領域の第１のゲート絶縁膜１０３ｂを構成する材料として、高誘電体膜を用いてもよい。特に、比誘電率が１０以上の高誘電体膜を用いることが好ましい。
これにより、フェルミレベルピンニングが緩和されるので、ｎ型ＭＩＳトランジスタ、及びｐ型ＭＩＳトランジスタの各々での閾値電圧の制御性が向上する。
ここで、高誘電体膜の具体例として、例えば酸化ハフニウム（ＨｆＯ2）、ハフニウムシリケート（ＨｆＳｉＯ）、及び窒化ハフニウムシリケート（ＨｆＳｉＯＮ）等のハフニウム系酸化物からなる高誘電体膜が挙げられる。
またその他の具体例として、例えばジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、及びイットリウム（Ｙ）等の遷移元素、アルミニウム（Ａｌ）、並びにランタン（Ｌａ）等のランタノイド等の希土類元素のうち、少なくとも１つを含む高誘電体膜が挙げられる。
また、第１及び第２の実施形態では、Ｎ型ＭＩＳ形成領域の第２のゲート電極形成膜１０６ａ、及びＰ型ＭＩＳ形成領域の第１のゲート電極形成膜１０４ｂを構成する材料として、ポリシリコン膜を用いたが、これに代えて、例えばアモルファスシリコン膜又はシリコンを含む他の半導体材料等を用いてもよい。
また、第１及び第２の実施形態では、各シリサイド膜１１２ａ，１１２ｂの形成工程の際に、各ソース・ドレイン領域１１１ａ，１１１ｂの上部と反応させる金属膜として、ニッケルからなる金属膜を用いたが、これに代えて、例えばコバルト、チタン及びタングステン等からなるシリサイド化用金属群のうち、少なくとも１つを含む金属膜を用いてもよい。
また、第１及び第２の実施形態では、各ＦＵＳＩ化ゲート電極の形成工程の際に、各ゲート電極形成膜１０６ａ，１０４ｂの全てと反応させる金属膜１１４として、ニッケルからなる金属膜を用いたが、これに代えて、例えばコバルト（Ｃｏ）、白金（Ｐｔ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、及びイリジウム（Ｉｒ）等の遷移金属、並びにイッテルビウム（Ｙｂ）等のランタノイドからなるＦＵＳＩ化用金属群のうち、少なくとも１つを含む金属膜を用いてもよい。
また、第１及び第２の実施形態では、サイドウォール１１０ａ，１１０ｂを構成する材料としてシリコン窒化膜を用いたが、これに代えて、例えばシリコン酸化膜とシリコン窒化膜とが順次積層されてなる積層膜を用いてもよい。
本発明は、所望のシリサイド組成比を有する金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現することができるので、フルシリサイド化されたゲート電極を有する半導体装置及びその製造方法に有用である。
(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。 (a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。 (a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。 (a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 本発明の第１の実施形態に係る半導体装置の構造について示す平面図である。 本発明の第１の実施形態に係る半導体装置の構造について示すゲート長方向の断面図である。 (a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。 (a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。 本発明の第２の実施形態に係る半導体装置の構造について示す平面図である。 (a) 〜(d) は、本発明の第２の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(d) は、本発明の第２の変形例に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。 従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
符号の説明
１００ 半導体基板
１０１ 素子分離領域
１０２ａ ｐ型ウェル領域
１０２ｂ ｎ型ウェル領域
１０３Ｂ 第１の絶縁膜形成膜
１０４Ｂ 第１のシリコン膜形成膜
１０３ 第１の絶縁膜
１０４ 第１のシリコン膜
１０５ 第２の絶縁膜
１０５Ｘ 第２のゲート絶縁膜形成膜
１０５Ｙ Ｌ字状絶縁膜形成膜
１０５Ｚ エッチングストッパ膜形成膜
１０６ 第２のシリコン膜
１０７ 保護膜
１０５ａ 第２のゲート絶縁膜
１０６ａ 第２のゲート電極形成膜
１０７ａ 第２の保護膜
１０８ａ 第２のゲート電極パターン
１０３ｂ 第１のゲート絶縁膜
１０４ｂ 第１のゲート電極形成膜
１０５ｂ エッチングストッパ膜
１０６ｂ シリコン膜
１０７ｂ 第１の保護膜
１０８ｂ 第１のゲート電極パターン
１０５ｙ Ｌ字状絶縁膜
１０９ａ ｎ型エクステンション領域
１０９ｂ ｐ型エクステンション領域
１１０ａ サイドウォール
１１０ｂ サイドウォール
１１１ａ ｎ型ソース・ドレイン領域
１１１ｂ ｐ型ソース・ドレイン領域
１１２ａ シリサイド膜
１１２ｂ シリサイド膜
１１３ 第１の層間絶縁膜
１１４ 金属膜
１１５ａ ＦＵＳＩ化ゲート電極
１１５ｂ ＦＵＳＩ化ゲート電極
１１６ 第２の層間絶縁膜
１１７ａ コンタクトプラグ
１１７ｂ コンタクトプラグ
Ｒｅ１ レジストマスクパターン
Ｒｅ２ レジストマスクパターン
２０５ｙ Ｌ字状絶縁膜
２１５ａ ＦＵＳＩ化ゲート電極
２１５ｂ ＦＵＳＩ化ゲート電極
２１８ コンタクトプラグ
Ｒｅ３ レジストマスクパターン

Claims (26)

  1. 第１導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタとを備えた半導体装置において、
    前記第１のＭＩＳトランジスタは、
    半導体基板上における第１の活性領域に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成され、第１の金属シリサイド膜からなる第１のフルシリサイド化ゲート電極と、
    前記第１のフルシリサイド化ゲート電極の側面上に形成された第１のサイドウォールとを備え、
    前記第２のＭＩＳトランジスタは、
    前記半導体基板上における第２の活性領域に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成され、前記第１の金属シリサイド膜とは異なるシリサイド組成を有する第２の金属シリサイド膜からなる第２のフルシリサイド化ゲート電極と、
    前記第２のフルシリサイド化ゲート電極の側面上に形成された第２のサイドウォールとを備え、
    前記第２のゲート絶縁膜と一体に形成され、前記半導体基板における前記第１の活性領域と前記第２の活性領域との間に形成された素子分離領域上から前記第２のフルシリサイド化ゲート電極のゲート幅方向の側面上に亘って延設されたＬ字状の断面形状を有するＬ字状絶縁膜とを更に備え、
    前記第１のフルシリサイド化ゲート電極と前記第２のフルシリサイド化ゲート電極とは電気的に接続していることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記Ｌ字状絶縁膜の上面は、前記第１のフルシリサイド化ゲート電極及び前記第２のフルシリサイド化ゲート電極の上面よりも高さが低く、
    前記第１のフルシリサイド化ゲート電極と前記第２のフルシリサイド化ゲート電極とは、前記Ｌ字状絶縁膜上において接触していることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１のフルシリサイド化ゲート電極及び前記第２のフルシリサイド化ゲート電極上に前記Ｌ字状絶縁膜を跨いで形成され、前記第１のフルシリサイド化ゲート電極と前記第２のフルシリサイド化ゲート電極とを電気的に接続するコンタクトプラグを更に備えていることを特徴とする半導体装置。
  4. 請求項１〜３のうちいずれか１項に記載の半導体装置において、
    前記第１のＭＩＳトランジスタは、
    前記第１の活性領域における前記第１のフルシリサイド化ゲート電極の側方下に位置する領域に形成された第１のエクステンション領域と、
    前記第１の活性領域における前記第１のサイドウォールの側方下に位置する領域に形成された第１のソース・ドレイン領域とを更に備え、
    前記第２のＭＩＳトランジスタは、
    前記第２の活性領域における前記第２のフルシリサイド化ゲート電極の側方下に位置する領域に形成された第２のエクステンション領域と、
    前記第２の活性領域における前記第２のサイドウォールの側方下に位置する領域に形成された第２のソース・ドレイン領域とを更に備えていることを特徴とする半導体装置。
  5. 請求項１〜４のうちいずれか１項に記載の半導体装置において、
    前記第１のＭＩＳトランジスタは、
    前記第１のソース・ドレイン領域の上部に形成された第１のシリサイド膜を更に備え、
    前記第２のＭＩＳトランジスタは、
    前記第２のソース・ドレイン領域の上部に形成された第２のシリサイド膜を更に備えていることを特徴とする半導体装置。
  6. 請求項１〜５のうちいずれか１項に記載の半導体装置において、
    前記第１のフルシリサイド化ゲート電極の上面と前記第２のフルシリサイド化ゲート電極の上面とは高さが異なることを特徴とする半導体装置。
  7. 請求項１〜６のうちいずれか１項に記載の半導体装置において、
    前記第１の金属シリサイド膜はＮｉ31Ｓｉ12、Ｎｉ3Ｓｉ又はＮｉ2Ｓｉからなり、
    前記第２の金属シリサイド膜はＮｉＳｉからなることを特徴とする半導体装置。
  8. 請求項１〜６のうちいずれか１項に記載の半導体装置において、
    前記第１の金属シリサイド膜はＮｉ2（ＳｉＧｅ）又はＮｉ3（ＳｉＧｅ）2からなり、
    前記第２の金属シリサイド膜はＮｉＳｉからなることを特徴とする半導体装置。
  9. 請求項１〜８のうちいずれか１項に記載の半導体装置において、
    前記第１のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、
    前記第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであることを特徴とする半導体装置。
  10. 請求項１〜９のうちいずれか１項に記載の半導体装置において、
    前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、比誘電率が１０以上の高誘電率膜を含むことを特徴とする半導体装置。
  11. 請求項１〜１０のうちいずれか１項に記載の半導体装置において、
    前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、金属酸化物を含むことを特徴とする半導体装置。
  12. 請求項１〜１１のうちいずれか１項に記載の半導体装置において、
    前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、ハフニウムを含む酸化物、タンタルを含む酸化物、ランタンを含む酸化物、及びアルミニウムを含む酸化物からなる酸化物群のうち少なくとも１つを含むことを特徴とする半導体装置。
  13. 第１導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタとを備えた半導体装置の製造方法において、
    半導体基板に、素子分離領域により互いに分離された第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
    前記第１の活性領域上に、第１の絶縁膜、及び第１の膜厚を有する第１のシリコン膜を順次形成する工程（ｂ）と、
    前記工程（ｂ）よりも後に、前記半導体基板上の全面に、第２の絶縁膜、及び前記第１の膜厚よりも大きい第２の膜厚を有する第２のシリコン膜を順次形成する工程（ｃ）と、
    前記工程（ｃ）よりも後に、前記第２のシリコン膜、前記第２の絶縁膜、前記第１のシリコン膜、及び前記第１の絶縁膜をパターニングすることにより、前記第１の活性領域上に、前記第１の絶縁膜からなる第１のゲート絶縁膜、及び前記第１のシリコン膜からなる第１のゲート電極形成膜を有する第１のゲート電極パターンを形成すると共に、前記第２のシリコン膜、及び前記第２の絶縁膜をパターニングすることにより、前記第２の活性領域上に、前記第２の絶縁膜からなる第２のゲート絶縁膜、及び前記第２のシリコン膜からなる第２のゲート電極形成膜を有する第２のゲート電極パターンを形成する工程（ｄ）と、
    前記第１のゲート電極パターンの側面上に第１のサイドウォールを形成すると共に、前記第２のゲート電極パターンの側面上に第２のサイドウォールを形成する工程（ｅ）と、
    前記工程（ｅ）よりも後に、前記第１のゲート電極パターンにおける前記第２のシリコン膜及び前記第２の絶縁膜を順次除去して、前記第１のゲート電極パターンにおける前記第１のゲート電極形成膜を露出する工程（ｆ）と、
    前記工程（ｆ）よりも後に、前記第１のゲート電極パターンにおける前記第１のゲート電極形成膜、及び前記第２のゲート電極パターンにおける前記第２のゲート電極形成膜上に金属膜を形成する工程（ｇ）と、
    熱処理により、前記第１のゲート電極パターンにおける前記第１のゲート電極形成膜の全てと前記金属膜とを反応させて第１の金属シリサイド膜からなる第１のフルシリサイド化ゲート電極を形成すると共に、前記第２のゲート電極パターンにおける前記第２のゲート電極形成膜の全てと前記金属膜とを反応させて、前記第１の金属シリサイド膜とは異なるシリサイド組成を有する第２の金属シリサイド膜からなる第２のフルシリサイド化ゲート電極を形成する工程（ｈ）とを備え、
    前記工程（ｃ）は、前記素子分離領域上及び前記第２のシリコン膜の側面上に、前記第２の絶縁膜からなるＬ字状絶縁膜形成膜を形成する工程を含み、
    前記工程（ｄ）は、前記Ｌ字状絶縁膜形成膜をパターニングすることにより、前記素子分離領域上及び前記第２のゲート電極形成膜の側面上に、Ｌ字状絶縁膜を形成する工程を含み、
    前記第１のＭＩＳトランジスタを構成する前記第１のフルシリサイド化ゲート電極と、前記第２のＭＩＳトランジスタを構成する前記第２のフルシリサイド化ゲート電極とは電気的に接続していることを特徴とする半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記工程（ｆ）は、前記第１のゲート電極パターンにおける前記第２のシリコン膜を除去して、前記第１のゲート電極パターンにおける前記第２の絶縁膜を露出すると共に、前記第２のゲート電極パターンにおける前記第２のゲート電極形成膜のうち前記Ｌ字状絶縁膜上に存在する部分を除去して、前記Ｌ字状絶縁膜を露出する工程（ｆ１）と、前記工程（ｆ１）の後に、前記第１のゲート電極パターンにおける前記第２の絶縁膜を除去して、前記第１のゲート電極パターンにおける前記第１のゲート電極形成膜を露出すると共に、前記Ｌ字状絶縁膜における前記第１のゲート電極形成膜の上面上に存在する部分を除去する工程（ｆ２）とを含むことを特徴とする半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記工程（ｆ２）は、前記Ｌ字状絶縁膜における前記第１のゲート電極形成膜と前記第２のゲート電極形成膜との間に存在する部分を除去して、前記Ｌ字状絶縁膜の上面高さを前記第１のゲート電極形成膜の上面高さよりも低くして、前記第１のゲート電極形成膜と前記第２のゲート電極形成膜との間に溝を形成する工程を更に含み、
    前記工程（ｇ）は、前記溝内に前記金属膜を埋め込む工程を含み、
    前記工程（ｈ）は、前記Ｌ字状絶縁膜上において互いに接触するように、前記第１のフルシリサイド化ゲート電極及び前記第２のフルシリサイド化ゲート電極を形成する工程を含むことを特徴とする半導体装置の製造方法。
  16. 請求項１３〜１５のうちいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｈ）よりも後に、前記第１のフルシリサイド化ゲート電極及び前記第２のフルシリサイド化ゲート電極上に、前記Ｌ字状絶縁膜を跨いで、前記第１のフルシリサイド化ゲート電極と前記第２のフルシリサイド化ゲート電極とを電気的に接続するコンタクトプラグを形成する工程（ｉ）を更に備えることを特徴とする半導体装置の製造方法。
  17. 請求項１３〜１６のうちいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｄ）よりも後で且つ前記工程（ｅ）よりも前に、前記第１の活性領域における前記第１のゲート電極パターンの側方下に位置する領域に、第１のエクステンション領域を形成すると共に、前記第２の活性領域における前記第２のゲート電極パターンの側方下に位置する領域に、第２のエクステンション領域を形成する工程（ｊ）を更に備え、
    前記工程（ｅ）よりも後で且つ前記工程（ｆ）よりも前に、前記第１の活性領域における前記第１のサイドウォールの側方下に位置する領域に、第１のソース・ドレイン領域を形成すると共に、前記第２の活性領域における前記第２のサイドウォールの側方下に位置する領域に、第２のソース・ドレイン領域を形成する工程（ｋ）を更に備えることを特徴とする半導体装置の製造方法。
  18. 請求項１７に記載の半導体装置の製造方法において、
    前記工程（ｃ）よりも後で且つ前記工程（ｄ）よりも前に、前記第２のシリコン膜上に保護膜を形成する工程（ｌ）を更に備え、
    前記工程（ｄ）は、前記保護膜、前記第２のシリコン膜、前記第２の絶縁膜、前記第１のシリコン膜、及び前記第１の絶縁膜をパターニングすることにより、前記第１の活性領域上に、上部に前記保護膜からなる第１の保護膜が形成された前記第１のゲート電極パターンを形成すると共に、前記保護膜、前記第２のシリコン膜、及び前記第２の絶縁膜をパターニングすることにより、前記第２の活性領域上に、上部に前記保護膜からなる第２の保護膜が形成された前記第２のゲート電極パターンを形成する工程を含み、
    前記工程（ｋ）よりも後で且つ前記工程（ｆ）よりも前に、前記第１のソース・ドレイン領域の上部に第１のシリサイド膜を形成すると共に、前記第２のソース・ドレイン領域の上部に第２のシリサイド膜を形成する工程（ｍ）を更に備え、
    前記工程（ｆ）は、前記第１の保護膜及び前記第２の保護膜を除去する工程を更に含むことを特徴とする半導体装置の製造方法。
  19. 請求項１８に記載の半導体装置の製造方法において、
    前記工程（ｆ）は、
    前記第１のゲート電極パターンにおける前記第１の保護膜を除去して、前記第１のゲート電極パターンにおける前記第２のシリコン膜を露出すると共に、前記第２のゲート電極パターンにおける前記第２の保護膜を除去して、前記第２のゲート電極パターンにおける前記第２のゲート電極形成膜を露出する工程（ｆａ）と、
    前記工程（ｆａ）の後に、前記第１のゲート電極パターンにおける前記第２のシリコン膜を除去して、前記第１のゲート電極パターンにおける前記第２の絶縁膜を露出すると共に、前記第２のゲート電極パターンにおける前記第２のゲート電極形成膜のうち前記Ｌ字状絶縁膜上に存在する部分を除去して、前記Ｌ字状絶縁膜を露出する工程（ｆｂ）と、
    前記工程（ｆｂ）の後に、前記第１のゲート電極パターンにおける前記第２の絶縁膜を除去して、前記第１のゲート電極パターンにおける前記第１のゲート電極形成膜を露出すると共に、前記Ｌ字状絶縁膜における前記第１のゲート電極形成膜の上面上に存在する部分を除去する工程（ｆｃ）とを含むことを特徴とする半導体装置の製造方法。
  20. 請求項１９に記載の半導体装置の製造方法において、
    前記工程（ｆｃ）は、前記Ｌ字状絶縁膜における前記第１のゲート電極形成膜と前記第２のゲート電極形成膜との間に存在する部分を除去する工程を更に含むことを特徴とする半導体装置の製造方法。
  21. 請求項１９又は２０に記載の半導体装置の製造方法において、
    前記工程（ｆａ）は、エッチングにより、前記第１のゲート電極パターンにおける前記第１の保護膜、及び前記第２のゲート電極パターンにおける前記第２の保護膜を除去する工程であることを特徴とする半導体装置の製造方法。
  22. 請求項１９又は２０に記載の半導体装置の製造方法において、
    前記工程（ｆａ）は、化学機械的研磨法により、前記第１のゲート電極パターンにおける前記第１の保護膜、及び前記第２のゲート電極パターンにおける前記第２の保護膜を除去する工程であることを特徴とする半導体装置の製造方法。
  23. 請求項１８に記載の半導体装置の製造方法において、
    前記工程（ｆ）は、
    前記第１のゲート電極パターンにおける前記第１の保護膜を除去して、前記第１のゲート電極パターンにおける前記第２のシリコン膜を露出すると共に、前記第２のゲート電極パターンにおける前記第２の保護膜のうち前記Ｌ字状絶縁膜上に存在する部分を除去して、前記第２のゲート電極パターンにおける前記第２のゲート電極形成膜のうち前記Ｌ字状絶縁膜上に存在する部分を露出する工程（ｆａ）と、
    前記工程（ｆａ）の後に、前記第１のゲート電極パターンにおける前記第２のシリコン膜を除去して、前記第１のゲート電極パターンにおける前記第２の絶縁膜を露出すると共に、前記第２のゲート電極パターンにおける前記第２のゲート電極形成膜のうち前記Ｌ字状絶縁膜上に存在する部分を除去して、前記Ｌ字状絶縁膜を露出する工程（ｆｂ）と、
    前記工程（ｆｂ）の後に、前記第１のゲート電極パターンにおける前記第２の絶縁膜を除去して、前記第１のゲート電極パターンにおける前記第１のゲート電極形成膜を露出すると共に、前記第２のゲート電極パターンにおける前記第２の保護膜のうち前記Ｌ字状絶縁膜上に存在する部分以外の部分を除去して、前記第２のゲート電極パターンにおける前記第２のゲート電極形成膜を露出する工程（ｆｃ）とを含み、
    前記工程（ｆｃ）は、前記Ｌ字状絶縁膜における前記第１のゲート電極形成膜の上面上に存在する部分を除去した後、前記Ｌ字状絶縁膜における前記第１のゲート電極形成膜と前記第２のゲート電極形成膜との間に存在する部分を除去する工程を含むことを特徴とする半導体装置の製造方法。
  24. 請求項１３〜２３のうちいずれか１項に記載の半導体装置の製造方法において、
    前記第１のシリコン膜及び前記第２のシリコン膜は、ポリシリコン膜又はアモルファスシリコン膜であることを特徴とする半導体装置の製造方法。
  25. 請求項１３〜２３のうちいずれか１項に記載の半導体装置の製造方法において、
    前記第１のシリコン膜はＳｉＧｅ膜であり、
    前記第２のシリコン膜はポリシリコン膜又はアモルファスシリコン膜であることを特徴とする半導体装置の製造方法。
  26. 請求項１３〜２５のうちいずれか１項に記載の半導体装置の製造方法において、
    前記金属膜は、ニッケル、コバルト、白金、チタン、ルテニウム、イリジウム、及びイッテルビウムからなる金属群のうち、少なくとも１つを含むことを特徴とする半導体装置の製造方法。
JP2007021864A 2007-01-31 2007-01-31 半導体装置及びその製造方法 Pending JP2008187150A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007021864A JP2008187150A (ja) 2007-01-31 2007-01-31 半導体装置及びその製造方法
US11/950,829 US20080179687A1 (en) 2007-01-31 2007-12-05 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007021864A JP2008187150A (ja) 2007-01-31 2007-01-31 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2008187150A true JP2008187150A (ja) 2008-08-14

Family

ID=39666995

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007021864A Pending JP2008187150A (ja) 2007-01-31 2007-01-31 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US20080179687A1 (ja)
JP (1) JP2008187150A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287793A (ja) * 2006-04-13 2007-11-01 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US9041116B2 (en) * 2012-05-23 2015-05-26 International Business Machines Corporation Structure and method to modulate threshold voltage for high-K metal gate field effect transistors (FETs)

Also Published As

Publication number Publication date
US20080179687A1 (en) 2008-07-31

Similar Documents

Publication Publication Date Title
JP5147471B2 (ja) 半導体装置
JP4917012B2 (ja) 相補型金属酸化物半導体（ｃｍｏｓ）を形成する方法及びその方法に従い製造されたｃｍｏｓ
US7465996B2 (en) Semiconductor device and method for fabricating the same
US8173506B2 (en) Method of forming buried gate electrode utilizing formation of conformal gate oxide and gate electrode layers
JP4144884B2 (ja) Ｃｍｏｓトランジスタの製造方法
US20130256802A1 (en) Replacement Gate With Reduced Gate Leakage Current
TWI469262B (zh) 半導體裝置之製造方法及半導體裝置
JP5126060B2 (ja) 半導体装置及びその製造方法
JP2012099517A (ja) 半導体装置及び半導体装置の製造方法
CN104347502A (zh) 半导体器件及其制造方法
US20070075374A1 (en) Semicondutor device and method for fabricating the same
JP2008140853A (ja) 半導体装置及びその製造方法
CN103426821A (zh) 半导体集成电路制造的方法
JP2008288465A (ja) 半導体装置及びその製造方法
WO2010146641A1 (ja) 半導体装置及びその製造方法
JP2008034413A (ja) 半導体装置及びその製造方法
US7755145B2 (en) Semiconductor device and manufacturing method thereof
US8471341B2 (en) Semiconductor device and method for fabricating the same
JP2006108355A (ja) 半導体装置およびその製造方法
JP2009117621A (ja) 半導体装置及びその製造方法
JP2008103613A (ja) 半導体装置及びその製造方法
TWI511205B (zh) 半導體積體電路的形成方法
JP2007158220A (ja) 半導体装置の製造方法
CN109390394B (zh) 穿隧场效晶体管及其制作方法
JP2006013270A (ja) 半導体装置およびその製造方法