CN103578989A - Mos器件及其制作方法、cmos器件的制作方法 - Google Patents

Mos器件及其制作方法、cmos器件的制作方法 Download PDF

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Abstract

本发明提供一种MOS器件、一种MOS器件的制作方法和两种CMOS器件的制作方法。所述MOS器件的制作方法包括：提供衬底，衬底上包括多晶硅栅；在衬底和多晶硅栅上依次形成中间层、隔离层和第一层间介质层；使第一层间介质层的上表面与隔离层的上表面齐平；去除多晶硅栅上方的隔离层、多晶硅栅上方的中间层和多晶硅栅，形成沟槽；在沟槽中形成金属栅极；进行平坦化处理，使金属栅极的上表面、第一层间介质层的上表面、隔离层的上表面和中间层的上表面齐平；去除位于金属栅极侧壁的中间层，形成空隙；在第一层间介质层、隔离层、空隙和金属栅极的上表面形成第二层间介质层。本发明可精确控制金属栅极的厚度，降低寄生电容，提高器件性能。

Description

MOS器件及其制作方法、CMOS器件的制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种MOS(金属氧化物半导体)器件、一种MOS器件的制作方法和两种CMOS(互补金属氧化物半导体)器件的制作方法。
背景技术
随着集成电路制造技术的不断发展，MOS器件的特征尺寸也越来越小。在MOS器件特征尺寸不断缩小情况下，为了降低MOS器件栅极的寄生电容，提高器件速度，高K栅介电层与金属栅电极的栅极叠层结构被引入到MOS器件中。
为避免金属栅电极的金属材料对器件其他结构的影响，所述金属栅电极与高K栅介电层的栅极叠层结构通常采用栅极替代工艺制作。在该工艺中，在源／漏区注入前，在待形成的栅电极位置首先形成由多晶硅构成的伪栅极，所述伪栅极用于自对准形成源漏区等工艺处理。而在形成源漏区之后，会移除所述伪栅极并在伪栅极的位置形成栅极开口，之后，再在所述栅极开口中依次填充高K栅介电层与金属栅电极。由于金属栅电极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。
然而，采用上述栅极替代工艺制作MOS器件仍存在着挑战。随着栅极长度的进一步缩小，这种问题更加严重。例如，在该工艺中，由于负载效应(Loading effect)和化学机械研磨工艺中的非均匀性等，导致不能精确控制金属栅极的厚度。此外，现有技术中栅电极具有很大的寄生电容，最终会影响器件的开关速度等。
因此，如何精确控制金属栅极的厚度且降低器件的寄生电容就成为本领域技术人员亟待解决的问题之一。
发明内容
本发明解决的问题是提供一种MOS器件、一种MOS器件的制作方法和两种CMOS器件的制作方法，既可以精确控制金属栅极的厚度，又可以降低寄生电容，最终提高器件性能。
为解决上述问题，本发明提供了一种MOS器件的制作方法，包括：
提供衬底，所述衬底上包括多晶硅栅，所述多晶硅栅两侧的衬底中包括源／漏区：
在所述衬底和所述多晶硅栅上依次形成中间层、隔离层和第一层间介质层：
进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；
去除所述多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；
去除所述多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述多晶硅栅的上表面齐平；
去除所述多晶硅栅，形成沟槽；
在所述沟槽中形成金属栅极；
进行平坦化处理，使所述金属栅极的上表面、所述第一层间介质层的上表面、所述隔离层的上表面和所述中间层的上表面齐平；
去除位于所述金属栅极侧壁的所述中间层，形成空隙；
在所述第一层间介质层、所述隔离层、所述空隙和所述金属栅极的上表面形成第二层间介质层。
为解决上述问题，本发明还提供了一种CMOS器件的制作方法，包括：
提供衬底，所述衬底包括第一区域和第二区域，与所述第一区域对应的衬底上包括第一多晶硅栅，与所述第二区域对应的衬底上包括第二多晶硅栅；
在所述衬底、所述第一多晶硅栅和所述第二多晶硅栅上依次形成中间层、隔离层和第一层间介质层；
进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；
在所述第二区域对应的隔离层和第一层间介质层上形成第一硬掩模层；
去除所述第一多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；
去除所述第一多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述第一多晶硅栅的上表面齐平；
去除所述第一多晶硅栅，形成第一沟槽；
在所述第一沟槽中形成第一金属栅极，去除所述第一硬掩模层，且第一金属栅极的上表面与所述第一层间介质层的上表面齐平；
在所述第一区域对应的隔离层和第一层间介质层上形成第二硬掩模层；
去除所述第二多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；
去除所述第二多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述第二多晶硅栅的上表面齐平；
去除所述第二多晶硅栅，形成第二沟槽；
在所述第二沟槽中形成第二金属栅极；
进行平坦化处理，去除所述第二硬掩模层，且使所述第一金属栅极的上表面、所述第二金属栅极的上表面、所述第一层间介质层的上表面、所述隔离层的上表面和所述中间层的上表面齐平；
去除位于所述第一金属栅极侧壁和所述第二金属栅极侧壁的所述中间层，形成空隙；
在所述第一层间介质层、所述隔离层、所述空隙、所述第一金属栅极和所述第二金属栅极的上表面形成第二层间介质层。
为解决上述问题，本发明还提供了一种CMOS器件的制作方法，包括：
提供衬底，所述衬底包括第一区域和第二区域，与所述第一区域对应的衬底上包括第一多晶硅栅，与所述第二区域对应的衬底上包括第二多晶硅栅；
在所述衬底、所述第一多晶硅栅和所述第二多晶硅栅上依次形成中间层、隔离层和第一层间介质层；
进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；
去除所述第一多晶硅栅上方的所述隔离层，且去除所述第二多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；
去除所述第一多晶硅栅上方的所述中间层，且去除所述第二多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述第一多晶硅栅或所述第二多晶硅栅的上表面齐平；
去除所述第一多晶硅栅，形成第一沟槽，且去除所述第二多晶硅栅，形成第二沟槽；
在所述第一沟槽中形成第一金属栅极，且在所述第二沟槽中形成第二金属栅极；
进行平坦化处理，使所述第一金属栅极的上表面、所述第二金属栅极的上表面、所述第一层间介质层的上表面、所述隔离层的上表面和所述中间层的上表面齐平；
去除位于所述第一金属栅极侧壁和所述第二金属栅极侧壁的所述中间层，形成空隙；
在所述第一层间介质层、所述隔离层、所述空隙、所述第一金属栅极和所述第二金属栅极的上表面形成第二层间介质层。
为解决上述问题，本发明还提供了一种MOS器件，包括：
衬底：
位于所述衬底上的金属栅极；
依次位于所述金属栅极两侧的衬底上的中间层、第一隔离层和第一层间介质层；
位于所述第一层间介质层侧壁的第二隔离层，所述第二隔离层与所述中间层的对应边缘对齐；
所述金属栅极与所述第二隔离层和中间层之间存在空隙；
位于所述金属栅极、第一层间介质层、所述空隙和第二隔离层上表面的第二层间介质层。
与现有技术相比，本发明技术方案具有以下优点：
1)先在衬底和多晶硅栅上依次形成中间层和隔离层，然后将多晶硅栅替换为金属栅极，在形成金属栅极之后，去除金属栅极侧壁的中间层，从而在金属栅极的两侧形成空隙(air gap)，由于该空隙很小，因此第二层间介质层不会填充该空隙，即该空隙会始终存在，因此最终可以降低MOS器件的寄生电容，提高器件的性能。
2)所述多晶硅栅上方的所述隔离层、所述多晶硅栅上方的所述中间层和所述多晶硅栅都可以在同一干法刻蚀腔室中被去除，从而工艺比较简单，节省生产成本。
3)通过合理选择第一层间介质层、中间层和隔离层的材质，使中间层和隔离层的刻蚀选择比、中间层和第一层间介质层的刻蚀选择比、隔离层和第一层间介质层的刻蚀选择比都比较大，从而可以减小金属栅极和多晶硅栅的厚度差，最终可以精确控制金属栅极的厚度，保证器件的性能稳定。
附图说明
图1至图7是本发明实施例中MOS器件的制作方法的示意图；
图8至图13是本发明实施例中一种CMOS器件的制作方法的示意图；
图14至图18是本发明实施例中另一种CMOS器件的制作方法的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述，现有技术中MOS器件(包括CMOS器件)的寄生电容比较大，且多晶硅栅和金属栅极的厚度差比较大(经过多次刻蚀处理后，金属栅极的厚度是多晶硅栅的一半左右)，导致金属栅极的厚度不易控制，器件性能较差。
针对上述缺陷，本发明提供了一种MOS器件、一种MOS器件的制作方法和两种CMOS器件的制作方法。所述MOS器件中金属栅极两侧存在空隙，从而可以降低其寄生电容。所述MOS器件的制作方法中，先在多晶硅栅两侧形成由可去除(disposable)的材质构成的中间层，然后使金属栅极替换所述多晶硅栅之后，去除金属栅极两侧的中间层，从而在金属栅极的两侧形成了空隙，最终可以降低其寄生电容。所述CMOS器件的两种制作方法中，同样是在NMOS器件或PMOS器件对应的多晶硅栅两侧形成由可去除的材质构成的中间层，然后使对应的金属栅极替换所述多晶硅栅之后，去除金属栅极两侧的中间层，以在金属栅极的两侧形成空隙。两种CMOS器件的制作方法的不同之处在于，既可以先使一种类型的金属栅极替换对应的多晶硅栅，再使另一种类型的金属栅极替换对应的多晶硅栅，然后在平坦化处理后，同时去除两种类型的金属栅极侧壁的中间层；也可以同时去除两种类型的多晶硅栅，再分别形成对应的金属栅极，然后在平坦化处理后，同时去除两种类型的金属栅极侧壁的中间层。
下面结合附图进行详细说明。
本实施方式提供了一种MOS器件的制作方法，包括：
步骤S1，提供衬底，所述衬底上包括多晶硅栅，所述多晶硅栅两侧的衬底中包括源／漏区：
步骤S2，在所述衬底和所述多晶硅栅上依次形成中间层、隔离层和第一层间介质层；
步骤S3，进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；
步骤S4，去除所述多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；
步骤S5，去除所述多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述多晶硅栅的上表面齐平；
步骤S6，去除所述多晶硅栅，形成沟槽；
步骤S7，在所述沟槽中形成金属栅极；
步骤S8，进行平坦化处理，使所述金属栅极的上表面、所述第一层间介质层的上表面、所述隔离层的上表面和所述中间层的上表面齐平；
步骤S9，去除位于所述金属栅极侧壁的所述中间层，形成空隙；
步骤S10，在所述第一层间介质层、所述隔离层、所述空隙和所述金属栅极的上表面形成第二层间介质层。
所述MOS器件可以是NMOS器件，也可以是PMOS器件。
参考图1所示，提供衬底101，在所述衬底101上形成栅介质层102和多晶硅栅103，且在多晶硅栅103两侧的衬底101上形成侧墙104。
在形成侧墙104之后，可以以所述侧墙104和多晶硅栅103为掩模，在多晶硅栅103两侧的衬底101中形成源／漏区(图中未示出)，其对于本领域的技术人员是熟知的，在此不再赘述。
所述栅介质层102的材质可以为高k材料，如：HfO2、HFSiO、HfON、La2O3、LaAlO、Al2O3、ZrO2、ZrSiO、TiO2或Y2O3；也可以为氧化硅等材料。
需要说明的是，当栅介质层102为高k材料时，为了提高栅介质层102和衬底101的界面特性，还可以在衬底101与栅介质层102之间设置界面层(图中未示出)。
接着，在所述衬底101和所述多晶硅栅103上形成中间层105。
所述中间层105需要在后续步骤中去除，因此所述中间层105需要选择易被去除(如：易被烧掉)的材质。具体地，所述中间层105的材质可以是无定形碳和有机抗反射材料中的一种或多种，其厚度范围可以包括：
Figure BDA00001913565900081
Figure BDA00001913565900082
所述有机抗反射材料包括：底部抗反射涂层(Bottom anti-reflectivecoating，简称BARC)或有机分布层(Organic Distribution Layer，简称ODL)。
本实施例中所述中间层105的材质为无定形碳，其采用化学气相沉积工艺形成。
接着，在所述中间层105上形成隔离层106。
所述隔离层106的材质可以包括：氮化硅和氮氧化硅中的一种或两种；其厚度范围可以包括：
所述中间层105和所述隔离层106的刻蚀选择比比较大，本实施例中所述中间层105和所述隔离层106的刻蚀选择比可以为8～20，如：10。
接着，在所述隔离层106上形成第一层间介质层107。
本实施例中所述中间层105和所述第一层间介质层107的刻蚀选择比范围可以为8～20，如：10；所述隔离层106和所述第一层间介质层107的刻蚀选择比范围可以为8～20，如：10。
结合参考图2所示，接着，采用化学机械研磨(CMP)或回刻(etch back)方法，以隔离层106为停止层，使第一层间介质层107和隔离层106的上表面齐平。
结合参考图3所示，接着，去除所述多晶硅栅103上方对应的所述隔离层106。
所述隔离层106可以采用干法刻蚀去除，剩余的隔离层106的上表面与所述中间层105的上表面齐平。
由于所述隔离层106与所述第一层间介质层107的刻蚀选择比比较大，因此在刻蚀去除所述隔离层106的同时，所述第一层间介质层107基本没有损失。
接着，去除所述多晶硅栅103上方的中间层105。
所述中间层105可以采用干法刻蚀去除，剩余的中间层105的上表面与所述多晶硅栅103的上表面齐平。
由于所述中间层105与所述隔离层106的刻蚀选择比比较大，所述中间层105与所述第一层间介质层107的刻蚀选择比也比较大，因此在刻蚀去除所述中间层105的同时，剩余的所述隔离层106和所述第一层间介质层107基本没有损失。
结合参考图4所示，接着，去除所述多晶硅栅103，形成沟槽。
所述多晶硅栅103可以采用干法刻蚀方法去除。
优选地，本实施例中上述去除部分隔离层106、部分中间层105和多晶硅栅103的三个步骤可以在同一个干法刻蚀腔室中去除，从而可以简化工艺，节省生产成本。
接着，在所述沟槽中依次形成功函数金属层108和栅极金属层109，所述功函数金属层108和栅极金属层109组成金属栅极。
所述功函数金属层108和栅极金属层109对于本领域的技术人员是熟知的，在此不再赘述。在本发明的其他实施例中，还可以省却形成功函数金属层108的步骤，其不限制本发明的保护范围。
需要说明的是，当栅介质层102为高k材料时，则可以直接形成功函数金属层108和栅极金属层109；当栅介质层102为氧化硅时，则需要先去除所述栅介质层102，然后在衬底102上形成高k材料构成的新的栅介质层，总之，本实施例形成的栅极结构至少为高k栅介质层和金属栅极的堆叠结构。
由于在刻蚀去除所述隔离层106的同时，所述第一层间介质层107几乎没有损失；在刻蚀去除所述中间层105的同时，剩余的所述隔离层106和所述第一层间介质层107几乎没有损失，因此可以保证金属栅极的厚度与所述多晶硅栅的厚度基本一致，从而通过控制多晶硅栅的厚度，就可以精确控制金属栅极的厚度。
结合参考图5所示，采用化学机械研磨方法进行平坦化处理，使功函数金属层108、栅极金属层109、侧墙104、中间层105、隔离层106和第一层间介质层107的上表面齐平。
结合参考图6所示，接着，去除位于所述金属栅极侧壁的所述中间层105，形成空隙110，隔离层106下方的中间层105被保留。
本实施例中所述中间层105可以采用灰化方法去除，从而操作简单，对其它结构的影响小。
结合参考图7所示，接着，形成第二层间介质层111。
由于所述空隙110的尺寸很小，因此在形成第二层间介质层111时，所述第二层间介质层111不会填充所述空隙110，从而在形成第二层间介质层111之后，所述空隙110仍然存在，从而可以保证MOS器件的寄生电容比较小。
所述MOS器件的后续制作过程与现有技术相同，在此不再赘述。
相应地，本实施方式还提供了一种MOS器件，包括：
衬底：
位于所述衬底上的金属栅极；
依次位于所述金属栅极两侧的衬底上的中间层、第一隔离层和第一层间介质层；
位于所述第一层间介质层侧壁的第二隔离层，所述第二隔离层与所述中间层的对应边缘对齐；
所述金属栅极与所述第二隔离层和中间层之间存在空隙；
位于所述金属栅极、第一层间介质层、所述空隙和第二隔离层上表面的第二层间介质层。
其中，所述中间层的材质包括：无定形碳和有机抗反射材料中的一种或多种；所述中间层的厚度范围包括：
Figure BDA00001913565900111
所述有机抗反射材料包括：BARC或ODL。
其中，所述第一隔离层或第二隔离层的材质包括：氮化硅和氮氧化硅中的一种或两种；所述第一隔离层的厚度范围包括：
Figure BDA00001913565900112
所述第二隔离层的宽度范围包括：
Figure BDA00001913565900113
其中，所述空隙的宽度范围包括：
所述MOS器件可以采用前述MOS器件的制作方法得到，在此不再赘述。
本实施方式还提供了一种CMOS器件的制作方法，包括以下步骤：
步骤S11，提供衬底，所述衬底包括第一区域和第二区域，与所述第一区域对应的衬底上包括第一多晶硅栅，与所述第二区域对应的衬底上包括第二多晶硅栅；
步骤S12，在所述衬底、所述第一多晶硅栅和所述第二多晶硅栅上依次形成中间层、隔离层和第一层间介质层；
步骤S13，进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；
步骤S14，在所述第二区域对应的隔离层和第一层间介质层上形成第一硬掩模层；
步骤S15，去除所述第一多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；
步骤S16，去除所述第一多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述第一多晶硅栅的上表面齐平；
步骤S17，去除所述第一多晶硅栅，形成第一沟槽；
步骤S18，在所述第一沟槽中形成第一金属栅极，去除所述第一硬掩模层，且第一金属栅极的上表面与所述第一层间介质层的上表面齐平；
步骤S19，在所述第一区域对应的隔离层和第一层间介质层上形成第二硬掩模层；
步骤S20，去除所述第二多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；
步骤S21，去除所述第二多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述第二多晶硅栅的上表面齐平；
步骤S22，去除所述第二多晶硅栅，形成第二沟槽；
步骤S23，在所述第二沟槽中形成第二金属栅极；
步骤S24，进行平坦化处理，去除所述第二硬掩模层，且使所述第一金属栅极的上表面、所述第二金属栅极的上表面、所述第一层间介质层的上表面、所述隔离层的上表面和所述中间层的上表面齐平；
步骤S25，去除位于所述第一金属栅极侧壁和所述第二金属栅极侧壁的所述中间层，形成空隙；
步骤S26，在所述第一层间介质层、所述隔离层、所述空隙、所述第一金属栅极和所述第二金属栅极的上表面形成第二层间介质层。
参考图8所示，首先提供衬底，所述衬底包括第一区域201和第二区域301，第一区域201和第二区域202之间可以由浅沟槽隔离结构401进行隔离。与第一区域201对应的衬底上包括第一栅介质层202、第一多晶硅栅203和位于第一栅介质层202和第一多晶硅栅203侧面的衬底上的第一侧墙204；与第二区域301对应的衬底上包括第二栅介质层302、第二多晶硅栅303和位于第二栅介质层302和第二多晶硅栅303侧面的衬底上的第二侧墙304。
需要说明的是，所述第一区域201和第二区域202中均包括源／漏区(图中未示出)。
本实施例中第一区域201可以对应NMOS器件，第二区域301对应PMOS器件；或者，第一区域201对应PMOS器件，第二区域301对应NMOS器件。
接着，在所述衬底、所述第一侧墙204、所述第二侧墙304、所述第一多晶硅栅203和所述第二多晶硅栅303上依次形成中间层402、隔离层403和第一层间介质层404。
接着，进行平坦化处理，使第一层间介质层404的上表面与所述隔离层403的上表面齐平。
上述步骤与前述MOS器件的制作方法中的步骤S11、步骤S12和步骤S13(包括中间层402和隔离层403的材质选择和厚度选择、中间层402、隔离层403和第一层间介质层404两两间的刻蚀选择比选择)类似，在此不再赘述。
接着，在所述第二区域301对应的隔离层403和第一层间介质层404上形成第一硬掩模层405。
具体地，本实施例在平坦化处理后的第一层间介质层404和隔离层403的上表面形成硬掩模层，然后通过光刻工艺去除与第一区域201对应的硬掩模层，保留与第二区域301对应的第一硬掩模层405。
所述第一硬掩模层405的材质可以为金属，如氮化钛或氮化钽。
结合参考图9所示，接着，去除所述第一多晶硅栅203上方的所述隔离层403，剩余的所述隔离层403的上表面与所述中间层402的上表面齐平；去除所述第一多晶硅栅203上方的所述中间层402，剩余的所述中间层402的上表面与所述第一多晶硅栅203的上表面齐平；去除所述第一多晶硅栅203，形成第一沟槽206。
上述三个去除步骤(即所述第一多晶硅栅203上方的所述隔离层403、所述第一多晶硅栅203上方的所述中间层402和所述第一多晶硅栅203)可以在同一干法刻蚀腔室中被去除，从而简化了工艺。
结合参考图10所示，接着，在所述第一沟槽206中形成第一金属栅极207，第一金属栅极可以包括功函数金属层和栅极金属层，且通过平坦化处理，去除第一硬掩模层405，且使第一金属栅极207的上表面与所述第一层间介质层404的上表面齐平。
结合参考图11所示，接着，采用与图9、图10和图11类似的方法，在所述第一区域201对应的隔离层403和第一层间介质层404上形成第二硬掩模层(图中未示出)，去除所述第二多晶硅栅303上方的所述隔离层403，剩余的所述隔离层403的上表面与所述中间层402的上表面齐平；去除所述第二多晶硅栅303上方的所述中间层402，剩余的所述中间层402的上表面与所述第二多晶硅栅303的上表面齐平；去除所述第二多晶硅栅303，形成第二沟槽；在所述第二沟槽中形成第二金属栅极307；进行平坦化处理，去除第二硬掩模层，且使所述第一金属栅极207的上表面、所述第二金属栅极307的上表面、所述第一层间介质层404的上表面、所述隔离层403的上表面和所述中间层402的上表面齐平。
所述第二硬掩模层的材质可以为金属，如氮化钛或氮化钽。
上述三个去除步骤(即所述第二多晶硅栅303上方的所述隔离层403、所述第二多晶硅栅303上方的所述中间层402和所述第二多晶硅栅303)可以在同一干法刻蚀腔室中被去除，从而简化了工艺。
结合参考图12所示，接着，去除位于所述第一侧墙204侧壁和所述第二侧墙304侧壁的所述中间层402，形成空隙408，隔离层403下方的中间层402被保留。
结合参考图13所示，接着，在所述第一层间介质层404、所述隔离层403、所述第一侧墙204、所述第二侧墙304、所述第一金属栅极207和所述第二金属栅极307的上表面形成第二层间介质层409。
本实施例中第一侧墙204和第二侧墙304的侧壁均存在空隙，且该空隙在形成第二层间介质层后仍然存在，因此可以降低CMOS器件的寄生电容，提高器件的性能。
此外，通过合理选择第一层间介质层404、中间层402和隔离层403的材质，使中间层402和隔离层403的刻蚀选择比、中间层402和第一层间介质层404的刻蚀选择比、隔离层403和第一层间介质层404的刻蚀选择比都比较大，从而可以减小第一金属栅极207和第一多晶硅栅203的厚度差且减小第二金属栅极307和第二多晶硅栅303的厚度差，最终可以精确控制金属栅极的厚度，保证器件的性能稳定。
本实施方式还提供了一种CMOS器件的制作方法，包括以下步骤：
步骤S31，提供衬底，所述衬底包括第一区域和第二区域，与所述第一区域对应的衬底上包括第一多晶硅栅，与所述第二区域对应的衬底上包括第二多晶硅栅；
步骤S32，在所述衬底、所述第一多晶硅栅和所述第二多晶硅栅上依次形成中间层、隔离层和第一层间介质层；
步骤S33，进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；
步骤S44，去除所述第一多晶硅栅上方的所述隔离层，且去除所述第二多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；
步骤S45，去除所述第一多晶硅栅上方的所述中间层，且去除所述第二多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述第一多晶硅栅或所述第二多晶硅栅的上表面齐平；
步骤S46，去除所述第一多晶硅栅，形成第一沟槽，且去除所述第二多晶硅栅，形成第二沟槽；
步骤S47，在所述第一沟槽中形成第一金属栅极，且在所述第二沟槽中形成第二金属栅极；
步骤S48，进行平坦化处理，使所述第一金属栅极的上表面、所述第二金属栅极的上表面、所述第一层间介质层的上表面、所述隔离层的上表面和所述中间层的上表面齐平；
步骤S49，去除位于所述第一金属栅极侧壁和所述第二金属栅极侧壁的所述中间层，形成空隙；
步骤S50，在所述第一层间介质层、所述隔离层、所述空隙、所述第一金属栅极和所述第二金属栅极的上表面形成第二层间介质层。
参考图14所示，首先提供衬底，所述衬底包括第一区域501和第二区域601，第一区域601和第二区域602之间可以由浅沟槽隔离结构701进行隔离。与第一区域501对应的衬底上包括第一栅介质层502、第一多晶硅栅503和位于第一栅介质层502和第一多晶硅栅503侧面衬底上的第一侧墙504；与第二区域601对应的衬底上包括第二栅介质层602、第二多晶硅栅603和位于第二栅介质层602和第二多晶硅栅603侧面衬底上的第二侧墙604。
需要说明的是，所述第一区域201和第二区域202中均包括源／漏区(图中未示出)。
本实施例中第一区域501可以对应NMOS器件，第二区域601对应PMOS器件；或者，第一区域501对应PMOS器件，第二区域601对应NMOS器件。
接着，在所述衬底、所述第一侧墙504、所述第二侧墙604、所述第一多晶硅栅503和所述第二多晶硅栅603上依次形成中间层702、隔离层703和第一层间介质层704。
接着，进行平坦化处理，使第一层间介质层704的上表面与所述隔离层703的上表面齐平。
上述步骤与前述MOS器件的制作方法中的步骤S11、步骤S12和步骤S13(包括中间层702和隔离层703的材质选择和厚度选择、中间层702、隔离层703和第一层间介质层704两两间的刻蚀选择比选择)类似，在此不再赘述。
结合参考图15所示，去除所述第一多晶硅栅503上方的所述隔离层703，且去除所述第二多晶硅栅603上方的所述隔离层703，剩余的所述隔离层703的上表面与所述中间层702的上表面齐平；去除所述第一多晶硅栅503上方的所述中间层702，且去除所述第二多晶硅栅603上方的所述中间层702，剩余的所述中间层702的上表面与所述第一多晶硅栅503或所述第二多晶硅栅603的上表面齐平；去除所述第一多晶硅栅503，形成第一沟槽607，且去除所述第二多晶硅栅603，形成第二沟槽607。
本实施例中所述第一多晶硅栅503和所述第二多晶硅栅603的上表面齐平。
上述去除步骤(所述第一多晶硅栅503上方的所述隔离层703、所述第二多晶硅栅603上方的所述隔离层703、所述第一多晶硅栅503上方的所述中间层702、所述第二多晶硅栅603上方的所述中间层702、所述第一多晶硅栅503和所述第二多晶硅栅603)可以在同一干法刻蚀腔室中被去除，从而简化工艺。
结合参考图16所示，接着，在第一沟槽507和第二沟槽607中形成功函数金属层705。
接着，在第二区域601上对应的功函数金属层705上形成第一光刻胶层706。
结合参考图17所示，接着，以第一光刻胶层706为掩模，在所述第一沟槽507中形成第一栅极金属层508。与第一区域501对应的第一金属栅极至少包括705和第一栅极金属层508。
接着，进行平坦化处理，去除所述第一光刻胶层706，且使第一栅极金属层508的上表面和功函数金属层705的上表面齐平。
接着，在第一区域501对应的功函数金属层705上形成第二光刻胶层(图中未示出)，且以第二光刻胶层为掩模，在所述第二沟槽607中形成第二栅极金属层608。与第二区域601对应的第二金属栅极至少包括705和第二栅极金属层608。
接着，进行平坦化处理，去除所述第二光刻胶层，且使所述第一金属栅极的上表面、所述第二金属栅极的上表面、所述第一侧墙504的上表面、所述第二侧墙604的上表面、所述第一层间介质层704的上表面、所述隔离层703的上表面和所述中间层702的上表面齐平。
结合参考图18所示，接着，去除位于所述第一侧墙504侧面和所述第二侧墙604侧面的所述中间层702，形成空隙708，隔离层703下方的中间层702被保留。
接着，还可以在所述第一金属栅极的上表面、所述第二金属栅极的上表面、所述第一侧墙504的上表面、所述第二侧墙604的上表面、所述第一层间介质层704的上表面、所述隔离层703的上表面和所述中间层702的上表面形成第二层间介质层(图中未示出)。
本实施例中第一侧墙504和第二侧墙604的侧壁均存在空隙，且该空隙在形成第二层间介质层后仍然存在，因此可以降低CMOS器件的寄生电容，提高器件的性能。
此外，通过合理选择第一层间介质层704、中间层702和隔离层703的材质，使中间层702和隔离层703的刻蚀选择比、中间层702和第一层间介质层704的刻蚀选择比、隔离层703和第一层间介质层704的刻蚀选择比都比较大，从而可以减小第一金属栅极和第一多晶硅栅503的厚度差且减小第二金属栅极和第二多晶硅栅603的厚度差，最终可以精确控制金属栅极的厚度，保证器件的性能稳定。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种MOS器件的制作方法，其特征在于，包括：
提供衬底，所述衬底上包括多晶硅栅，所述多晶硅栅两侧的衬底中包括源／漏区：
在所述衬底和所述多晶硅栅上依次形成中间层、隔离层和第一层间介质层：
进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；
去除所述多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；
去除所述多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述多晶硅栅的上表面齐平；
去除所述多晶硅栅，形成沟槽；
在所述沟槽中形成金属栅极；
进行平坦化处理，使所述金属栅极的上表面、所述第一层间介质层的上表面、所述隔离层的上表面和所述中间层的上表面齐平；
去除位于所述金属栅极侧壁的所述中间层，形成空隙；
在所述第一层间介质层、所述隔离层、所述空隙和所述金属栅极的上表面形成第二层间介质层。
2.如权利要求1所述的MOS器件的制作方法，其特征在于，所述中间层的材质包括：无定形碳和有机抗反射材料中的一种或多种；所述中间层的厚度范围包括：
Figure FDA00001913565800011
3.如权利要求1或2所述的MOS器件的制作方法，其特征在于，所述隔离层的材质包括：氮化硅和氮氧化硅中的一种或两种；所述隔离层的厚度范围包括：
Figure FDA00001913565800012
4.如权利要求1所述的MOS器件的制作方法，其特征在于，所述中间层和所述隔离层的刻蚀选择比范围包括：8～20。
5.如权利要求1所述的MOS器件的制作方法，其特征在于，所述中间层和所述第一层间介质层的刻蚀选择比范围包括：8～20；所述隔离层和所述第一层间介质层的刻蚀选择比范围包括：8～20。
6.如权利要求1所述的MOS器件的制作方法，其特征在于，所述多晶硅栅上方的所述隔离层、所述多晶硅栅上方的所述中间层和所述多晶硅栅在同一干法刻蚀腔室中被去除。
7.如权利要求1所述的MOS器件的制作方法，其特征在于，所述衬底和所述多晶硅栅之间包括高K栅介质层；形成所述金属栅极包括依次形成功函数金属层和栅极金属层。
8.如权利要求1所述的MOS器件的制作方法，其特征在于，所述中间层采用化学气相沉积工艺形成；去除位于所述金属栅极侧壁的所述中间层采用灰化方法实现。
9.一种CMOS器件的制作方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域和第二区域，与所述第一区域对应的衬底上包括第一多晶硅栅，与所述第二区域对应的衬底上包括第二多晶硅栅；
在所述衬底、所述第一多晶硅栅和所述第二多晶硅栅上依次形成中间层、隔离层和第一层间介质层；
进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；
在所述第二区域对应的隔离层和第一层间介质层上形成第一硬掩模层；
去除所述第一多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；
去除所述第一多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述第一多晶硅栅的上表面齐平；
去除所述第一多晶硅栅，形成第一沟槽；
在所述第一沟槽中形成第一金属栅极，去除所述第一硬掩模层，且第一金属栅极的上表面与所述第一层间介质层的上表面齐平；
在所述第一区域对应的隔离层和第一层间介质层上形成第二硬掩模层；
去除所述第二多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；
去除所述第二多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述第二多晶硅栅的上表面齐平；
去除所述第二多晶硅栅，形成第二沟槽；
在所述第二沟槽中形成第二金属栅极；
进行平坦化处理，去除所述第二硬掩模层，且使所述第一金属栅极的上表面、所述第二金属栅极的上表面、所述第一层间介质层的上表面、所述隔离层的上表面和所述中间层的上表面齐平；
去除位于所述第一金属栅极侧壁和所述第二金属栅极侧壁的所述中间层，形成空隙；
在所述第一层间介质层、所述隔离层、所述空隙、所述第一金属栅极和所述第二金属栅极的上表面形成第二层间介质层。
10.如权利要求9所述的CMOS器件的制作方法，其特征在于，所述中间层的材质包括：无定形碳和有机抗反射材料中的一种或多种；所述中间层的厚度范围包括：
Figure FDA00001913565800031
11.如权利要求9或10所述的CMOS器件的制作方法，其特征在于，所述隔离层的材质包括：氮化硅和氮氧化硅中的一种或两种；所述隔离层的厚度范围包括：
Figure FDA00001913565800032
12.如权利要求9所述的CMOS器件的制作方法，其特征在于，所述第一多晶硅栅上方的所述隔离层、所述第一多晶硅栅上方的所述中间层和所述第一多晶硅栅在同一干法刻蚀腔室中被去除；所述第二多晶硅栅上方的所述隔离层、所述第二多晶硅栅上方的所述中间层和所述第二多晶硅栅在同一干法刻蚀腔室中被去除。
13.如权利要求9所述的CMOS器件的制作方法，其特征在于，所述第一硬掩模层或第二硬掩模层的材质包括：氮化钛或氮化钽。
14.一种CMOS器件的制作方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域和第二区域，与所述第一区域对应的衬底上包括第一多晶硅栅，与所述第二区域对应的衬底上包括第二多晶硅栅；
在所述衬底、所述第一多晶硅栅和所述第二多晶硅栅上依次形成中间层、隔离层和第一层间介质层；
进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；
去除所述第一多晶硅栅上方的所述隔离层，且去除所述第二多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；
去除所述第一多晶硅栅上方的所述中间层，且去除所述第二多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述第一多晶硅栅或所述第二多晶硅栅的上表面齐平；
去除所述第一多晶硅栅，形成第一沟槽，且去除所述第二多晶硅栅，形成第二沟槽；
在所述第一沟槽中形成第一金属栅极，且在所述第二沟槽中形成第二金属栅极；
进行平坦化处理，使所述第一金属栅极的上表面、所述第二金属栅极的上表面、所述第一层间介质层的上表面、所述隔离层的上表面和所述中间层的上表面齐平；
去除位于所述第一金属栅极侧壁和所述第二金属栅极侧壁的所述中间层，形成空隙；
在所述第一层间介质层、所述隔离层、所述空隙、所述第一金属栅极和所述第二金属栅极的上表面形成第二层间介质层。
15.如权利要求14所述的CMOS器件的制作方法，其特征在于，所述中间层的材质包括：无定形碳和有机抗反射材料中的一种或多种；所述中间层的厚度范围包括：
16.如权利要求14所述的CMOS器件的制作方法，其特征在于，所述隔离层的材质包括：氮化硅和氮氧化硅中的一种或两种；所述隔离层的厚度范围包括：
Figure FDA00001913565800052
17.如权利要求14所述的CMOS器件的制作方法，其特征在于，所述第一多晶硅栅上方的所述隔离层、所述第二多晶硅栅上方的所述隔离层、所述第一多晶硅栅上方的所述中间层、所述第二多晶硅栅上方的所述中间层、所述第一多晶硅栅和所述第二多晶硅栅在同一干法刻蚀腔室中被去除。
18.一种MOS器件，其特征在于，包括：
衬底；
位于所述衬底上的金属栅极；
依次位于所述金属栅极两侧的衬底上的中间层、第一隔离层和第一层间介质层；
位于所述第一层间介质层侧壁的第二隔离层，所述第二隔离层与所述中间层的对应边缘对齐；
所述金属栅极与所述第二隔离层和中间层之间存在空隙；
位于所述金属栅极、第一层间介质层、所述空隙和第二隔离层上表面的第二层间介质层。
19.如权利要求18所述的MOS器件，其特征在于，所述中间层的材质包括：无定形碳和有机抗反射材料中的一种或多种；所述中间层的厚度范围包括：
Figure FDA00001913565800061
20.如权利要求18所述的MOS器件，其特征在于，所述第一隔离层或第二隔离层的材质包括：氮化硅和氮氧化硅中的一种或两种；所述第一隔离层的厚度范围包括：
Figure FDA00001913565800062
所述第二隔离层的宽度范围包括：
Figure FDA00001913565800063
Figure FDA00001913565800064
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