JPH03206622A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にバイボーラ
トランジスタの製造方法に関する。

〔従来の技術〕

高速論理動作に適したバイボーラ型トランジスタは、垂
直方向での接合深さを浅く形成すること、埋込酸化膜や
溝切楕遣等により素子分離を行なって基板とコレクタ間
の寄生容量を低減すること、微細リソグラフィ技術と自
己整合技術とにより、ベース・コレクタ聞及びベース・
エミッタ間の寄生容量やベース抵抗を低減すること等の
種々の手段を採用することで、性能向上を達戒してきた
。

これらの中で微細リソグラフィ技術と自己整合技術によ
り、トランジスタは、さらに微細化が進み、エミッタ幅
に対するエミッタ開孔深さの比が大きくなってきた。そ
のような従来の製造方法を第３図（ａ）〜（ｈ）を用い
て説明する。

まず、第３図（ａ）に示すように、Ｐ型の半導体基板３
０にｎ１型の埋込層（図示せず）を形成した後、その上
にｎ型エピタキシャル層３１を或長させる．その後、素
子分離を埋込酸化膜等で行なう．次でｎ型エピタキシャ
ル層が露出した半導体基板に、シリコン酸化膜３２，シ
リコン窒化膜３３等の絶縁膜を形威し、さらにベース引
き出し用電極となるボロン等を添加したＰ型の第ｌ多結
晶シリコン膜３４を形成する． 次に第３図（ｂ）に示すように、感光性樹脂を用いて、
第ｌ多結晶シリコン膜３４を選択的に除去し、第１多結
晶シリコン層３４の表面をＨ２−０２雰囲気中で適当な
、温度、時間で、熱処理を行ない、シリコン酸化膜３６
に変える。

次に第３図（Ｃ）に示すよういに、シリコン酸化膜３６
をマスクとして、シリコン窒化膜３３、シリコン酸化膜
３２を除去した後、第２多結晶シリコン膜３７を半導体
基板全面に堆積させ、次でＮ２雰囲気中で熱処理を行な
い、第１多結晶シリコン膜３４中の不純物を第２多結晶
シリコン膜３７の一部に拡散させＰ型多結晶シリコン３
８とし、さらにｎ型エピタキシャル層中に拡散させ、外
部ベース領域３９を形成する。

次に第３図（ｄ）に示すように、Ｐ型不純物を含む多結
晶シリコンに対して、選択性をもつエッチング溶液、例
えばＫＯＨ系の溶液でエッチングを行なうと、Ｐ型多結
晶シリコン３８を残して、第２多結晶シリコン３７は除
去される。

次に第３図（ｅ）に示すように、Ｐ型多結晶シリコン３
８の一部と基板表面を酸化しシリコン酸化膜４１を形成
し、次でイオン注入法等により、ボロン等の不純物を添
加し、内部ベース領域４２を形成する。その後、シリコ
ン酸化膜４１を含む全面にシリコン窒化膜４０を形或す
る。

次に第３図（ｆ）に示すように、シリコン窒化膜４０に
対してエッチングを行ない、側壁のみに残し、さらにシ
リコン酸化膜４１の一部を除去して、ｎ型エピタキシャ
ル層表面を露出させる。

次に第３図（ｇ）に示すように、露出したｎ型エピタキ
シャル層表面を含む全面に第３多結晶シリコン膜４３を
形成し、イオン注入法等により、ヒ素等のｎ型不純物を
添加する。次にこの多結晶シリコン膜を内部ベース領域
４２上に選択的に残しエミッタ電極を形成した後、９０
０〜１０００℃の熱処理を行ない、内部ベース領域４２
内にエミッタ領域４４を形成する。

次に第３図（ｈ）に示すように、エミッタ電極となる第
３多結晶シリコン膜４３上に金属電極４６を形成しバイ
ボーラトランジスタを完或させる． 〔発明が解決しようとする課題〕 上述した従来の半導体装置の製造方法によれば、第３図
（ｇ）に示すように、エミッタ電極となる多結晶シリコ
ン膜にイオン注入により不純物を添加した場合、エミッ
タ幅がせまいため、イオン注入した不純物のほとんどは
多結晶シリコン膜の最上部にあって、下部にはごくわず
かにしか存在していない．そのため、熱処理を行なって
も下部にあるわずかな不純物だけが基板に拡散され、最
上部の不純物は、基板まで達しないため、エミッタの濃
度が充分でないという問題がおこる．また熱処理を強化
して、最上部の不純物を基板内に拡散させようとすれば
、下部に位置する不純物か、ベース領域をつき抜けると
いう問題をおこす．さらにパイボーラトンラジスタでは
、高速化を図るため、ランプアニール等の高速加熱処理
を行なう傾向にあるが、この状態では、充分な不純濃度
をもち、かつ浅い接合のエミッタを形成することは困難
である。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、第１導電型エピタキ
シャル層が形成された半導体基板上に絶縁膜を介して第
ｌ多結晶シリコン膜を堆積したのち第２導電型の不純物
を添加する工程と、前記第１多結晶シリコン膜を選択的
にエッチング除去したのち表面に酸化膜を形成する工程
と、残された第１多結晶シリコン膜と酸化膜をマスクと
して前記絶縁膜を選択的にエッチング除去し開孔部を形
成する工程と、この開孔部を含む全面に第２多結晶シリ
コン膜を堆積する工程と、熱処理をして前記第１多結晶
シリコン腹中の不純物を前記第２多結晶シリコン膜の一
部に拡散させると同時に前記エピタキシャル層の一部に
拡散させて、第２導電型の外部ベース領域を形成する工
程と、前記第２多結晶シリコン膜のうち不純物が拡散さ
れていない領域を、不純物が拡散された領域よりエッチ
ッグ速度の速いエッチング方法を用いマスクなしで選択
的にエッチング除去する工程と、残された前記第２多結
晶シリコン膜および露出したエピタキシャル層の表面を
酸化し薄い酸化膜を形成する工程と、前記薄い酸化膜上
及び第２多結晶シリコン膜をエッチング除去した開孔部
側壁に絶縁膜を形成する工程と、前記エピタキシャル層
上の薄い酸化膜を除去し露出したエピタキャシャル層に
第２導電型不純物を導入して内部ベース領域を形成する
工程と、前記内部ベース領域上を含む全面に第３多結晶
シリコン膜を堆積する工程と、前記第３多結晶シリコン
膜に対してエッチバックを行ない側壁に絶縁膜を形或し
た前記開孔部内に所定量の第３多結晶シリコン膜を残す
工程と、残された第．３多結晶シリコン膜に第１導電型
不純物を導入したのち熱処理し前記内部ベース領域にエ
ミッタ領域を形成する工程とを含んで楕戒される．〔実
施例〕 次に図面を参照して、本発明の実施例について説明する
。

第１図（ａ）〜（ｊ）は、本発明の第１の実施例を説明
するための、工程順に示した半導体チップの断面図であ
る． まず第１図（ａ）に示すように、Ｐ型の半導体基板１０
にＮ＋型の埋込層（図示せず〉を形成した後、その上に
ｎ型のエピタキシャル層１１を例えば、１．０μｍ〜２
．０μｍ程度成長させる。

この後、埋込酸化膜を用いて素子分離を行なう。

次に、ｎ型エピタキシャル層１１が露出した半導体基板
１０上にシリコン酸化膜１２を熱酸化法等により５００
〜１０００人程度、シリコン窒化膜１３をＣＶＤ法等に
より１０００〜３０００人程度順次成長させ絶縁膜とす
る。さらにベース引き出し用電極となる第１多結晶シリ
コン膜１４を全面に堆積させた後、ボロンなどのＰ型の
不純物をイオン注入法等により添加する。

次に第１図（ｂ）に示すように、感光性樹脂膜１５を用
いて、選択的にＰ型の第１多結晶シリコン膜１４を、Ｃ
Ｆ４　，ＣＣ　１２　Ｆ２　，ＳＦ６等のガスを用いた
反応性イオンエッチング法を用いて除去し、開孔部を形
成する。

次に第１図（Ｃ）に示すように、残されたＰ型の多結晶
シリコン膜１４の表面を９００〜１０００℃のＨ２−０
２雰囲気中で熱酸化を行ない、シリコン酸化１６を形成
する。

次に第１図（ｄ）に示すように、シリコン酸化膜１６を
マスクとしてシリコン窒化膜１３、シリコン酸化ＩＩ１
２を弗酸、リン酸等のエッチング液を用いて除去する。

このエッチングの時、Ｐ型の多結晶シリコン１４の下面
がある程度露出するまでサイドエッチを行なう． 次に第１図（ｅ）に示すように、開孔部を含む半導体基
板全面に、第２多結晶シリコン膜１７を堆積させ、Ｎ２
，０２等の雰囲気中で９００〜１・ＯＯＯ℃の熱処理を
行ない第１多結晶シリコン膜１４中の不純物を第２多結
晶シリコン膜１７をの一部に拡散させて、Ｐ型多結晶シ
リコン１８を形成すると同時に、エピタキシャル層１１
にも拡散させ、外部ベース領域１９を形或する。

次に第１図（ｆ）に示すように、Ｐ型不純物に対してエ
ッチング選択性をもつエッチング液、例えばＫ　Ｏ　Ｈ
系のエッチング液を用いて、ウェットエッチを行ない、
Ｐ型多結晶シリコン１８のみを残して、全面除去する。

次にＰ型多結晶シリコン及び露出したエピタキシャル層
をある程度の膜厚まで酸化し、シリコン酸化膜２１を形
成する。次にボロンをイオン注入法により、所望の深さ
にピークがくるようにエネルギーを調整し、不純物を添
加して内部ベース領域２２を形或する。その後、シリコ
ン酸化膜２１を含む全面に絶縁膜として、例えばシリコ
ン窒化膜２０等を１０００〜３０００人程度ＣＶＤ法に
より成長させる。

次に第１図（ｇ）に示すように、シリコン窒化膜２０に
対して、ＣＦ４系のガスを用いて、反応性イオンエッチ
ング液により、エッチバックを行ない、側壁のみにシリ
コン窒化膜２０を残し、シリコン窒化膜２０をマスクと
して、シリコン酸化膜２１の一部を除去し、エミッタ形
成用の開孔部を形或する。次に第３多結晶シリコン膜２
３をエミッタ形成のための開孔部を埋設するように堆積
させる． 次に第１図（ｈ）に示すように、第３多結晶シリコン膜
２３に対して、ＣＦ４，ＣＣ　１２　Ｆ２　，ＳＦ６等
のガスを用いてエッチバックを行ない、エミッタ形成の
ための開孔部のみに適当な厚さの第３多結晶シリコン膜
２３を残す。

次に第１図（ｉ）に示すように、適当なエネルギー適当
なドーズ量のｎ型不純物、例えばヒ素等をイオン注入法
等により添加し、その後、第４多結晶シリコン膜を堆積
し、感光性樹脂をマスクとして、ＣＦ４　，ＣＣ　１２
　Ｆ２　，ＳＦ６等のガスを用い反応性イオンエッチン
グ法により、選択的に除去しエミッタ電極２５を形成す
る。このとき、第４多結晶シリコン膜を堆積した段階で
ｎ型不純物をイオン注入法等により添加すれば、電極部
におけるエミッタ抵抗の低減が図られる。次にＮ２，ｏ
２等の雰囲気中で９００〜１０００℃の熱処理により不
純物を拡散させ、エミッタ領域２４を形成する。この場
合、バイボーラトランジスタの高速化を図るため、ラン
ブアニール等の高速熱処理による拡散を行なうこともで
きる。

次に第１図（ｊ）に示すように、エミッタ電極２５上に
金属電極２６をＡ１等で形成することによりバイボーラ
トランジスタが完戒する。

次に第２の実施例について第２図を用いて説明する。

第１図（ａ）〜（ｈ）で説明した工程は、第２の実施例
でも同じである。第ｌの実施例との違いを第２図により
説明する。

第１の実施例で第４多結晶シリコンでエミッタ電極２５
を形成したのは、Ａｆｆｌ等の金属電極を形成する場合
に、多結晶シリコンと金属電極との間の接触抵抗の低減
のため、シリサイドを形成したときに、シリサイドがエ
ミッタ領域に達するのを防ぐためである。シリサイドが
エミッタ領域に達しなければ、第２図に示すように第３
多結晶シリコン膜２３のエッチバックを行ない、ｎ型不
純物の添加後、熱処理を行ない、エミッタ領域２４を形
成した後で金属電極２６を形或する。このようにすれば
工期の短縮及び電極におけるエミッタ抵抗の低減を図る
ことができる。

〔発明の効果〕

以上説明したように本発明の製造方法によれば、多結晶
シリコンのエミッタ電極から不純物をエピタキシャル層
中に拡散させてエミッタ領域を形成するときに、多結晶
シリコンをエッチバックし、エミッタ開孔部に残した多
結晶シリコンに不純物を添加し、不純物のエミッタ形成
領域までの拡散距離を短くし、かつ全ての不純物から等
距離とすることにより、所定の位置に所望の電気的特性
を有するエミッタ領域を形成することができる。また、
近年、バイボーラトランジスタでは、高速化を図るため
、高速加熱処理を行なう傾向にあるが、その場合にも、
充分な濃度をもつ浅い接合のエミッタを形或することが
できる．

【図面の簡単な説明】

第１図及び第２図は本発明の第１及び第２の実施例と説
明するための半導体チップの断面図、第３図は従来例を
説明するための半導体チップの断面図である。 １０．３０・・・半導体基板、１１．３１・・・エピタ
キシャル層、１２．３２・・・シリコン酸化膜、１３．
３３・・・シリコン窒化膜、１４．３４・・・第１多結
晶シリコン膜（Ｐ＋）、１５・・・感光性樹脂、１６．
３６・・・シリコン酸化膜、１７．３７・・・第２多結
晶シリコン膜、１８．３８・・・Ｐ／型多結晶シリコン
、１９．３９・・・外部ベース領域、２０．４０・・・
シリコン窒化膜、２１．４１・・・シリコン酸化膜、２
２．４２・・・内部ベース領域、２３．４３・・・第３
多結晶シリコン膜、２４．４４・・・エミッタ領域、２
５・・・第４多結晶シリコン膜、２６．４６・・・金属
電極。

Claims (1)

【特許請求の範囲】
1. 第１導電型エピタキシャル層が形成された半導体基板上
   に絶縁膜を介して第１多結晶シリコン膜を堆積したのち
   第２導電型の不純物を添加する工程と、前記第１多結晶
   シリコン膜を選択的にエッチング除去したのち表面に酸
   化膜を形成する工程と、残された第１多結晶シリコン膜
   と酸化膜をマスクとして前記絶縁膜を選択的にエッチン
   グ除去し開孔部を形成する工程と、この開孔部を含む全
   面に第２多結晶シリコン膜を堆積する工程と、熱処理を
   して前記第１多結晶シリコン膜中の不純物を前記第２多
   結晶シリコン膜の一部に拡散させると同時に前記エピタ
   キシャル層の一部に拡散させて、第２導電型の外部ベー
   ス領域を形成する工程と、前記第２多結晶シリコン膜の
   うち不純物が拡散されていない領域を、不純物が拡散さ
   れた領域よりエッチッグ速度の速いエッチング方法を用
   いマスクなしで選択的にエッチング除去する工程と、残
   された前記第２多結晶シリコン膜および露出したエピタ
   キシャル層の表面を酸化し薄い酸化膜を形成する工程と
   、前記薄い酸化膜上及び第２多結晶シリコン膜をエッチ
   ング除去した開孔部側壁に絶縁膜を形成する工程と、前
   記エピタキシャル層上の薄い酸化膜を除去し露出したエ
   ピタキャシャル層に第２導電型不純物を導入して内部ベ
   ース領域を形成する工程と、前記内部ベース領域上を含
   む全面に第３多結晶シリコン膜を堆積する工程と、前記
   第３多結晶シリコン膜に対してエッチバックを行ない側
   壁に絶縁膜を形成した前記開孔部内に所定量の第３多結
   晶シリコン膜を残す工程と、残された第３多結晶シリコ
   ン膜に第１導電型不純物を導入したのち熱処理し前記内
   部ベース領域にエミッタ領域を形成する工程とを含むこ
   とを特徴とする半導体装置の製造方法。