JPH0689977A - 垂直ｄｍｏｓトランジスタ構造体とその製造法 - Google Patents

垂直ｄｍｏｓトランジスタ構造体とその製造法

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JPH0689977A
JPH0689977A JP3256441A JP25644191A JPH0689977A JP H0689977 A JPH0689977 A JP H0689977A JP 3256441 A JP3256441 A JP 3256441A JP 25644191 A JP25644191 A JP 25644191A JP H0689977 A JPH0689977 A JP H0689977A
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dmos
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エヌ．ハッター ルイス
John P Erdeljac
ピー．アーデルジャック ジョン
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Abstract

(57)【要約】 【目的】 バイポーラ装置、ＣＭＯＳ装置、およびＤＭ
ＯＳ装置が１つのチップの上に一緒に併合された集積回
路を提供する。 【構成】 先行技術におけるバイポーラの観点からより
はむしろＣＭＯＳの観点から取られた製造法が用いられ
る。集積回路はＰ＋基板を用い、その上にＰ−エピタク
シャル層が作成される。Ｎ＋埋め込み領域がＤＭＯＳな
どの装置をＰ−エピタクシャル層から分離する。これら
の装置は第１レベルのポリシリコン・ゲート層を有する
Ｎ−ウエルの中に作成される。第２レベルのポリシリコ
ン層により、ＣＭＯＳ装置のゲートおよびコンデンサの
１つの極板がえられる。第３レベルのポリシリコン層に
より、コンデンサの第２極板がえられる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路およびその製造
法に関する。さらに詳細に言えば、本発明は、Ｎチャン
ネル垂直２重拡散ＭＯＳ（ＶＤＭＯＳ）構造体を、Ｎ−
ウエルＣＭＯＳに基づくバイポーラＣＭＯＳ（ＢｉＣＭ
ＯＳ）処理工程の中に集積する方法、およびその装置に
関する。
【０００２】
【従来の技術】装置の中に要求されるチップの総数を少
なくするために、および装置全体の信頼性を高めるため
に、および装置の寸法を小さくするために、長年の間、
同じ半導体チップの上に複数個の機能を組み合わせて作
成することが試みられてきた。例えば、多くの応用にお
いて、大電力、デイジタル論理機能、およびアナログ論
理機能を組み合わせることが要求される。
【０００３】大電力機能のために用いられる典型的な装
置は、垂直ＤＭＯＳ（ＶＤＭＯＳ）トランジスタであ
る。この垂直ＤＭＯＳトランジスタは、オフ状態におい
て大きなドレイン・ソース電圧に耐えることができる、
非対称で短いチャンネルのＮＭＯＳトランジスタである
が、オン状態における直列抵抗値は非常に小さい。ある
種の装置はこれらの要請に適合することができるが、そ
れらは過剰な電力を消費するか、または大きなシリコン
面積領域を占有するかのいずれかであって、したがっ
て、妥当なコストで集積することが難しい。従来、ＶＤ
ＭＯＳ装置を集積することができるＢｉＣＭＯＳ処理工
程は、標準的なバイポーラ処理工程に基づいており、一
方、論理機能を支援するためにＰ−ウエルＣＭＯＳ方式
を用いている。けれども、これらのバイポーラに基づく
方式は、深いＰ＋分離用拡散が必要であるので、装置の
集積密度が全体的に小さくなる傾向がある。さらに、Ｐ
−ウエルＣＭＯＳ製造工程方式は、Ｎ−ウエルＣＭＯＳ
工程方式に基づく現在の標準的なセル製造工程方式と両
立しないことがしばしばある。
【０００４】現在、ＶＤＭＯＳ装置に適応するＢｉＣＭ
ＯＳ処理工程は、従来のバイポーラ技術に基づいてい
る。そこでは、Ｎ＋埋め込み層がＰ−形基板の中に選択
的に拡散され、その後、Ｎ−形エピタクシャル沈着が行
なわれる。標準的な分離技術により、基本的なバイポー
ラＣＭＯＳおよびＶＤＭＯＳ装置が、カラン名の米国特
許（第４，３２５，１８０号）に開示されているよう
に、作成される。このような工程段階において、ＮＭＯ
Ｓトランジスタを収容するためにＰ−ウエルが備えら
れ、一方、ＰＭＯＳ装置がエピタクシャル層の中に作成
される。
【０００５】ＶＤＭＯＳ構造体を作成するために、Ｐ−
形ＤＭＯＳウエル（Ｄ−ウエル）領域とＮ＋ソース領域
との両方の自己整合のために、典型的には、共通の拡散
マスク端部が用いられる。Ｄ−ウエルがＮ−形エピタク
シャル層の中に拡散され、そしてＮ＋ソースがＤ−ウエ
ルの中に拡散されるから、２個のＮ−形領域の間のシリ
コン表面に沿って短い横方向Ｐ−形領域（すなわち、チ
ャンネル）が作成される。最近のＢｉＣＭＯＳ処理工程
は、共通の拡散端部としてポリシリコンを使用し、その
結果、自己整合した装置構造体がえられる。典型的に
は、同じポリシリコン層を用いて、ＣＭＯＳゲートとＶ
ＤＭＯＳゲートとの両方が作成される。
【０００６】現在のバイポーラに基づくＢｉＣＭＯＳ処
理工程には、下記のようないくつかの問題点がある。 (1) 現在の最も進んだ大多数のＢｉＣＭＯＳ処理工程
は、Ｎ−ウエルＣＭＯＳから出発する。この方式では、
Ｎ−形エピタクシャル・シリコンよりはむしろＰ−形エ
ピタクシャル・シリコンを使用する。その結果、もとも
と考えられていたＶＤＭＯＳ装置はもはや機能しないで
あろう。
【０００７】(2) ＶＤＭＯＳチャンネル長は、ＤＭＯ
Ｓウエルとソースとの横方向の拡散の差によって決定さ
れる。したがって、オン状態におけるＶＤＭＯＳ構造体
の特性をＶＤＭＯＳセルＪＦＥＴの抵抗値を小さくする
ことによって改良するために、Ｄ−ウエル接合の深さが
小さくなるようにすると、チャンネル長を極めて短くす
ることができるが、その時には、オフ状態において大き
な逆方向電圧に耐えることができない。この問題点は、
横方向の拡散が垂直方向の拡散より小さいという事実に
よって、およびＮ−エピタクシャル沈着表面に酸化によ
り誘起されたリンの堆積がＤ−ウエル横方向拡散をさら
に小さくするという事実によって、悪化する。
【０００８】(3) ＶＤＭＯＳゲート電極に用いられる
ポリシリコンはＣＭＯＳゲート電極に用いられるものと
同じであるから、深いＤ−ウエル拡散に付随する熱サイ
クルは、チャンネル・ストップ注入と閾値電圧（Ｖｔ）
注入との両方に悪い影響を与えるであろう。その結果、
Ｖｔロールオフや、パンチスルーや、チャンネル幅の減
少のようなＭＯＳスケーリングの問題点が増大するであ
ろう。
【０００９】(4) 現在のＶＤＭＯＳ装置設計は、その
構造体を端部において終端するために、横ＤＭＯＳ（Ｌ
ＤＭＯＳ）構造体が用いられる。この技術は、ゲート・
ポリシリコンがフィールド酸化物の上に作成される時、
酸化物の中に電界を拡散することによって高電圧を支え
るために、テーパ付きフィールド酸化物を利用する。傾
斜付きモート／フィールド酸化物遷移のためのこの要望
は、フィールド酸化物の「バーズビーク」をできるだけ
小さくしようとする最近のＬＯＣＯＳ技術の方向と反対
である。
【００１０】(5) ＢｉＣＭＯＳ／ＶＤＭＯＳ工程段階
においてしばしば用いられるように、ＮＰＮベース領域
およびエミッタ領域が、それぞれ、ＤＭＯＳバックゲー
ト領域およびソース領域として用いられる時、ＤＭＯＳ
電圧の直接結合性能およびＮＰＮ Ｆｔ（遷移周波数、
ＮＰＮトランジスタのスピードに対する良さの指数）特
性がある。一方、垂直ベース幅が薄いとそれはＮＰＮ
Ｆｔ特性をよくするが、その結果、横チャンネル長が短
くなり、このことは、ＤＭＯＳ ＢＶｄｓｓを悪くする
ことができる。適切なＤＭＯＳ ＢＶｄｓｓ（バック・
ゲート短絡回路の場合のドレインからソースへのブレー
クダウン電圧）をうるために、最近、浅いヒ素エミッタ
が用いられている。けれども、ベース深さを比例して作
成することができないので、接合曲率効果により、あま
りに大きなまたはあまりに小さななだれＤＭＯＳ ＢＶ
ｄｓｓが起こり、併合されたＢｉＣＭＯＳ工程段階にお
けるＮＰＮトランジスタをより遅くするであろう。
【００１１】本出願の譲渡人に譲渡された、高電圧併合
バイポーラ／ＭＯＳ技術に関する、１９８７年９月１３
日受付のハッタほか名の出願中特許、出願番号第０７／
１２０，５５８号に開示されている製造工程段階を用い
ることにより、前記問題点はある程度解決される。この
出願中特許では、ＣＭＯＳトランジスタおよびバイポー
ラ・トランジスタは、Ｐ−形エピタクシャル層を用いた
１つのチップの上に作成される。そしてこの出願中特許
の内容は参考として本発明の中にそのまま取り込まれて
いる。前記出願中特許では、集積回路はＰ＋基板を利用
し、このＰ＋基板の上に、Ｐ−エピタクシャル層が作成
される。第１Ｐ−エピタクシャル層の中に、Ｎ＋領域が
作成される。Ｎ＋領域により、ＰＭＯＳトランジスタお
よびＮＰＮトランジスタに対する低抵抗領域がえられ、
一方、Ｐ＋基板により、ＮＭＯＳトランジスタに対する
低抵抗領域がえられる。または、Ｐ＋領域は、ＮＭＯＳ
装置の下の第１Ｐ−エピタクシャル層の中に、Ｎ＋領域
からは分離されて作成されることができる。このことに
より、それぞれの装置のおのおのに対し低抵抗領域がえ
られ、一方、高電圧ＮＰＮトランジスタを収容すること
ができる。
【００１２】前記応用のまた別の特徴として、ＮＭＯＳ
装置およびＰＭＯＳ装置の特性を保持するために、高温
度バイポーラ拡散および酸化サイクルが、ＣＭＯＳ活性
領域を定める前に実行される。このことにより、デイジ
タル／アナログ回路の設計に標準的なＣＭＯＳセルを用
いることができるという、技術上の利点が得られる。
【００１３】前記応用のまた別の特徴として、窒化物層
が、酸化障壁としての役割を果たすために、ベース領域
の拡散の前に、集積回路の表面の上に作成される。この
ことにより、不活性焼き鈍しがえられ、それにより、拡
散中のシリコン酸化による損傷をできるだけ小さくする
ことができる。または、イオン注入工程段階中のシリコ
ンへの損傷を小さくするために、イオン注入の前に、窒
化物層を作成することができる。熱酸化のような他の高
温度サイクルの間、ベース領域の上に窒化物層を残すこ
とがまた好ましい。けれども、ＣＭＯＳトランジスタお
よびバイポーラ・トランジスタと一緒に、同じチップの
上にＤＭＯＳトランジスタを備えるという問題点は、そ
こでは解決されていない。
【００１４】
【問題点を解決するための手段】本発明により、先行技
術による前記問題点を最小にすることができる。簡略に
いえば、本発明により、先行技術におけるようなバイポ
ーラの観点からよりはむしろＣＭＯＳの観点から取られ
た製造法により、バイポーラ装置、ＣＭＯＳ装置、およ
びＤＭＯＳ装置が１つのチップの上に一緒に併合され、
そして先行技術におけるＮ−形エピタクシャル・シリコ
ンに対抗するものとしてＰ−形エピタクシャル・シリコ
ンが用いられた、集積回路がえられる。
【００１５】本発明の集積回路はＰ＋基板を使用し、こ
のＰ＋基板の上にＰ−エピタクシャル層が作成される。
ＮＭＯＳ装置がＰ−エピタクシャル層の中に作成され、
一方、ＤＭＯＳ装置、ＰＭＯＳ装置、およびＮＰＮ装置
が、エピタクシャル層の中に拡散されたＮ−ウエルの中
作成される。Ｎ＋埋め込み層がＮ−ウエルの下に作成さ
れ、これらの領域の抵抗値が小さくなる。第１レベルの
ポリシリコンを用いてＤＭＯＳゲートが作成され、およ
びこのポリシリコンはＤ−ウエルのバックゲート拡散の
ための拡散マスクおよび端部としての役割りを果たす。
その後、ＤＭＯＳゲート電極の横端部に、側壁スペーサ
が作成される。この側壁スペーサを用いて、ＤＭＯＳゲ
ート電極の下のＤＭＯＳゲート拡散の横方向の広がりが
制御され、それにより、装置のチャンネル長が定められ
る。本発明の１つの実施例では、側壁スペーサが酸化物
を用いて作成され、一方、第２の実施例では、ポリシリ
コン・スペーサが用いられる。第２レベルのポリシリコ
ンを用いて、回路の上にＣＭＯＳ装置のためのゲート電
極が作成される。チャンネル長を制御するために、これ
らの装置の横端部に酸化物側壁スペーサが作成される。
例えば、抵抗器およびコンデンサをうるために、付加的
なポリシリコン層を用いることができる。ＤＭＯＳ装置
は、Ｐ−形エピタクシャル領域により、回路上の他の部
品から電気的に分離される。さらに、活性ＤＭＯＳ装置
の周辺領域は、ＰＮ接合を用いて、大きなドレイン・バ
ックゲート間電界を支えることができ、それにより、テ
ーパ付きフィールド酸化物の必要性を回避することがで
きる。
【００１６】
【実施例】図１は、先行技術による垂直ＤＭＯＳトラン
ジスタの単純化された横断面図である。このトランジス
タはＮ−エピタクシャル層２０１の中に作成される。こ
のＮ−エピタクシャル層２０１はＮ＋埋め込み層領域２
０３の上にある。このＮ＋埋め込み層領域２０３は、Ｐ
形基板２０５の頂部にある。ポリシリコン・ゲート領域
２０７は、Ｐ形領域またはＤウエル２０９の初期の拡散
に対し、マスク端部としての役割を果たす。このＤウエ
ル２０９は下方および横方向に拡散する。その後のこの
Ｄウエルの中へのＮ＋拡散領域２１１に対し、ポリシリ
コン・ゲート領域はまたマスクとしての役割を果たす。
このＮ＋拡散領域２１１により、Ｐ−形Ｄウエル２０９
によって底部および側部が取り囲まれたＮ＋領域が得ら
れる。このＮ＋拡散領域２１１はＤＭＯＳトランジスタ
のソースであり、一方、シリコン表面におけるこのソー
スとＮ−エピタクシャル層２０１との間のＤウエル２０
９の部分はチャンネルである。Ｎ−領域２０１はわずか
に不純物が添加されたドレイン（ＬＤＤ）であり、そし
てまた別のＮ＋拡散領域２１３を通して接触する。バッ
クゲート（ＢＧ）接触体Ｐ＋拡散領域２１５は、チャン
ネルとポリシリコン・ゲートから離れたＤウエルへの電
気的接続のために用いられる。ドレイン２０１は、その
不純物添加が少ないこととＤウエルの曲率半径が大きい
こととにより、オフ状態において大きな逆バイアスに耐
えることができ、かつ、チャンネル長が非常に短いこと
とＮ＋埋め込み層領域２０３および深いＮ＋接触体拡散
領域２１３によってえられる小さな直列抵抗値とによ
り、オン状態において非常に小さな抵抗値がえられる。
典型的なゲート酸化物２１７の厚さは約５００オングス
トロームから１５００オングストロームの範囲内にあ
り、一方、フィールド酸化物２１９の厚さは典型的には
１マイクロメートルより大きく、そしてこの領域の中の
大きな電界が最大オフ状態ＢＶｄｓｓを限定することが
できるので、遷移領域の中に（図示されているように）
顕著な傾斜を有する。図２は、このＤＭＯＳ装置のオフ
状態およびオン状態の電気的意味を示す。
【００１７】本発明の好ましい実施例は、図３から図８
までの図面を参照することにより、最もよく理解するこ
とができる。これらの図面において、同等な部品および
対応する部品には同じ番号が付されている。図３から図
７までの２つの部分は、Ｐ−領域によってすべてが相互
に分離されたＮウエルを有するただ１つの基板を表す。
ここで、マイナス（−）は、添加された不純物濃度が約
１×１０15原子／cm3ないし１×１０16原子／cm3 であ
ることを示す。また、すべてのＮ＋埋め込み層領域は、
下記で(1) で示される基板の上の同じＰ−領域とＰ−エ
ピタクシャル領域とによって相互に分離される。ここ
で、プラス（＋）は、添加された不純物濃度が約１×１
０19原子／cm3 またはそれ以上であることを示す。
【００１８】図３は、はじめの複数個の処理段階が行わ
れた後における、好ましい実施例による装置の横断面図
である。図３の構造体を備えるために、その上にＰ−形
エピタクシャル・シリコン層を有するＰ＋シリコン基板
を用意する。基板とその上のエピタクシャル層の組み合
わせ体は１で示されている。これらは、前記出願中特許
において、それぞれ、素子４８および４６で示されてい
る。それから、酸化物層が、熱酸化のような標準的な方
法で、Ｐ−層１の上に成長される。それから、この酸化
物層がフォトレジストを用いた標準的な方法でパターン
に作成され、そしてエッチングされる。それから、フォ
トレジストが除去され、そしてアンチモンのようなＮ形
不純物がＰエピタクシャル層１の露出した部分に注入さ
れ、そしてその後拡散が行われて、Ｎ＋埋め込み層領域
３Ａ，３Ｂおよび３Ｃが作成される。それから、標準的
な方法で残っている酸化物層が除去され、そして、８．
０ミクロンないし９．０ミクロンの厚さを有するＰ−エ
ピタクシャル・シリコン層５が、埋め込み層３Ａ，３Ｂ
および３Ｃと層１の露出した部分との上に、標準的な方
法で沈着される。それから、第２酸化物層がＰ−層５の
上に作成され、そしてパターンに作られる。層５の露出
した部分にリンが注入され、そして拡散されて、約１×
１０16の表面不純物添加濃度を有し、かつ、埋め込み層
３Ａ，３Ｂおよび３Ｃに接触するまでに下方に延長され
た、３個の分離したＮ−領域７Ａ，７Ｂおよび７Ｃが作
成される。領域７Ａ，７Ｂおよび７Ｃのおのおのは、垂
直ＤＭＯＳ、ＣＭＯＳまはＮＰＮバイポーラ・トランジ
スタの内の１つを有するであろう。それから、第２酸化
物層が従来のフォトレジスト処理技術を用いて選択的に
除去され、そして、リンであることが好ましいＮ形不純
物が沈着され、そしてＮウエル７Ａを通して埋め込み層
領域３Ａに達するまで拡散されて、それとのＮ＋接触体
が作成される。このことにより、装置表面から埋め込み
層３への小さな抵抗値の直列抵抗路がえられる。第２酸
化物が除去された後、第３酸化物層１１が装置表面の上
に作成され、そしてパターンに作られ、そしてエッチン
グされる。そして、ホウ素であることが好ましいＰ形不
純物が沈着され、そしてＮウエル領域７Ａの分離した領
域の中に拡散される。このＮウエル領域７Ａの分離した
領域の中に、垂直ＤＭＯＳ装置が作成される。このこと
により、このＮウエル領域７Ａの表面に、分離したＰ＋
領域１３および１５がえられる。前記段階を実行した後
の結果が、図３に示されている。Ｐ＋領域１３および１
５を用いることは、ＤＭＯＳ装置の高電圧過渡信号に対
する丈夫さに影響するだけであるので、その選択は自由
である。
【００１９】それから、第３酸化物層が標準的な方法で
除去され、そして装置全体の表面の上に、厚さが約５０
０オングストロームのＤＭＯＳゲート酸化物１７が成長
される。それから、第１ポリシリコン層が、ゲート酸化
物１７の上に、標準的な方法によって沈着される。この
第１ポリシリコン層によりＤＭＯＳゲート領域１９がえ
られ、かつ、ＤＭＯＳ装置のソースおよびバックゲート
のその後の２重拡散のためのマスクがえられる。このポ
リシリコンにリンであることが好ましいＮ形不純物を添
加することができ、そしてフォトレジストを用いてパタ
ーンに作成される。そしてエッチングにより、ＤＭＯＳ
ゲート電極を作成する部分１９以外のポリシリコンの全
部を除去することができる。前記の段階を実行した後の
結果が、図４に示されている。
【００２０】それから、ゲート酸化物層１７が標準的な
方法で除去され、そして薄い（１００オングストローム
ないし６００オングストローム）パッド酸化物層２０が
熱的に成長される。それから、フォトレジスト層２１が
装置全体の上に作成され、そしてパターンに作られ、そ
れにより、Ｎウエル領域の内の１つの上の領域２３と共
に、Ｐ＋領域１３および１５とゲート電極１９とを有す
るＤＭＯＳ構造体が露出される。このＮウエル領域の位
置に、バイポーラＮＰＮトランジスタが作成されるであ
ろう。それから、ホウ素であることが好ましいＰ形不純
物がこの露出された領域の中に注入され、ＤＭＯＳバッ
クゲート領域２４が作成される。同じＰ形不純物がまた
領域２３の中に注入され、最終的にＮＰＮトランジスタ
のベースとなるＰ形領域２５が作成される。前記の段階
を実行した後の結果が、図５に示されている。
【００２１】それから、フォトレジスト層２１が除去さ
れ、そして装置の表面全体の上に、低圧蒸気沈着（ＬＰ
ＣＶＤ）法により、窒化シリコン層２７が沈着され、そ
してベース拡散が実行される。この拡散により、Ｄウエ
ル領域２４はＤＭＯＳポリシリコン・ゲート電極１９の
下で横方向に広がり、Ｐ形表面濃度は、ポリシリコン・
ゲートの下で、距離の増大と共に減少する。さらに、こ
の拡散工程段階は、ＮＰＮベース領域の約２．０ミクロ
ンである接合の深さを設定する。それから、窒化シリコ
ン層２７の上にフォトレジスト層２９が沈着され、そし
てパターンに作られていくつかの窒化シリコン層が露出
され、シリコンの局所酸化（ＬＯＣＯＳ）工程段階の標
準が整う。前記の段階を実行した後の結果が、図５に示
されている。
【００２２】露出された窒化物２７が除去され、そして
随意選択のチャンネル・ストップ注入が実行され、そし
て厚い（５Ｋオングストロームないし１５Ｋオングスト
ローム）のフィールド酸化物が熱的に成長される。残り
の窒化物２７が従来の方法で除去され、およびその下の
パッド酸化物層２０が除去される。そして新しいゲート
酸化物２０Ａが熱的に成長される。このゲート酸化物は
ＣＭＯＳ装置のために用いられるであろう。ゲート酸化
物２０Ａの厚さは、典型的には、１００オングストロー
ムないし５００オングストロームの範囲内にある。ＣＭ
ＯＳ閾値電圧を設定するために、任意選択のホウ素注入
体（図示されていない）を備えることができる。それか
ら、ＣＭＯＳ装置のゲートを作成するための３１で示さ
れた第２ポリシリコン層と、コンデンサの１つの極板と
が、熱的に沈着され、そしてリンであることが好ましい
Ｎ形不純物が添加され、そして従来の処理工程段階を用
いてパターンに作られ、およびエッチングされる。本発
明の好ましい実施例では、この第２レベル・ポリシリコ
ンのためのエッチング処理工程段階では、フィラメント
と呼ばれ残留物がＤＭＯＳゲート電極１９の横方向の端
部に残らない。このようなエッチング処理工程段階は、
産業界において日常的に利用することができる処理工程
段階である。それから、露出された第２ポリシリコン層
３１の上に中間レベル酸化物３２が熱的に成長され、そ
して薄い（２５０オングストローム）窒化物膜３３がウ
エハ全体の上に沈着され、それで、コンデンサ作成処理
工程段階が完了する。次に、窒化物層３３の上に、第３
ポリシリコン層３５が沈着される。それから、層３５の
なかにリンが注入され、そして焼き鈍しが行なわれる。
フォトレジスト・パターンが定められ、そして従来の方
法を用いて、露出された第３ポリシリコン材料と、下に
ある窒化物層３３とが、エッチングされる。再び、過剰
エッチングを付加して行うことにより、ポリシリコンフ
ィラメントが避けられる。層３５はコンデンサの第２極
板であり、そして第２ポリシリコン層３１のコンデンサ
極板部分と一緒になって、コンデンサが構成される。ウ
エハの上にフォトレジスト・パターンが定められた後、
１×１０13原子／cm3 ないし１×１０14原子／cm3 の量
のリンの注入が行われる。このことにより、ＮＭＯＳソ
ース／ドレイン領域の中に、従来のＬＤＤ Ｎ−領域３
６が作成される。フォトレジスト酸化物が除去された
後、側壁スペーサ３７が、当業者には周知の順応酸化物
沈着および異方的エッチングにより、ポリシリコン層１
９，３１および３５の垂直側壁の上に作成される。
【００２３】この装置は再びフォトレジストでパターン
に作られ、そしてヒ素またはリンが１×１０15原子／cm
3 ないし１×１０16原子／cm3 の量だけ注入され、それ
により、ＣＭＯＳ装置のＮＭＯＳ部分のＮ＋ソース／ド
レイン領域４１が作成される。それから、フォトレジス
トが除去され、そしてこの装置が再びマスクされおよび
パターンに作られ、そしてホウ素が１×１０15原子／cm
3 ないし１×１０16原子／cm3 の量だけ注入される。そ
れにより、ＣＭＯＳ装置のＰＭＯＳ部分のＰ＋ソース／
ドレイン領域４３が作成され、およびＤＭＯＳ装置の第
１Ｐ＋領域１３および１５のおのおのの中に第２Ｐ＋領
域４５が作成されて、より良いバックゲート接触体がえ
られ、およびＮＰＮトランジスタのバイポーラ装置のベ
ース領域２５の中に注入されてより良いベース接触体領
域４７が作成される。それから、フォトレジストが除去
される。前記処理工程段階が完了した後の装置の横断面
図が、図７に示されている。
【００２４】この装置は再びフォトレジストでパターン
に作られ、ＤＭＯＳソース領域と、ＤＭＯＳドレイン領
域と、ＮＰＮエミッタ領域とが露出される。それから、
この露出された領域にリンが１×１０15原子／cm3 ない
し１×１０16原子／cm3 の量だけ注入され、それによ
り、ＮＰＮトランジスタのエミッタ５３と、ＤＭＯＳソ
ース領域５４と、ＤＭＯＳドレイン接触体領域５４とが
作成される。リン不純物が添加された酸化物の厚い（５
０００オングストロームないし１０，０００オングスト
ローム）層５６が沈着され、そして熱的に稠蜜化され
る。標準的なリソグラフィック法およびエッチング法を
用いて、接触体開口部が定められ、そして不純物が添加
された酸化物層５６をわずかに溶融するために、焼き鈍
し工程が実行される。このことにより、垂直接触体が再
溶融してその形が滑らかになり、金属段階の被覆率が改
良される。露出された接触体領域の中に、従来の方法に
より、白金シリサイド５７が作成される。この白金シリ
サイド５７の上に、２０００オングストロームおよび１
０，０００オングストローム程度の厚さをそれぞれ有す
るＴｉＷ５８およびＡｌ−Ｓｉ−Ｃｕ５９が沈着され、
そしてパターンに作られ、そしてエッチングされて、回
路の相互接続体が作成される。最後に、酸化シリコンま
たは窒化シリコンであることが好ましい保護用上部被覆
体層（図示されていない）が沈着され、そしてパターン
に作られ、そしてエッチングされて、金属接合パッドが
作成される。これで工程段階が完了する。エミッタ拡散
体の接合の深さは、約１．０マイクロメートルである。
前記処理工程段階が完了した後の装置の横断面図が、図
８に示されている。
【００２５】従来のＤＭＯＳ工程段階において、ソース
の端部とバックゲート拡散体開口部の端部との両方を定
めるために、ポリシリコン・ゲート端部が用いられるこ
とに注目することは重要である。けれども、本発明の工
程段階では、バックゲート拡散体開口部の端部を定める
のにポリシリコン・ゲート電極１９が用いられ、一方、
その上の側壁酸化物の端部はソース開口部の端部を定め
るのに用いられる。側壁材料の厚みにより、短絡チャン
ネル・パンチ・スルーの問題点を最小にするために、Ｄ
ＭＯＳソースまたはバックゲート領域のいずれかの垂直
方向の深さを変えることなく、ＤＭＯＳの実効チャンネ
ル長を大きくすることができる。側壁スペーサの厚さが
チャンネル長を、少なくとも部分的に、決定することが
わかる。このことにより、チャンネル長の制御に関する
付加的手段がえられる。さらに、側壁スペーサの厚さが
大きいとき、ＤＭＯＳソース領域はゲート電極１９の下
でそれ程大きくならないので、装置の閾値電圧は増大す
るであろう。したがって、装置の閾値電圧は側壁スペー
サの厚さによって、少なくとも部分的に制御されること
が分かる。
【００２６】本発明の第２実施例では、ＤＭＯＳゲート
電極１９の端部の酸化物スペーサ３７は、第２側壁スペ
ーサで置き換えることができる。この第２側壁スペーサ
は、ＣＭＯＳゲート電極およびコンデンサの下側の極板
の生成と同時に、作成される。第２ポリシリコン層が沈
着され、そして不純物が添加され、そしてフォトレジス
トでパターンに作成され、そしてプラズマ・エッチング
され、そしてレジストが除去された後の同じ装置部品の
横断面図が、図９に示されている。本発明のこの実施例
において、ポリシリコンのエッチングは再び異方的エッ
チング工程を用いて実行されるが、過剰エッチングが少
しだけ行われ、したがって、フィラメントまたは側壁ス
ペーサはＤＭＯＳゲート電極の端部から除去されない。
すぐにわかるように、ポリシリコン・スペーサ６０は、
ＣＭＯＳゲート電極およびコンデンサの下側の極板のた
めの種々の第２ポリシリコン領域３１の生成と同時に、
残される。薄い酸化物層６１は、第２ポリシリコン側壁
スペーサ６０を、第１ポリシリコンＤＭＯＳゲート電極
１９から分離する。この酸化物層６１は、ＣＭＯＳ装置
のためのゲート酸化の期間中、第１ポリシリコンの上に
成長される。
【００２７】図１０は、ＰＭＯＳソース／ドレイン領域
などを作成するためのホウ素注入を行った直後の時点に
おける、第１実施例の図７に示された相当する段階にお
ける、本発明の第２実施例の装置部品の横断面図であ
る。第２ポリシリコン領域３１および第３ポリシリコン
領域３５の端部の上に酸化物側壁スペーサ３７だけが作
成され、一方、薄い酸化物６１に対する以外の第１ポリ
シリコン領域１９の端部の上に第２ポリシリコン側壁ス
ペーサ６０だけが作成される。薄い酸化物６１は領域６
０と領域１９を横方向に分離する。ＤＭＯＳゲート電極
１９の横端部の上に丸い形をした第２ポリシリコン側壁
スペーサ６０が存在することにより、その上に酸化物側
壁スペーサが後で生成されることを妨げられることに注
目されたい。後で別のスペーサが生成することを妨げる
ために側壁スペーサを作成する方法は、産業界において
よく知られている。
【００２８】図１１は、すべての処理工程段階が完了し
た後出の、第２実施例の横断面図である。第２ポリシリ
コン側壁スペーサ６０は、第１実施例において酸化物側
壁スペーサ３７が果たしていたのと本質的に同じ役割を
果たす。すなわち、ＤＭＯＳソース領域拡散開口部を定
める端部の移動についての注入マスク材料としての役割
を果たす。けれども、典型的なポリシリコン層の厚さは
約５０００オングストロームであるから、一方、典型的
な側壁スペーサの厚さは２０００オングストロームと３
０００オングストロームとの範囲内にあるから、第２ポ
リシリコン側壁スペーサにより、ＤＭＯＳチャンネル長
とＤＭＯＳ閾値電圧との両方に対し大幅な増大をうるこ
とができる。
【００２９】図１２は、本発明の第３実施例の横断面図
である。この実施例は、２アンペアないし１０アンペア
の程度の大電力を扱うことができ、かつ、オフ状態にお
いて約６０ボルトまでを扱うことができる、セルラ装置
の実施例である。この実施例は、前記の出願中特許の装
置に基づいている。この実施例では、その上にＰ−エピ
タクシャル層７３を有するＰ＋基板７１と、エピタクシ
ャル層７３の中に作成されたＮ＋埋め込み層領域７５と
が備えられる。ドレインとして動作するＮウエル７９は
Ｎ＋埋め込み層領域７５に出会うまで拡散され、Ｎ領域
を作る。このＮウエル７９は、約１×１０16原子／cm3
の程度の表面濃度を有する。Ｎ＋埋め込み層領域７５に
対する深いＮ＋接触体拡散領域が、第１実施例における
ように備えられる。また、第１実施例におけるように、
その上にホウ素リン・シリケイト・ガラス８３を有し、
およびガラスの上に接触体およびメタライゼーション８
５を有する、いくつかのＤＭＯＳ装置８１が示されてい
る。このＤＭＯＳアレイの端部は、Ｐ＋領域およびＮウ
エルによって作られたＰＮ接合で終端している。Ｐ＋領
域を用いない（それは任意選択の工程段階である）場
合、ＤＭＯＳアレイの端部は、Ｄウエル・ＮウエルＰＮ
接合によって終端するであろう。このことにより、先行
技術によりポリシリコン・ゲート電極をフィールド酸化
物の上まで走らせるのとは異なって、テーパを有しない
フィールド酸化物を使用することができる。ポリシリコ
ン電極の上の側壁酸化物の幅を調整することによって、
ＤＭＯＳ装置のチャンネル長を調整することができ、そ
れによって、閾値以下導電に対するより大きな閾値電
圧、およびパンチ・スルーの問題点に対するより大きな
抵抗性といった、多数の好ましい性質がえられる。これ
らの問題点は、極めて大きな電力の装置に対して、非常
に重要である。
【００３０】ＤＭＯＳ装置のドレイン領域の中の電流
は、Ｎ＋埋め込み層領域を水平方向に流れる領域と、お
よびわずかに不純物添加されたＮウエル領域を垂直方向
に流れる領域とで構成されることは明らかであろう。Ｎ
＋埋め込み層の横方向の抵抗値は非常に小さいが、Ｎウ
エル領域の垂直方向の抵抗値は重要でありうる。実際、
より高電圧のＤＭＯＳ装置に対し、垂直ドレイン抵抗値
はＤＭＯＳ装置の全体のオン抵抗値の重要な成分である
ことができる。大電流ＤＭＯＳ装置に対しては、装置に
わたっての電圧降下を小さくするために、この抵抗値は
できるだけ小さくなければならない。前記で考察したよ
うに、Ｎウエル不純物がシリコンの中に注入され、そし
てすぐ下の上方に拡散するＮ＋埋め込み層領域に達する
まで、下方に拡散される。この拡散工程の結果、Ｎウエ
ルの添加不純物濃度は表面で最大であり、そしてシリコ
ンの中への深さが増すと共に減少し、この濃度の減少は
Ｎ＋埋め込み層に達するまで続く。図１３は、第１実施
例で示された技術を用いてのＤＭＯＳドレイン領域の添
加不純物の垂直分布を示す。図からすぐにわかるよう
に、Ｎウエル不純物濃度は点９０において最大であり、
その最大値の典型的な値は約１×１０16原子／cm3 の程
度である。一方、Ｎウエル不純物濃度は点９２において
最小になり、その値は５×１０14原子／cm3 にまで小さ
くなることができる。したがって、オン抵抗値に対する
Ｎウエルの寄与は、添加不純物濃度が最小になる点９２
の近傍において、最大になるであろう。オン抵抗値を小
さくするためには、点９２における添加不純物濃度を大
きくすることが必要であるが、そうすると点９０におけ
る添加不純物濃度もまた大きくなり、そして表面に関す
るブレークダウン電圧が小さくなるという結果を生ずる
であろう。
【００３１】図１４は、本発明の第４実施例に対応する
ＣＭＯＳ装置の横断面図である。ここでは、図１４の構
造体がえられる前に、Ｐ＋シリコン基板１００の上にＰ
形エピタクシャル層１０２が沈着される段階と、マスク
用酸化物１０４を成長させる段階と、開口部１０６のパ
ターンを作成する段階およびエッチングする段階と、イ
オン注入および低速拡散イオン種の内部への拡散とによ
りＮ＋埋め込み層１０８を作成する段階とが行われる。
これらのすべての処理工程段階は、前記で説明したよう
にして実行される。けれども、この実施例において、Ｎ
＋埋め込み層領域の上に成長された薄い酸化物が従来の
方法を用いて除去され、再びもとの開口部１０６の中に
シリコン表面が露出される。この時点において、リンで
あることが好ましい高速拡散Ｎ形イオン種１１０が、シ
リコンの中へ１×１０13原子／cm 3 だけ注入される。そ
れから、残っているマスク用酸化物が除去され、そして
第２Ｐ形エピタクシャル沈着で始まる第１実施例で説明
された処理工程段階が再び行われる。
【００３２】高速拡散イオン種の導入により、その結果
えられるＮ−埋め込み層はＮ＋埋め込み層よりも急速に
上方に拡散し、そしてＮ＋埋め込み層上方拡散端部のす
ぐ上のＤＭＯＳドレイン領域の差し引き正味の不純物添
加レベルに加算されるであろう。図１５は、本発明のこ
の実施例で説明された技術を用いた、ＤＭＯＳドレイン
領域の添加不純物の典型的な垂直分布を示す。図の１１
２で示されているように、表面での添加不純物濃度は約
１×１０16原子／cm3 の値から変わらないままである
が、１１４で示された最低添加不純物レベルは約５×１
０15原子／cm3 の程度の値まで大幅に増大し、それによ
り、装置の表面に関連する性質のいずれにも影響を与え
ることなく、装置のオン抵抗値が小さくなる。
【００３３】前記実施例で、ＤＭＯＳソース領域を作成
するために、バイポーラＮＰＮエミッタを用いたＤＭＯ
Ｓ装置を説明したが、ＣＭＯＳ Ｎ＋ソース／ドレイン
拡散体を用いて、ＤＭＯＳソース領域を作成することも
できることがわかる。Ｎ＋ソース／ドレイン拡散体はエ
ミッタのそれよりは全体的により浅いから、異なる動作
特性、例えば、異なる閾値電圧を有するＤＭＯＳ装置を
作成することができる。さらに、ＮＰＮエミッタ注入と
Ｎ＋ソース／ドレイン注入との両方を一緒に用いて、ヒ
素の存在の下においてリンの拡散特性が変わることによ
り、また別の装置特性の組みを有するＤＭＯＳソース領
域を作成することができる。
【００３４】本発明は好ましい特定の実施例について説
明されたけれども、当業者には多くの変更のなし得るこ
とはすぐにわかるであろう。したがって、本発明は、こ
のような変更実施例をすべて包含するものと解釈すべき
である。
【００３５】以上の説明に関して更に以下の項を開示す
る。 (1) ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタ
と、ＤＭＯＳトランジスタと、およびバイポーラ・トラ
ンジスタとを有する集積回路であって、（イ） 第１Ｐ
−形層と、（ロ） 前記第１Ｐ−形層の表面に配置さ
れ、かつ、前記ＰＭＯＳトランジスタ、前記ＤＭＯＳト
ランジスタ、および前記バイポーラ・トランジスタの中
の１つにおのおのが対応する、分離したＮ＋領域と、
（ハ） 前記ＮＭＯＳトランジスタを有する前記第１Ｐ
−形層および前記Ｎ＋領域の上にある第２Ｐ−形層と、
（ニ） その１つが前記ＰＭＯＳトランジスタを有し、
およびその１つが前記バイポーラ・トランジスタのコレ
クタ領域として動作し、およびその１つが前記ＤＭＯＳ
トランジスタを有する、分離したＮ−ウエル領域と、を
有する前記集積回路。
【００３６】(2) 第１項において、前記第１Ｐ−形層
に隣接しかつ前記Ｐ−形層の前記表面の前記Ｎ＋領域か
ら離れて配置されたＰ＋形基板をさらに有する、集積回
路。
【００３７】(3) 第１項において、前記ＤＭＯＳトラ
ンジスタが、Ｐ−形不純物が添加された１対の分離した
領域と、Ｐ−形不純物を有する前記領域のおのおのの上
に広がったゲート電極とを有し、かつ、前記ゲート電極
がその上に側壁酸化物をさらに有する集積回路。
【００３８】(4) 第２項において、前記ＤＭＯＳトラ
ンジスタが、Ｐ−形不純物が添加された１対の分離した
領域と、Ｐ−形不純物を有する前記領域のおのおのの上
に広がったゲート電極とを有し、かつ、前記ゲート電極
がその上に側壁酸化物をさらに有する集積回路。
【００３９】(5) 第３項において、Ｐ−形不純物が添
加された前記分離した領域のおのおのが前記側壁酸化物
の下に広がるＮ−形不純物の添加された領域を有する集
積回路。
【００４０】(6) 第４項において、Ｐ−形不純物が添
加された前記分離した領域のおのおのが前記側壁酸化物
の下に広がるＮ−形不純物の添加された領域を有する集
積回路。
【００４１】(7) 第４項において、Ｎ−形不純物が添
加された前記分離した領域の１つがＮ−形不純物の添加
された１対の分離した領域を有し、かつ、分離した前記
Ｎ−形領域のおのおのが前記側壁酸化物の下に広がって
いる集積回路。
【００４２】(8) 第６項において、Ｐ−形不純物が添
加された前記領域の１つがＮ−形不純物の添加された１
対の分離した領域を有し、かつ、分離した前記Ｎ−形領
域のおのおのが前記側壁酸化物の下に広がっている集積
回路。
【００４３】(9) 第３項において、Ｐ−形不純物が添
加された前記分離した領域の１つがそれらに付随する前
記Ｎ−ウエル領域の中に十分に広がり、それにより前記
ＤＭＯＳトランジスタを隣接するトランジスタから分離
するための分離用ＰＮ接合が作成される集積回路。
【００４４】(10) 第４項において、Ｐ−形不純物が添
加された前記分離した領域の１つがそれらに付随する前
記Ｎ−ウエル領域の中に十分に広がり、それにより前記
ＤＭＯＳトランジスタを隣接するトランジスタから分離
するための分離用ＰＮ接合が作成される集積回路。
【００４５】(11) 第５項において、Ｐ−形不純物が添
加された前記分離した領域の１つがそれらに付随する前
記Ｎ−ウエル領域の中に十分に広がり、それにより前記
ＤＭＯＳトランジスタを隣接するトランジスタから分離
するための分離用ＰＮ接合が作成される集積回路。
【００４６】(12) 第６項において、Ｐ−形不純物が添
加された前記分離した領域の１つがそれらに付随する前
記Ｎ−ウエル領域の中に十分に広がり、それにより前記
ＤＭＯＳトランジスタを隣接するトランジスタから分離
するための分離用ＰＮ接合が作成される集積回路。
【００４７】(13) 第７項において、Ｐ−形不純物が添
加された前記分離した領域の１つがそれらに付随する前
記Ｎ−ウエル領域の中に十分に広がり、それにより前記
ＤＭＯＳトランジスタを隣接するトランジスタから分離
するための分離用ＰＮ接合が作成される集積回路。
【００４８】(14) 第８項において、Ｐ−形不純物が添
加された前記分離した領域の１つがそれらに付随する前
記Ｎ−ウエル領域の中に十分に広がり、それにより前記
ＤＭＯＳトランジスタを隣接するトランジスタから分離
するための分離用ＰＮ接合が作成される集積回路。
【００４９】(15) ＰＭＯＳトランジスタと、ＮＭＯＳ
トランジスタと、ＤＭＯＳトランジスタと、およびバイ
ポーラ・トランジスタとを有する集積回路の製造法であ
って、（イ） 第１Ｐ−形層を備える段階と、（ロ）
前記第１Ｐ−形層の表面に配置され、かつ、前記ＰＭＯ
Ｓトランジスタ、前記ＤＭＯＳトランジスタ、および前
記バイポーラ・トランジスタの中の１つにおのおのが対
応する、分離したＮ＋領域を作成する段階と、（ハ）
前記ＮＭＯＳトランジスタを有する前記第１Ｐ−形層お
よび前記Ｎ＋領域の上にある第２Ｐ−形層を作成する段
階と、（ニ） その１つが前記ＰＭＯＳトランジスタを
有し、およびその１つが前記バイポーラ・トランジスタ
のコレクタ領域として動作し、およびその１つが前記Ｄ
ＭＯＳトランジスタを有する、分離したＮ−ウエル領域
を作成する段階と、を有する集積回路の前記製造法。
【００５０】(16) 第１５項において、前記第１Ｐ−形
層に隣接しかつ前記第１Ｐ−形層の表面にある前記Ｎ＋
層から離れて配置されたＰ＋形基板を備える段階をさら
に有する集積回路の製造法。
【００５１】(17) 第１５項において、前記ＤＭＯＳト
ランジスタを有する前記領域の中にＰ−形不純物が添加
された１対の分離した領域と、Ｐ−形不純物を有する前
記領域のおのおのの上に広がりかつその上に側壁酸化物
をさらに有するゲート電極とを備える段階をさらに有す
る集積回路の製造法。
【００５２】(18) 第１６項において、前記ＤＭＯＳト
ランジスタを有する前記領域の中にＰ−形不純物が添加
された１対の分離した領域と、Ｐ−形不純物を有する前
記領域のおのおのの上に広がりかつその上に側壁酸化物
をさらに有するゲート電極とを備える段階をさらに有す
る集積回路の製造法。
【００５３】(19) 第１７項において、Ｐ−形不純物が
添加された前記分離した領域のおのおのの中の前記側壁
酸化物の下に広がるＮ−形不純物の添加された領域を作
成する段階をさらに有する集積回路の製造法。
【００５４】(20) 第１８項において、Ｐ−形不純物が
添加された前記分離した領域のおのおのの中の前記側壁
酸化物の下に広がるＮ−形不純物の添加された領域を作
成する段階をさらに有する集積回路の製造法。
【００５５】(21) 第１９項において、Ｐ−形不純物が
添加された前記分離した領域のおのおのの中の前記側壁
酸化物の下に広がるＮ−形不純物の添加された領域を備
える段階をさらに有する集積回路の製造法。
【００５６】(22) 第２０項において、Ｐ−形不純物が
添加された前記分離した領域のおのおのの中の前記側壁
酸化物の下に広がるＮ−形不純物の添加された領域を備
える段階をさらに有する集積回路の製造法。
【００５７】(23) 第１７項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【００５８】(24) 第１８項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【００５９】(25) 第１９項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【００６０】(26) 第２０項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【００６１】(27) 第２１項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【００６２】(28) 第２２項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【００６３】(29) 第２３項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【００６４】(30) 第２４項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【００６５】(31) （イ） 第１Ｐ−形層と、（ロ）
前記第１Ｐ−形層の表面に配置されたＮ＋領域と、
（ハ） 前記第１Ｐ−形層および前記Ｎ＋領域の上に配
置されたＮ−ウエルと、（ニ） 前記Ｎ−ウエルの中に
ソース領域と、前記Ｎ−ウエルの中にドレイン領域と、
前記Ｎ−ウエルの中にバックゲート領域と、前記Ｎ−ウ
エルの表面に配置されたバックゲート開口部の端部を定
める前記Ｎ−ウエルから絶縁されて分離されかつ前記Ｎ
−ウエルの表面に配置されたソース開口部の端部を定め
る側壁酸化物を有するゲートと、を有するＤＭＯＳトラ
ンジスタ。
【００６６】(32) 第３１項において、前記ゲートがポ
リシリコンであるＤＭＯＳトランジスタ。
【００６７】(33)（イ） 第１Ｐ−形層と、（ロ） 前
記第１Ｐ−形層の表面に配置されたＮ＋領域と、（ハ）
前記第１Ｐ−形層および前記Ｎ＋領域の上に配置され
たＮ−ウエルと、（ニ） 前記Ｎ−ウエルの中にソース
領域と、前記Ｎ−ウエルの中にドレイン領域と、前記Ｎ
−ウエルの中にバックゲート領域と、前記Ｎ−ウエルの
表面に配置されたバックゲート開口部の端部を定める前
記Ｎ−ウエルから絶縁されて分離されかつ前記Ｎ−ウエ
ルの表面に配置されたソース開口部の端部を定めるポリ
シリコン側壁酸化物を有するゲートと、を有するＤＭＯ
Ｓトランジスタ。
【００６８】(34) 第３３項において、前記ゲートがポ
リシリコンであるＤＭＯＳトランジスタ。
【００６９】(35)（イ） 第１Ｐ−形層と、（ロ） 前
記第１Ｐ−形層の表面に配置されたＮ＋領域と、（ハ）
前記第１Ｐ−形層および前記Ｎ＋領域の上に配置され
たＮ−ウエルと、（ニ） 前記Ｎ−ウエルの中にソース
領域と、前記Ｎ−ウエルの中にドレイン領域と、前記Ｎ
−ウエルの中にバックゲート領域と、前記Ｎ−ウエルか
ら絶縁されて分離されたゲートと、前記ソース領域と前
記ドレイン領域とがそれらの間にチャンネルを定め、
（ホ） 前記ソース領域と前記ゲート領域とでＰＮ接合
を構成する前記Ｎ−ウエルの表面にまで広がった前記Ｎ
−ウエルの中にさらにＮ＋領域と、前記ＰＮ接合が前記
チャンネルから離れている、を有するＤＭＯＳトランジ
スタ。
【００７０】(36) 第３５項において、前記ゲートがポ
リシリコンであるＤＭＯＳトランジスタ。
【００７１】(37) ＤＭＯＳトランジスタの製造法であ
って、（イ） 第１Ｐ−形層を備える段階と、（ロ）
前記第１Ｐ−形層の表面に配置されたＮ＋領域を作成す
る段階と、（ハ） 前記第１Ｐ−形層および前記Ｎ＋領
域の上にＮ−ウエルを作成する段階と、を有し、かつ、
（ニ） 前記Ｎ−ウエルから絶縁されて分離されたゲー
トを作成する段階と、（ホ） 前記ゲートの側壁によっ
て前記Ｎ−ウエルの表面に定められた前記Ｎ−ウエルの
中にバックゲート領域を作成する段階と、（ヘ） 前記
ゲートの上に側壁を作成する段階と、（ト） 前記ゲー
トの上の前記側壁によって前記Ｎ−ウエルの表面に定め
られた前記Ｎ−ウエルの中にソース領域を作成する段階
と、（チ） 前記Ｎ−ウエルの中にドレイン領域を作成
する段階と、（リ） を有する前記Ｎ−ウエルの中に前
記ＤＭＯＳトランジスタを作成する段階と、を有する前
記ＤＭＯＳトランジスタの前記製造法。
【００７２】(38) 第３７項において、段階（ヘ）にお
いて作成された前記側壁が酸化シリコンである前記製造
法。
【００７３】(39) 第３７項において、段階（ヘ）にお
いて作成された前記側壁が前記ゲートから絶縁されて分
離されたポリシリコンである前記製造法。
【００７４】(40) 第３７項において、前記ゲートがポ
リシリコンである前記製造法。
【００７５】(41) 第３８項において、前記ゲートがポ
リシリコンである前記製造法。
【００７６】(42) 第３９項において、前記ゲートがポ
リシリコンである前記製造法。
【００７７】(43) ＤＭＯＳトランジスタの製造法であ
って、（イ） 第１Ｐ−形層を備える段階と、（ロ）
前記第１Ｐ−形層の表面に配置されたＮ＋領域を作成す
る段階と、（ハ） 前記第１Ｐ−形層および前記Ｎ＋領
域の上にＮ−ウエルを作成する段階と、を有し、かつ、
（ニ） 前記Ｎ−ウエルから絶縁されて分離されたゲー
トを作成する段階と、（ホ） 前記Ｎ−ウエルの中にバ
ックゲート領域を作成する段階と、（ヘ） 前記Ｎ−ウ
エルの中にソース領域を作成する段階と、（ト） 前記
Ｎ−ウエルの中にドレイン領域を作成する段階と、前記
ソース領域および前記ドレイン領域がその間のチャンネ
ルを定め、（チ） 前記ソース領域および前記ゲート領
域でＰＮ接合を作成する前記Ｎ−ウエルの表面まで広が
った前記Ｎ−ウエルの中にさらにＮ＋領域を作成する段
階と、前記ＰＮ接合が前記チャンネルから離れている、
（リ） を有する前記Ｎ−ウエルの中に前記ＤＭＯＳト
ランジスタを作成する段階と、を有する前記ＤＭＯＳト
ランジスタの製造法。
【００７８】(44) 第４３項において、前記ゲートがポ
リシリコンである製造法。
【００７９】(45) ＤＭＯＳトランジスタの製造法であ
って、（イ） 第１Ｐ−形層を備える段階と、（ロ）
前記第１Ｐ−形層の表面に配置されたＮ＋領域を作る段
階と、（ハ） 前記第１Ｐ−形層および前記Ｎ＋領域の
上にＮ−ウエルを作成する段階と、を有し、かつ、
（ニ） 前記Ｎ−ウエルから絶縁されて分離されたゲー
トを作成する段階と、（ホ） 前記ゲートの側壁によっ
て前記Ｎ−ウエルの表面に定められた前記Ｎ−ウエルの
中にバックゲート領域を作成する段階と、（ヘ） 前記
ゲートの上に側壁を作成する段階と、（ト） 前記ゲー
トの上の前記側壁によって前記Ｎ−ウエルの表面に定め
られた前記Ｎ−ウエルの中にソース領域を作成する段階
と、（チ） 前記Ｎ−ウエルの中にドレイン領域を作成
する段階と、前記ソース領域および前記ドレイン領域が
前記Ｎ−ウエルの中にチャンネルを定め、（リ） 前記
ソース領域および前記ゲート領域でＰＮ接合を作成する
前記Ｎ−ウエルの表面まで広がった前記Ｎ−ウエルの中
にさらにＮ＋領域を作成する段階と、前記ＰＮ接合が前
記チャンネルから離れている、（ヌ） を有する前記Ｎ
−ウエルの中に前記ＤＭＯＳトランジスタを作成する段
階と、を有する前記ＤＭＯＳトランジスタの製造法。
【００８０】(46) 第４５項において、段階（ヘ）で作
成された前記側壁が酸化シリコンである製造法。
【００８１】(47) 第４５項において、段階（ヘ）で作
成された前記側壁がポリシリコンである製造法。
【００８２】(48) 第４５項において、前記ゲートがポ
リシリコンである前記製造法。
【００８３】(49) 第４６項において、前記ゲートがポ
リシリコンである前記製造法。
【００８４】(50) 第４７項において、前記ゲートがポ
リシリコンである前記製造法。
【００８５】(51) ＤＭＯＳトランジスタと、ＮＭＯＳ
トランジスタと、ＤＭＯＳトランジスタと、およびバイ
ポーラ・トランジスタとを有する集積回路の製造法であ
って、（イ） 第１Ｐ−形層を備える段階と、（ロ）
比較的低速拡散のイオン種を有して前記第１Ｐ−形層の
表面に配置され、かつ、前記ＰＭＯＳトランジスタ、前
記ＤＭＯＳトランジスタ、および前記バイポーラ・トラ
ンジスタの中の１つにおのおのが対応する、分離したＮ
＋領域を作成する段階と、（ハ） 前記表面の前記領域
に比較的高速拡散のＮ−形不純物を沈着する段階と、
（ニ） 前記ＮＭＯＳトランジスタを有する前記第１Ｐ
−形層および前記Ｎ＋領域の上にある第２Ｐ−形層を作
成する段階と、（ホ） その１つが前記ＰＭＯＳトラン
ジスタを有し、およびその１つが前記バイポーラ・トラ
ンジスタのコレクタ領域として動作し、およびその１つ
が前記ＤＭＯＳトランジスタを有する、分離したＮ−ウ
エル領域を作成する段階と、を有する集積回路の前記製
造法。
【００８６】(52) 第５１項において、前記第１Ｐ−形
層に隣接しかつ前記第１Ｐ−形層の表面にある前記Ｎ＋
層から離れて配置されたＰ＋形基板を備える段階をさら
に有する集積回路の製造法。
【００８７】(53) 第５１項において、前記ＤＭＯＳト
ランジスタを有する前記領域の中にＰ−形不純物が添加
された１対の分離した領域と、Ｐ−形不純物を有する前
記領域のおのおのの上に広がりかつその上に側壁酸化物
をさらに有するゲート電極とを備える段階をさらに有す
る集積回路の製造法。
【００８８】(54) 第５２項において、前記ＤＭＯＳト
ランジスタを有する前記領域の中にＰ−形不純物が添加
された１対の分離した領域と、Ｐ−形不純物を有する前
記領域のおのおのの上に広がりかつその上に側壁酸化物
をさらに有するゲート電極とを備える段階をさらに有す
る集積回路の製造法。
【００８９】(55) 第５３項において、Ｐ−形不純物が
添加された前記分離した領域のおのおのの中の前記側壁
酸化物の下に広がるＮ−形不純物の添加された領域を作
成する段階をさらに有する集積回路の製造法。
【００９０】(56) 第１８項において、Ｐ−形不純物が
添加された前記分離した領域のおのおのの中の前記側壁
酸化物の下に広がるＮ−形不純物の添加された領域を作
成する段階をさらに有する集積回路の製造法。
【００９１】(57) 第５５項において、Ｐ−形不純物が
添加された前記分離した領域のおのおのの中の前記側壁
酸化物の下に広がるＮ−形不純物の添加された領域を備
える段階をさらに有する集積回路の製造法。
【００９２】(58) 第５６項において、Ｐ−形不純物が
添加された前記分離した領域のおのおのの中の前記側壁
酸化物の下に広がるＮ−形不純物の添加された領域を備
える段階をさらに有する集積回路の製造法。
【００９３】(59) 第５３項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【００９４】(60) 第５４項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【００９５】(61) 第５５項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【００９６】(62) 第５６項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【００９７】(63) 第５７項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【００９８】(64) 第５８項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【００９９】(65) 第５９項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【０１００】(66) 第６０項において、Ｐ−形不純物が
添加された前記分離した領域の１つがそれらに付随する
前記Ｎ−ウエル領域の中に十分に広がり、それにより前
記ＤＭＯＳトランジスタを隣接するトランジスタから分
離するための分離用ＰＮ接合が作成される集積回路の製
造法。
【０１０１】(67) バイポーラ装置、ＣＭＯＳ装置、お
よびＤＭＯＳ装置が、先行技術におけるようにバイポー
ラの観点からよりはむしろＣＭＯＳの観点から取られた
製造法で、１つのチップの上に同時に作成された集積回
路がえられる。先行技術においては、Ｐ形エピタクシャ
ル・シリコンはＮ形エピタクシャル・シリコンに対立す
るものとして用いられていた。この集積回路はＰ＋基板
を用い、このＰ＋基板の上にＰエピタクシャル層が作成
される。Ｎ＋埋め込み領域３Ａ，３Ｂ，３Ｃ、ＤＭＯＳ
装置、ＰＭＯＳ装置、およびＮＰＮバイポーラ装置を、
Ｐエピタクシャル層から分離する。これらの装置のおの
おのは、第１レベルのポリシリコン・ゲート層１９を有
するＮウエル７Ａ，７Ｂ，７Ｃの中に作成される。この
第１レベルのポリシリコン・ゲート層１９により、ＤＭ
ＯＳ装置のゲートとバックゲート拡散のためのマスキン
グがえられる。そして後で、側壁酸化物３７がこの第１
レベル・ゲート層１９の上に作成され、それによりＤＭ
ＯＳ装置のソース領域５４とドレイン領域５５との拡散
が制御され、そしてチャンネル長が制御される。第２レ
ベルのポリシリコン層３１により、ＣＭＯＳ装置のため
のゲート構造体およびコンデンサの１つの極板がえられ
る。第２レベルのポリシリコン層３１は、ＣＭＯＳ装置
のソース領域注入およびドレイン領域注入のためのマス
クの役割を果たす。第２レベルのポリシリコン層の上に
後で作成された側壁酸化物３７は、さらにＣＭＯＳ構造
体のチャンネル長を制御する。第３レベルのポリシリコ
ン３１により、コンデンサのための第２極板がえられ
る。ＤＭＯＳ装置は、Ｐ形エピタクシャル層によって、
残りの回路から分離され、そしてＤＭＯＳ装置はＰＮ接
合によって終端され、それにより、テーパ付きフィール
ド酸化物を有する必要が避けられる。
【図面の簡単な説明】
【図１】先行技術によるＤＭＯＳトランジスタの簡単な
横断面図。
【図２】ＣＭＯＳ装置のオフ状態およびオン状態の電気
的意味を示す図。
【図３】本発明による装置の製造工程の種々の段階にお
ける横断面図。
【図４】本発明による装置の製造工程の種々の段階にお
ける横断面図。
【図５】本発明による装置の製造工程の種々の段階にお
ける横断面図。
【図６】本発明による装置の製造工程の種々の段階にお
ける横断面図。
【図７】本発明による装置の製造工程の種々の段階にお
ける横断面図。
【図８】本発明による装置の製造工程の種々の段階にお
ける横断面図。
【図９】本発明の第２実施例の製造工程の種々の段階に
おける横断面図。
【図１０】本発明の第２実施例の製造工程の種々の段階
における横断面図。
【図１１】本発明の第２実施例の製造工程の種々の段階
における横断面図。
【図１２】本発明の第３実施例の製造工程の種々の段階
における横断面図。
【図１３】本発明の第１実施例の技術を用いたＤＭＯＳ
ドレイン領域に対する添加不純物の垂直分布図。
【図１４】本発明の第４実施例による装置の横断面図。
【図１５】本発明の第４実施例の技術を用いたＤＭＯＳ
ドレイン領域の添加不純物の典型的な垂直分布図。
【符号の説明】
１ 第１−Ｐ形層 ３Ａ，３Ｂ，３Ｃ Ｎ＋領域 ５ 第２−Ｐ形層 ７Ａ，７Ｂ，７Ｃ Ｎ−ウエル領域 １９ 第１レベルのポリシリコン層 ３１ 第２レベルのポリシリコン層 ３５ 第３レベルのポリシリコン層 ３７ 側壁酸化物

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ＰＭＯＳトランジスタと、ＮＭＯＳトラ
    ンジスタと、 ＤＭＯＳトランジスタと、およびバイポーラ・トランジ
    スタとを有する集積回路であって、 （イ） 第１Ｐ−形層と、 （ロ） 前記第１Ｐ−形層の表面に配置され、かつ、前
    記ＰＭＯＳトランジスタ、前記ＤＭＯＳトランジスタ、
    および前記バイポーラ・トランジスタの中の１つにおの
    おのが対応する、分離したＮ＋領域と、 （ハ） 前記ＮＭＯＳトランジスタを有する前記第１Ｐ
    −形層および前記Ｎ＋領域の上にある第２Ｐ−形層と、 （ニ） その１つが前記ＰＭＯＳトランジスタを有し、
    およびその１つが前記バイポーラ・トランジスタのコレ
    クタ領域として動作し、およびその１つが前記ＤＭＯＳ
    トランジスタを有する、分離したＮ−ウエル領域と、 を有する前記集積回路。
  2. 【請求項２】 ＰＭＯＳトランジスタと、ＮＭＯＳトラ
    ンジスタと、ＤＭＯＳトランジスタと、およびバイポー
    ラ・トランジスタとを有する集積回路の製造法であっ
    て、 （イ） 第１Ｐ−形層を備える段階と、 （ロ） 前記第１Ｐ−形層の表面に配置され、かつ、前
    記ＰＭＯＳトランジスタ、前記ＤＭＯＳトランジスタ、
    および前記バイポーラ・トランジスタの中の１つにおの
    おのが対応する、分離したＮ＋領域を作成する段階と、 （ハ） 前記ＮＭＯＳトランジスタを有する前記第１Ｐ
    −形層および前記Ｎ＋領域の上にある第２Ｐ−形層を作
    成する段階と、 （ニ） その１つが前記ＰＭＯＳトランジスタを有し、
    およびその１つが前記バイポーラ・トランジスタのコレ
    クタ領域として動作し、およびその１つが前記ＤＭＯＳ
    トランジスタを有する、分離したＮ−ウエル領域を作成
    する段階と、を有する集積回路の前記製造法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5304831A (en) * 1990-12-21 1994-04-19 Siliconix Incorporated Low on-resistance power MOS technology
US5404040A (en) * 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
JP3226053B2 (ja) * 1992-06-03 2001-11-05 富士電機株式会社 半導体装置の製造方法
EP0587968B1 (en) * 1992-09-18 1996-01-03 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Monolithic integrated bridge transistor circuit and corresponding manufacturing process
US5648281A (en) * 1992-09-21 1997-07-15 Siliconix Incorporated Method for forming an isolation structure and a bipolar transistor on a semiconductor substrate
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
US5322802A (en) * 1993-01-25 1994-06-21 North Carolina State University At Raleigh Method of fabricating silicon carbide field effect transistor
JPH06252345A (ja) * 1993-03-02 1994-09-09 Nec Corp 半導体集積回路の製造方法
EP0637073A1 (en) * 1993-07-29 1995-02-01 STMicroelectronics S.r.l. Process for realizing low threshold P-channel MOS transistors for complementary devices (CMOS)
US5334549A (en) * 1993-08-13 1994-08-02 Texas Instruments Incorporated BiCMOS process that supports merged devices
US5430403A (en) * 1993-09-20 1995-07-04 Micrel, Inc. Field effect transistor with switchable body to source connection
JPH07176640A (ja) * 1993-10-26 1995-07-14 Fuji Electric Co Ltd 半導体装置の製造方法
EP0657995B1 (en) 1993-12-07 1999-10-13 STMicroelectronics S.r.l. Mixed typology output stage
DE4411869C2 (de) * 1994-04-06 1997-05-15 Siemens Ag Schaltungsanordnung mit einer integrierten Treiberschaltungsanordnung
US5656834A (en) * 1994-09-19 1997-08-12 Philips Electronics North America Corporation IC standard cell designed with embedded capacitors
US5719421A (en) * 1994-10-13 1998-02-17 Texas Instruments Incorporated DMOS transistor with low on-resistance and method of fabrication
US5578860A (en) * 1995-05-01 1996-11-26 Motorola, Inc. Monolithic high frequency integrated circuit structure having a grounded source configuration
US6033946A (en) * 1995-12-08 2000-03-07 Texas Instruments Incorporated Method for fabricating an isolated NMOS transistor on a digital BiCMOS process
US5767556A (en) * 1996-02-21 1998-06-16 Nec Corporation Field effect transistor
US5985708A (en) * 1996-03-13 1999-11-16 Kabushiki Kaisha Toshiba Method of manufacturing vertical power device
US6153451A (en) * 1997-01-06 2000-11-28 Texas Instruments Incorporated Transistor with increased operating voltage and method of fabrication
US6046078A (en) * 1997-04-28 2000-04-04 Megamos Corp. Semiconductor device fabrication with reduced masking steps
US5854099A (en) * 1997-06-06 1998-12-29 National Semiconductor Corporation DMOS process module applicable to an E2 CMOS core process
US6369423B2 (en) * 1998-03-03 2002-04-09 Kabushiki Kaisha Toshiba Semiconductor device with a thin gate stack having a plurality of insulating layers
US6303961B1 (en) 1998-04-29 2001-10-16 Aqere Systems Guardian Corp. Complementary semiconductor devices
JP3457539B2 (ja) * 1998-07-15 2003-10-20 株式会社東芝 半導体装置
KR20000014215A (ko) * 1998-08-18 2000-03-06 김덕중 높은 신뢰도의 횡형 디모스 트랜지스터 및 그제조방법
JP2000077532A (ja) 1998-09-03 2000-03-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100281908B1 (ko) * 1998-11-20 2001-02-15 김덕중 반도체소자 및 그 제조방법
US6285059B1 (en) * 1999-03-18 2001-09-04 United Microelectronics Corp. Structure for laterally diffused metal-oxide semiconductor
US6696707B2 (en) * 1999-04-23 2004-02-24 Ccp. Clare Corporation High voltage integrated switching devices on a bonded and trenched silicon substrate
US6255694B1 (en) 2000-01-18 2001-07-03 International Business Machines Corporation Multi-function semiconductor structure and method
DE10104274C5 (de) * 2000-02-04 2008-05-29 International Rectifier Corp., El Segundo Halbleiterbauteil mit MOS-Gatesteuerung und mit einer Kontaktstruktur sowie Verfahren zu seiner Herstellung
US6800921B1 (en) 2000-03-01 2004-10-05 International Business Machines Corporation Method of fabricating a polysilicon capacitor utilizing fet and bipolar base polysilicon layers
EP1158583A1 (en) * 2000-05-23 2001-11-28 STMicroelectronics S.r.l. Low on-resistance LDMOS
US6566223B1 (en) 2000-08-15 2003-05-20 C. P. Clare Corporation High voltage integrated switching devices on a bonded and trenched silicon substrate
US6404022B1 (en) * 2001-02-26 2002-06-11 Ericsson Inc. AM/PM non-linearities in FETs
US6911694B2 (en) * 2001-06-27 2005-06-28 Ricoh Company, Ltd. Semiconductor device and method for fabricating such device
US6759692B1 (en) 2002-02-04 2004-07-06 Ixys Corporation Gate driver with level shift circuit
US6897492B2 (en) * 2002-02-04 2005-05-24 Ixys Corporation Power device with bi-directional level shift circuit
US6638808B1 (en) * 2002-02-04 2003-10-28 Ixys Corporation Method of manufacturing gate driver with level shift circuit
JP2003234423A (ja) * 2002-02-07 2003-08-22 Sony Corp 半導体装置及びその製造方法
JPWO2004038805A1 (ja) * 2002-10-25 2006-02-23 新電元工業株式会社 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置
US6750489B1 (en) * 2002-10-25 2004-06-15 Foveon, Inc. Isolated high voltage PMOS transistor
CN1324680C (zh) * 2002-12-26 2007-07-04 上海贝岭股份有限公司 Pmos管解决cslic1b01集成电路失效的方法
US6841437B1 (en) * 2003-06-20 2005-01-11 Semiconductor Components Industries, L.L.C. Method of forming a vertical power semiconductor device and structure therefor
JP4841106B2 (ja) * 2003-08-28 2011-12-21 ルネサスエレクトロニクス株式会社 Ｍｉｓ型半導体装置及びその製造方法
SE0302594D0 (sv) * 2003-09-30 2003-09-30 Infineon Technologies Ag Vertical DMOS transistor device, integrated circuit, and fabrication method thereof
US7220633B2 (en) 2003-11-13 2007-05-22 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET
US7163856B2 (en) 2003-11-13 2007-01-16 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor
US7736961B2 (en) * 2005-06-28 2010-06-15 Texas Instruments Incorporated High voltage depletion FET employing a channel stopping implant
US7375408B2 (en) * 2005-10-11 2008-05-20 United Microelectronics Corp. Fabricating method of a high voltage metal oxide semiconductor device
US7525151B2 (en) * 2006-01-05 2009-04-28 International Rectifier Corporation Vertical DMOS device in integrated circuit
CN100392844C (zh) * 2006-10-27 2008-06-04 无锡市晶源微电子有限公司 垂直双扩散型场效应管兼容常规场效应管的制作方法
US9793256B2 (en) * 2006-11-30 2017-10-17 Alpha And Omega Semiconductor Incorporated Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS)
US8431958B2 (en) * 2006-11-16 2013-04-30 Alpha And Omega Semiconductor Ltd Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS)
US8168466B2 (en) * 2007-06-01 2012-05-01 Semiconductor Components Industries, Llc Schottky diode and method therefor
US9484451B2 (en) * 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US20090090981A1 (en) * 2007-10-05 2009-04-09 Kazuhiro Natsuaki Semiconductor device
TWI437691B (zh) * 2008-10-01 2014-05-11 Alpha & Omega Semiconductor 在低電容暫態電壓抑制器(tvs)內整合控向二極體的優化配置
US8338854B2 (en) * 2009-03-31 2012-12-25 Alpha And Omega Semiconductor Incorporated TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
CN102184897B (zh) * 2011-03-28 2013-11-06 上海贝岭股份有限公司 一种dbicmos集成电路制造工艺
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9722041B2 (en) 2012-09-19 2017-08-01 Vishay-Siliconix Breakdown voltage blocking device
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
CN105990254A (zh) * 2015-03-05 2016-10-05 北大方正集团有限公司 BiCMOS集成电路的制造方法
FR3048288B1 (fr) * 2016-02-25 2018-03-23 Stmicroelectronics (Crolles 2) Sas Detecteur electronique integre de variations de potentiel a haute sensibilite
CN109616511B (zh) * 2018-12-18 2021-11-26 深圳市威兆半导体有限公司 一种纵向多重pn结的vdmos分压环的设计方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4403395A (en) * 1979-02-15 1983-09-13 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry
US4466176A (en) * 1982-08-09 1984-08-21 General Electric Company Process for manufacturing insulated-gate semiconductor devices with integral shorts
US4807023A (en) * 1985-07-29 1989-02-21 Zenith Electrics Corporation Mapping method for impulse pay per view system
US4912054A (en) * 1987-05-28 1990-03-27 Texas Instruments Incorporated Integrated bipolar-CMOS circuit isolation process for providing different backgate and substrate bias
JP2689114B2 (ja) * 1987-05-30 1997-12-10 株式会社リコー 半導体集積回路装置の製造方法
US4795716A (en) * 1987-06-19 1989-01-03 General Electric Company Method of making a power IC structure with enhancement and/or CMOS logic
US4855244A (en) * 1987-07-02 1989-08-08 Texas Instruments Incorporated Method of making vertical PNP transistor in merged bipolar/CMOS technology
JPH0766968B2 (ja) * 1987-08-24 1995-07-19 株式会社日立製作所 半導体装置及びその製造方法
US5156989A (en) * 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
JPH02143454A (ja) * 1988-11-25 1990-06-01 Hitachi Ltd 半導体デバイス
US4914051A (en) * 1988-12-09 1990-04-03 Sprague Electric Company Method for making a vertical power DMOS transistor with small signal bipolar transistors

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Publication number Publication date
US5317180A (en) 1994-05-31
US5171699A (en) 1992-12-15

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