KR900002443A - BiCMOS 트랜지스터의 제조방법 - Google Patents

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Abstract

내용 없음

Description

BiCMOS 트랜지스터의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 (A)~(P)는 본 발명 BiCMOS 트랜지스터의 제조방법을 도시한 수직 단면도.

Claims (2)

1개의 칩에 바이폴라 트랜지스터와 CMOS트랜지스터가 공존되는 BiCMOS 트랜지스터의 제조방법에 있어서, 절연층과 웰을 1개의 마스크로 형성하기 위해 하기와 같은 공정으로 이루어 짐을 특징으로 하는 BiCMOS 트랜지스터의 제조방법.
(a)기판(1)상에 NPN트랜지스터와 L-PNP트랜지스터의 N+매몰층을 형성하기 위해 창 (4)(5)을 형성하기 위한 사진 식각공정.
(b)N매몰층 영역(6)(7)과 P매몰층영역(8)(9)을 형성하기 위한 소자 분리공정.
(c)상기 기판 전면의 모든 산화막층을 제거한 후 기판 상부전면에 N형 에피텍셜층(10)을 형성하고, 에피텍셜층(10)성장시 N+매몰층(11a)(11b)과 P매몰층(12a)12b)(12c)을 형성하는 공정.
(d)상기 에피텍셜층(10)의 상부 전면에 제2패드 산화막층(13)을 형성하고 기판 전면에 포토레지스(14)를 도포하여 리쏘그라피 방법에 의한 NPN트랜지스터의 콜렉터 창(15)을 연뒤 N형 이온 주입 영역(16)을 형성하는 공정.
(e)P+소자분리영액(19a)(19b)과 P-웰영역(20)을 형성하는 공정.
(f)필드 산화막층(24)의 형성을 위한 열산화 공정.
(g)게이트 산화막층(25)의 형성을 위한 열산화 공정.
(H)P채널 MOS트랜지스터의 문턱전압 조절을 위한 붕소주입과 CVD방법에 의한 다결정 실리콘 형성 공정.
(I)N+소스/드레인 영역(28a)(28b)을 형성하기 위한 공정.
(J)NPN트랜지스터의 베이스 영역(31)형성공정.
(K)(L)P+제2베이스 영역(40)을 형성하기 위한 공정.
(M)(N)트랜지스터의 에미터 콜렉터 부분을 형성하기 위해 창을 연뒤 질화막층(31)을 산화막 식각하고, 다결정 실리콘 위에 비소를 이온 주입하며, 열처리에 의한 비소를 투입하는 공정.
(O)사진식각 방법에 의한 NPN트랜지스터의 에미터 전극(47)과 콜렉터 전극(48)의 형성공정.
(P)메탈리제이션 방법으로 디바이스를 형성하는 공정.
제1항에 있어서, R+소자분리 영역과 P-웰영역의 형성공정은 포토레지스터(14)를 제거하고, CVD방법으로 질화막층(17)을 형성한 후 질화막층(17)의 전면에 포토레지스터를 도포하고, 소자의 액티브 영역이 형성될 부분을 제외한 나머지 부분의 질화막층(17)을 사진 식각방법으로 에칭하며, 포토레지스터를 제거하고 소자분리영역인 P+영역과 N채널 MOS트랜지스터의 웰영역을 형성하기 위해 포토레지스터(18)를 도포한 후 사진 방법으로 이를 위한 창을 형성함과 아울러, 붕소를 저에너지 고농도로 이온 주입하여 P+소자 분리영역(19a)(19b)을 형성하고 다시 고에너지 저농도로 이온 주입하여 p-웰 영역(20)을 형성 함을 특징으로 하는 BiCMOS 트랜지스터의 제조방법.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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