KR970004839B1 - 쇼트키 장벽 접점의 제조 방법 - Google Patents
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Abstract
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Description
제1도는 전형적인 MESFET 소자의 개략도.
제2도는 대기에 클리인된 GaAs의 두 개의 다른 XPS 추출(take-off) 각도에서(점선은 높은 각도인 90도, 실선은 낮은 각도인 10도)에서 X-선 광전자 분광(XPS)의 도시도.
제3 및 제4도는 본래 산화물 자유 표면을 도시하면서, 질소로 밀봉된 환경에서 클리인된 GaAs의 XPS스펙트라의 도시도.
제5도는 게이트 금속으로써 종래의 TiPtAu 또는 변형된 PtAu 금속중 하나를 이용한 GaAs의 MESFETs로부터 역 바이어스 전류의 도시도.
제6 및 제7도는 게이트 금속으로써 종래의 TiPtAu 또는 변형된 PtAu 금속중 하나를 각각 이용한 GaAs MESFEs의 ID-VDS특성의 각 도시도.
제8 및 9도는 제6 및 7도(PtAu 게이트 금속)와 제6 및 8도(TiPtAu게이트 금속)의 GaAs MESFET에 대한 VDS의 함수로써, 게이트 누설 전류(IG)의 각 도시도.
* 도면의 주요부분에 대한 부호의 설명
2 : GaAs기판 3 : 버퍼층
4 : n형 채널층 8 : 게이트 접점
[발명의 분야]
본 발명은 높은 쇼트키 장벽(barrier)을 갖는 GaAs MESFETs에 관련된다.
[발명의 배경]
전계 효과 트랜지스터(FET)는 제3단자(게이트)의 전압에 의해 두 개의 단자(드레인 및 소스)를 통하는 전류가 제어되는 3단자 소자이다. FET는 단극 소자이고, 전류는 다수 캐리어만을 포함한다. FET의 하나의 변형이 제어(게이트)전압이 역 바이어스된 p-n 접합의 공핍폭(depletion width)을 변화시키는 접합 FET(JFET)이다. p-n접합이, 반도체상에 직접 금속 게이트 전극을 위치시킴으로써, 역 바이어스된 쇼트키 장벽에 의해 대체된다면, 비슷한 소자가 된다. 그 소자는, 금속 반도체 FET(MESFET) 로 불리운다. 통상적으로, MESFET는, 반-절연 기판상에서 에피택셜 성장되 n형 GaAs층 위헤 형성되고, 기판 및 n형 층간에 위치된 버퍼층, 또는 n형층 및 저항 드레인과 소스 접점부간에 위치된 접촉층과 같은 다른 층을 포함하거나 포함하지 않는다. 쇼트키 장벽 게이트는 n형 GaAs층의 상부에 형성된다. 쇼트키 게이트를 역 바이어스 또는 순 바이어스를 시킴으로써, 채널은 소정의 전류 레벨에는 오픈(open)되거나 공핍될 수 있다.
Si 대신에 GaAs를 사용함으로써, 더 높은 전자 이동도가 가능하고 GaAs는 더 높은 온도 및 더 높은 전력 레벨에서 동작할 수 있다. 정밀한 기하학적 오차가 가능하고, MESFET는 통상 게이트 길이(L)가 L ≤1㎛로써, 매우 작아질 수 있다. 드리프트(drift) 시간 및 캐패시턴스는 최소로 유지돼야 하기 때문에, 고주파에서 매우 중요하다.
그러나, GaAs MESFET 기술에서의 문제중 하나는 게이트 접점에 사용된 금속의 상대적으로 낮은 쇼트키 장벽 높이(φB)이다. n형 GaAs상에서 φB는 기본적으로 사용된 금속에 좌우되지 않고 통상적으로 0.71-0.8eV의 값을 가진다. 그것은 많은 GaAs회로의 설계에서의 제한 요소이고, 더 높은 장벽 높이를 갖는 접점이 사용될 수 있음은, 양호한 잡음 여유를 갖는 디지털 논리 회로의 제조를 가능케 한다. GaAs MESFET 기술의 응용은 게이트 접점에 이용되는 금속의 상대적으로 낮은 쇼트키 장벽 높이(φB)에서의 증가에 유리하다. 부가적인 장점은 MESFETs 구성요소의 임계전압의 균일성에 대한 요건이 완화된다는 것이다.
쇼트키 장벽 높이를 증가시키는 다른 많은 연구가 시도되어 왔다. 예를들어, n-GaAs상의 게이트 접점하에서 얇게 완전히 공핍된 p형층의 도입(incorporation)은 φB의 증가를 유도한다. 1.33eV에 도달하는 값은 n형 GaAs상에서 에피택셜 성장된 50Å 두께의 C 또는 Zn으로 델타(delta)-도핑된 p형층(∼6-7×1019cm-3)을 사용해서 예시되었다. 에스.제이. 이글라쉬(S.J.Eglash) 등의., Journal of Applied Physics, Vol.61, No. 11, 1987년 6월 1일, pp.5159-5169를 참조. 다른 연구는 n형 GaAs 및 금속 접점간에 Si 또는 다른 재료의 얇은 계면층(interfacial layer)를 퇴적하는 방법이 있다. leV 의 장벽 높이는 상기 기술에 의해 예시되어 왔다. 제이.알.월드롭(J,R. Waldrop) 및 알.더블유. 그랜트(R.W.Grant), Appl. Phys. Lett, Vol. 52, No.21, 1988년 5월 23일, pp. 1794-1796을 참조. 그러나, 상기 기술은 MESFETs의 제조를 복잡하게 하고 기대하지 않았던 바람직하지 못한 결과를 가져올 수 있다.
그러나, GaAs 상의 합금된 저항 접점의 특성을 감소시키는데서, 예를들어, 20-50Å정도의 두께인 고유 산화물의 얇은 층의 역할을 넓게 인정되었고, 쇼트키 접점부상에서 그 영향에는 주의가 적어졌다. 제이.엠.우돌(J.M. Woodall) 및 제이.엘.프리아웃(J.L.Ereeouf), J.Vac. Sci.Technol. Vol.21, No.2(1982 7/8월) pp.574-576에서 참고되는 우우돌의(Woodall's)유효 일함수로는 접촉면에서의 페르미 준위는 표면 상태에 의해 고정되는 것이 아니라 금속화(metallization)동안 발생하는 금속-반도체 반응 또는 산소 오염중 하나로부터의 결과로 되는 하나 또는 그 이상의 접촉면의 마이크로클러스터(microclusters)의 일함수에 관련된다는 것을 제시한다. 그러므로, 산화물이 없는 계면에서는 금속 접점의 쇼트키 장벽 높이가 금속 일함수에 따라야 한다.
[요약]
본 발명은 높은 쇼트키 장벽 접점을 갖는 MESFETs소자를 생산하는 것이다. 게이트 접점은, GaAs상에서 고유 산화물을 제거하기 위해 밀봉된 불활성 가스 환경에서 n형 GaAs을 습식 화학적 에칭하고, 불활성 가스로 에칭된 표면을 블로우-드라잉(blow-drying)시키고, 불활성 가스내에서 게이트 금속으로서 Pt의 전자 빔 증착으로 퇴적시켜 생산된다. 상기 절차는 Pt 게이트 접점에 대해 높은 장벽 높이(0.98eV)로 유도된다. MESFETs상에서 사용하는 Pt의 주요 단점은 상대적으로 높은 시트(sheet) 저항이다. 그것은 두 개의 층인 PtAu와 같이, 낮은 시트 저항을 갖는 금속으로 Pt의 다층 게이트 접점을 사용함으로써 극복할 수 있다.
Pt접점의 사용과 함께, 게이트 금속 퇴적에 앞서 질소로 밀봉된 환경에서 불활성 가스로써 클리인된 표면의 블로우-드라잉과 습식-화학적 클리닝의 사용은, 종래의 TiPtAu 게이트로 처리된 소자와 비교해 더욱 감소된 게이트 누설 전류를 갖는 MESFETs를 유도한다. 그것은 Ti와 관련한 Pt의 더 많이 높아진 장벽높이 때문이다. 낮은 시트 저항을 갖는 금속을 적어도 하나의 층으로서 PtAu 2중층과 같은, Pt층의 사용은, 게이트 저항을 감소시키고, Pt의 상대적으로 높은 시트 저항의 문제점을 제거한다.
제1도는 GaAS 기판(2), 버퍼층(3), n형 채널층(4), n형 채널층(4)의 영역상의, n+접점층(5), 드레인 및 소스 오옴 접점(6 및 7) 및 게이트 접점(8)을 포함하는 전형적인 MESFET 소자(1)가 도시된다. 확산을 포함하지 않으면, 작은 게이트 길이(L)인 L≤1㎛가 가능하다.
상기 MESFETs에서 사용된 반-절연 GaAs 기판은, 수평 브리지만(Horizontal Bridgman) 기법에 의해 성장되고, Si로 2×1017cm-3의 실질(net) 캐리어 밀도로 일정하게 도핑된다. MESFET 구조는 대기압의 유기-금속 기상 에피택시(organic-metallic vapor phase epitaxy : OMVPE)에 의해 반-절연 GaAs 기판상에서 성장된다. 버퍼층(3)은 1500Å두께의 도핑안된 GaAs층이고 채널층(4)은 Si (2×1017cm-3)로 도핑된 1500Å 두께의 n형 GaAs층이다. 접점층(5)은 1000Å 두께의 n+형 Si-도핑된(2×1018cm-3)GaAs층이다. 상기 층의 두께는, 예를들어, 버퍼층이 0 내지 수 마이크로미터의 두께로 되고, 채널층이 도핑 레벨 및 임계전압에 따라 500 내지 5,000Å의 두께로 되고, 접촉층이 200 내지 3000Å의 두께로 되는 것도 가능하다. 오옴 드레인 및 소스 접점(6,7)은, 각각 리프트-오프(lift-off) AZ 레지스트에 의해 패턴된 Ni/Au-Ge/Mo/Au의 전자 빔 증착 및 20초동안 420℃에서 빠른 열적 어닐링에 의해 형성된다. 게이트 접점(8)은 n 형 GaAs 층까지 n+형 접점층(5)의 일정 영역을 에칭하고 불활성 가스로 밀봉된 전자 빔 증착기에서 n형 영역상에 금속층을 퇴적하여 한정된다. 접점층에 대한 부식제는 NH4OH에 의해 pH가 약 7.2의 값으로 조절된 4:1의 비율의 H2O2/H2O2혼합물이다.
게이트 금속은 전자 빔 증착에 의해 n형 GaAs의 표면상에 퇴적된다. 웨이퍼를 불활성 가스로 밀봉된 증착기에 로딩(loading)하기에 앞서, 샘플은 증착기의 환경과 비슷한 불활성 가스로 밀봉된 환경에 놓여지고, n형 게이트 영역상에 존재하는 고유 산화물은, 30초동안 수산화 암모니움 수용액(1:15 내지 1:50의 비율의 NH4OH/H2O2)에서 샘플을 침적하고(immersing), 동일한 불활성 가스로 밀봉된 환경에서 여과 건조된 불활성 가스로 샘플을 블로우-드라잉하여 제거된다. 여과된 불활성 가스에 대한 중요한 요구 조건은 가스에 물이 실질적으로 존재하지 않고, 물의 존재가 배제되거나 물의 존재가 적어도 0.5단층 이하의 두께로 적어도 제한되도록 적어도 게이트 영역의 표면을 블로우-드라잉하는 것이다. 그후 에칭된 샘플을 불활성 가스-밀봉을 손상치 않게 증착기로 이동시키고, 여기서, 게이트 전극 금속은 200 내지 5000Å의 두께로 공지된 방법으로 전자 빔 증착에 의해 퇴적된다. 질소는 불활성 가스-밀봉 환경 및 블로우-드라잉 양자 모두에 대해 양호한 불활성 가스이다. 아르곤, 헬륨, 이산화탄소와 같은 다른 불활성 가스도 상기 목적에 적합하다.
전형적인 절차의 특정 예에서, 게이트 접점에 대한 금속은, 양자 모두 높은 일함수를 갖는, Ni 및 Pt에서 선택된다. 이.에이취. 로데릭(E.H. Rhoderick) 및 알.에이취. 윌리암스(R.H. Williams) Metal-Semiconductor Contacts, Oxford Science Publications, Oxford, 2판 1988, pp. 10-11 및 p.48을 참조. 1500Å두께의 층으로써 상기 산화물-제거 절차로 퇴적된 Ni 또는 Pt 금속화 각각은, a) 공기 환경에서 습식-화학 클리닝(cleaning)이 일어나는 클리닝 절차와 그후 즉시 불활성 가스로 밀봉된 증착기로 샘플을 로딩에 의해 만들어진 1500Å의 Pt 및 Ni금속화와, b)공기에서 습식-화학 에칭을 포함하는 종래의 클리닝 기술을 사용한 넓은 영역(직경 200㎛)의 쇼트키 다이오드상에 퇴적된 TiPtAu 게이트, Ti(250Å)/Pt(500Å)/Au(3000Å), 접점과 비교된다. 종래 클리닝으로 클리인된(cleaned) 샘플상에서 퇴적된 TiPtAu 금속화, Ti(250Å)/Pt(500Å)/Au(3000Å)뿐만 아니라, 질소로 밀봉된 환경에서 클리인된 게이트 영역 샘플상에 퇴적된 2층 PtAu 금속화, Pt(800Å)/Au(3000Å)는 1×30㎛2의 게이트 넓이를 갖는 GaAs MESFETs상에 인가된다. 상기 다른 절차로 제조된 게이트를 갖는 다이오드의 이상치(ideality) n과, 장벽(barrier) 높이인 φB(eV)가 하기 표 1에 공개된다.
쇼트키 장벽 높이 특성은 휴렛 패커드(Hewlett-Packard) 파라미터 분석기로써 평가되고, 열이온 방출이 주 조건 메커니즘이라고 가정하는 표준식에 적합하다. 종래 방법(공기 환경에서 습식 에칭)으로 제조된 Ni 및 Pt 접점은 각각 1.11의 공통 이상적 계수와 0.68 및 0.79eV의 장벽 높이를 도시한다. 상기 경우, 산화물은 분명히 중요한 역할을 한다. N로 밀봉된 환경에서 습식 클리닝 및 블로우-드라잉에 의해 준비된 웨이퍼에 대해, Ni 접점은 0.57eV의 에기치않게 낮은 φ및 1.11의 이상적 계수를 나타내는 반면에, Pt 접점은 1.13의 이상적 계수를 갖는 0.98eV의 장벽 높이를 나타낸다. 비록 상기 접점의 장벽 높이가 쇼트키 모델을 정확하게 따르지는 않지만, 표 1에 도시되듯이, 금속 일함수와 관련되는 것은 분명하다. 종래의 TiPtAu 금속화에 대한 장벽 높이는 1.03의 이상적 계수를 갖는 0.78eV이다. 이것은 통상적인 상기 금속화 설계 및 클리닝 절차이다. 상기 비교는, 불활성 환경에서의 상기 클리닝 기술 및 더 높은 금속 일함수와 더불어, Pt가 GaAs상의 게이트 금속으로 유용하다는 것을 나타낸다.
Pt는 그 자체에 의해 게이트 접점으로 사용될 수 있으나, 금속의 상대적으로 높은 시트(sheet) 저항 때문에, 그것은 금, 티타늄, 알루미늄 등과 같이, 더 낮은 시트 저항을 갖는 다른 금속에 대한 기본 금속으로 사용될 수 있다. 그런 경우 플래티늄은, 예를들어 200 내지 2000Å 두께의 얇은 층에 이어, 시트 저항이 낮은 금속의, 1,000 내지 5000Å두께의 상대적으로 두꺼운 층이 퇴적될 수 있고, 낮은 일함수를 가질 수 있다. 그 결합의 예는 2층 PtAu 금속화이다.
제2도는 종래의 방법에 의해 클리인된 샘플로부터 두 개의 다른 추출(take-off) 각도에서의 XPS(X-ray photoelectron spectroscopy) 스펙트라를 도시한다. 더 낮은 추출 각도(10 )는 더 높은 각도(90 )상에서 30∼40Å 깊이의 약 1/3만의 샘플링이 가능하다. 산화물 피크(peak)는, 산화물이 소수의 단층내만의 표면에서 존재하는 것을 보이는 글랜싱(glancing)(낮은) 각도에서 매우 증가된다. 대조적으로, 질소로 밀봉된 환경의 질소로 블로우-드라잉 및 클리인된 GaAs의 XPS 스펙트라는, 제3 및 4도에 도시되듯이, 본질적으로 산화물이 없는 표면을 나타낸다. 상기 스펙트라는 제2도와는 다른 선(다른 결합(blnding) 에너지)으로부터 취해지고, 고감도의 에칭된 표면의 상부 2 또는 3단층만의 샘플링이다.
제5도는 종래의 TiPtAu(점선)의 MESFETs의 역 바이어스 특성과, 2층 PtAu(실선) 게이트 금속을 갖는 MESFETs의 역 바이어스 특성을 비교한다. 5볼트의 역 바이어스까지, PtAu 금속화를 사용한 소자의 전류는, TiPtAu 게이트 금속의 경우보다 10배 정도 작다. 게이트 전압(Vg)의 함수로서의 양, MESFETs 의 드레인 전류(I)-드레인 소스 전압(I) 특성은 제6 및 제7도에 각각 도시된다. 상기 특성은, Vg=0.8 내지 0.949볼트를 갖는 PtAu 게이트 금속화를 갖는 MESFETs 및 Vg=0.8 내지 0.699볼트를 갖는 TiPtAu를 갖는 MESFETs에 대해, 0.25볼트에서 측정된다. PtAu 게이트를 갖는 소자는 더 양호한 포화상태 동작(제6도)를 갖고, 예를들어, 그 출력 저항은 더 높고 TiPtAu 게이트(제7도의 우측부)를 갖는 소자에서 나타나는 항복현상(breakdown)의 표시가 없다. 순방향 바이어스 게이트 전류는, TiPtAu 게이트를 갖는 MESFET(제9도)에 대한 것보다 PtAu 게이트를 갖는 MESFET(제8도)에 대해 주어진 전압에서 더욱 낮다. PtAu 및 TiPtAu 접점부 양자에 대한 Vg는, 0.25볼트에서 Vg=0.8 내지 0.674볼트로 측정된다. 상기 사실은 PtAu의 높은 장벽 높이와 일치한다. 매우 낮은 누설 전류 및 소자 성능 개선은, 본 발명에 따른 산화물 제거 절차와 상기 절차에 의해 클리인된 GaAs 표면에 직접 접촉하는 Pt 금속화의 이용에 따른 잇점을 갖는다.
Claims (8)
- n형 GaAs 층의 표면상에 쇼트키 장벽 접점을 제조하는 방법에 있어서, 아르곤, 헬륨, 질소 및 이산화탄소중에서 선택된, 불활성 가스로 밀봉된 환경에서 n형 GaAs 층 영역의 표면상에 Pt층을 포함하는 다층 금속구조를 증착하여 상기 접점을 형성하는 단계를 포함하고, 여기서, 상기 Pt층은 상기 n형 GaAs층의 표면에 직접 접촉하여 퇴적(deposition)되며, 상기 표면상의 다층 금속 구조의 증착에 앞서, 게이트 영역의 n형 GaAs 층을 상기 불활성 기체로 밀봉된 환경에 놓고, 게이트 영역의 상기 n형 GaAs 표면을 습식 에칭하고, 상기 습식 에칭된 표면을 불활성 기체로 블로우-드라이하는(blow-dried)것을 특징으로 하는 쇼트키 장벽 접점 제조 방법.
- 제1항에 있어서, 상기 불활성 기체는 질소인 것을 특징으로 하는 쇼트키 장벽 접점 제조 방법.
- 제1항에 있어서, 상기 다층 구조는 상기 Pt층을 덮는(overlying) 다른 금속층을 적어도 하나 포함하고, 상기 다른 금속은 상기 Pt층보다 면적 저항률(sheet resistitivity)이 낮은 것을 특징으로 하는 쇼트키 장벽 접점 제조 방법.
- 제3항에 있어서, 상기 다른 금속은 금, 알루미늄 및 티타늄중에서 선택되는 것을 특징으로 하는 쇼트키 장벽 접점 제조 방법.
- 제4항에 있어서, Pt층의 두께는 200 내지 2000Å이고, 상기 다른 금속층의 두께는 1000내지 5000Å인 것을 특징으로 하는 쇼트키 장벽 접점 제조 방법.
- 제3항에 있어서, 상기 다층 구조는 2층(bileve) PtAu 접점인 것을 특징으로 하는 쇼트키 장벽 접점 제조 방법.
- 제6항에 있어서, Pt층의 두께는 800Å이고 Au층의 두께는 3000Å인 것을 특징으로 하는 쇼트키 장벽 접점 제조 방법.
- 제1항에 있어서, 상기 n형 GaAs층의 상기 영역은 GaAs MESFET 소자의 게이트 영역이고 상기 쇼트키 장벽 접점은 상기 GaAs MESFET 소자의 게이트 접점인 것을 특징으로 하는 쇼트키 장벽 접점 제조 방법.
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