JP2552058B2 - GaAs MESFETデバイスの製造方法 - Google Patents
GaAs MESFETデバイスの製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は高いショットキー障壁の
GaAs MESFETに関する。
GaAs MESFETに関する。
【0002】
【従来の技術】電界効果トランジスタ(FET)は、2
つの端子(ドレインとソース)間に流れる電流は第3の
端子(ゲート)に加えられる電圧により制御される3端
子デバイスである。FETはユニポーラトランジスタ、
すなわち電流は唯1つの多数キャリアに係わるものであ
る。FETの1変形に接合FET(JFET)がある
が、これは制御(ゲート)電圧が逆バイアスpn接合の
ディプレッション幅を変えるものである。
つの端子(ドレインとソース)間に流れる電流は第3の
端子(ゲート)に加えられる電圧により制御される3端
子デバイスである。FETはユニポーラトランジスタ、
すなわち電流は唯1つの多数キャリアに係わるものであ
る。FETの1変形に接合FET(JFET)がある
が、これは制御(ゲート)電圧が逆バイアスpn接合の
ディプレッション幅を変えるものである。
【0003】金属ゲート電極を直接半導体上に置き、逆
バイアスショットキー障壁でpn接合を置換えると、同
様のデバイスとなる。このようなデバイスは金属・半導
体FET(MESFET)と呼ばれる。一般的に、ME
SFETは、半絶縁基板上にエピタキシャル成長された
n型GaAs層上に形成される。これには、基板とn型
層の間に置かれる他の層例えばバッファ層、またはn型
層とオーム性のドレインとソースの電極の間に置かれる
接触層がある場合とない場合があるがいずれでもよい。
バイアスショットキー障壁でpn接合を置換えると、同
様のデバイスとなる。このようなデバイスは金属・半導
体FET(MESFET)と呼ばれる。一般的に、ME
SFETは、半絶縁基板上にエピタキシャル成長された
n型GaAs層上に形成される。これには、基板とn型
層の間に置かれる他の層例えばバッファ層、またはn型
層とオーム性のドレインとソースの電極の間に置かれる
接触層がある場合とない場合があるがいずれでもよい。
【0004】ショットキー障壁ゲートはn型GaAs層
の上面に形成される。ショットキーゲートを逆バイアス
または順バイアスにすることにより、チャネルは所望電
流レベルには空乏または開の状態となる。Siの代わり
にGaAsを用いると、電子移動度が高く、GaAsで
は高温で動作できるようになり、そのためパワーレベル
が高くなる。許容される幾何学的形態は精密なものが可
能となり、MESFETも小型化され、ゲート長さLが
1μm以下のものが通常可能となる。
の上面に形成される。ショットキーゲートを逆バイアス
または順バイアスにすることにより、チャネルは所望電
流レベルには空乏または開の状態となる。Siの代わり
にGaAsを用いると、電子移動度が高く、GaAsで
は高温で動作できるようになり、そのためパワーレベル
が高くなる。許容される幾何学的形態は精密なものが可
能となり、MESFETも小型化され、ゲート長さLが
1μm以下のものが通常可能となる。
【0005】このことは、ドリフト時間および容量を最
小に保たねばならないので、高周波では重要なことであ
る。しかし、GaAs MESFET技術に続いてある
問題の1つに、ゲート電極に用いる金属のショットキー
障壁高さ(φB)が比較的低いという問題がある。n型
GaAs上ではこのφBは基本的に用いる金属に左右さ
れず、一般的にこの値は0.71ないし0.8eVであ
る。このことが、GaAs回路を設計する場合に制約す
る因子となっていることが多い。
小に保たねばならないので、高周波では重要なことであ
る。しかし、GaAs MESFET技術に続いてある
問題の1つに、ゲート電極に用いる金属のショットキー
障壁高さ(φB)が比較的低いという問題がある。n型
GaAs上ではこのφBは基本的に用いる金属に左右さ
れず、一般的にこの値は0.71ないし0.8eVであ
る。このことが、GaAs回路を設計する場合に制約す
る因子となっていることが多い。
【0006】障壁高さの高い電極が使用できれば、ノイ
ズ余裕の良好なディジタル論理回路を製造することがで
きる。ゲート電極に使用する金属の比較的低いショット
キー障壁高さ(φB)が高くなると、好都合となるGa
As MESFETの技術分野がある。さらなる利点と
して、MESFET構成要素のしきい値電圧の均一性に
対する要求条件が緩和される。ショットキー障壁高さを
増加するために多くのいろいろの手段が試みられた。
ズ余裕の良好なディジタル論理回路を製造することがで
きる。ゲート電極に使用する金属の比較的低いショット
キー障壁高さ(φB)が高くなると、好都合となるGa
As MESFETの技術分野がある。さらなる利点と
して、MESFET構成要素のしきい値電圧の均一性に
対する要求条件が緩和される。ショットキー障壁高さを
増加するために多くのいろいろの手段が試みられた。
【0007】例えば、n−GaAs上のゲート電極下に
薄い十分に空乏のp型層を導入するとφBが高くなる。
n型GaAs上にエピタキシャル成長された50Å厚さ
のCまたはZnのデルタドーピングされたp型層(約6
ないし7×1019/cm3 )を用いる場合1.33eV
に達する値が報告された。(エス・ジェー・エグラッシ
ュ(S.J.Eglash)ら、ジャーナル・オブ・ア
プライド・フィジックス(Journal of Ap
plied Physics)、第61巻、11号、1
987年6月1日、5159−5169頁参照。)
薄い十分に空乏のp型層を導入するとφBが高くなる。
n型GaAs上にエピタキシャル成長された50Å厚さ
のCまたはZnのデルタドーピングされたp型層(約6
ないし7×1019/cm3 )を用いる場合1.33eV
に達する値が報告された。(エス・ジェー・エグラッシ
ュ(S.J.Eglash)ら、ジャーナル・オブ・ア
プライド・フィジックス(Journal of Ap
plied Physics)、第61巻、11号、1
987年6月1日、5159−5169頁参照。)
【0008】他の方法として、n型GaAsと金属電極
の間にSiまたは他の材料からなる薄い界面層を堆積す
る方法がある。この方法による1eVの障壁高さが示さ
れた。(ジェイ・アール・ワルドロップ(J.R.Wa
ldrop)およびアール・ダブリュ・グラント(R.
W.Grant)、アプライド・フィジックス・レター
ズ(Appl.Phys.Lett.)第52巻、21
号(1988年5月23日)1794−1796頁参
照。)しかしこれらの方法ではMESFETの製造は複
雑となり、予期せざる不都合な影響を及ぼす。
の間にSiまたは他の材料からなる薄い界面層を堆積す
る方法がある。この方法による1eVの障壁高さが示さ
れた。(ジェイ・アール・ワルドロップ(J.R.Wa
ldrop)およびアール・ダブリュ・グラント(R.
W.Grant)、アプライド・フィジックス・レター
ズ(Appl.Phys.Lett.)第52巻、21
号(1988年5月23日)1794−1796頁参
照。)しかしこれらの方法ではMESFETの製造は複
雑となり、予期せざる不都合な影響を及ぼす。
【0009】GaAs上の合金化オーム性電極の性質を
低下させる厚さ例えば20ないし25Åの程度の、固有
酸化物の薄層が存在しその役目が広く認められた。しか
し、ショットキー接触に及ぼすその影響については注意
が払われなかった。ウードオル(Woodall)の有
効仕事関数では次のことを示している。それは、界面の
フェルミ準位は表面状態により固定されているのではな
くて、むしろ酸素汚染やメタライゼーション中に起こる
金属と半導体の反応に基因する1つ以上の界面相の微細
クラスタの仕事関数に関わるものである。
低下させる厚さ例えば20ないし25Åの程度の、固有
酸化物の薄層が存在しその役目が広く認められた。しか
し、ショットキー接触に及ぼすその影響については注意
が払われなかった。ウードオル(Woodall)の有
効仕事関数では次のことを示している。それは、界面の
フェルミ準位は表面状態により固定されているのではな
くて、むしろ酸素汚染やメタライゼーション中に起こる
金属と半導体の反応に基因する1つ以上の界面相の微細
クラスタの仕事関数に関わるものである。
【0010】(ジェイ・エム・ウードオル(J.M.W
oodall)およびジェイ・エル・フリーオウフ
(J.L.Freeouf)、ジャーナル・オブ・バキ
ューム・サイエンス・テクノロジー(J.Vac.Sc
i.Technol.)、第21巻、2号(1982年
7月/8月)574−576頁参照。)このように、酸
化物の無い界面では、金属電極のショットキー障壁高さ
は金属の仕事関数に左右される。
oodall)およびジェイ・エル・フリーオウフ
(J.L.Freeouf)、ジャーナル・オブ・バキ
ューム・サイエンス・テクノロジー(J.Vac.Sc
i.Technol.)、第21巻、2号(1982年
7月/8月)574−576頁参照。)このように、酸
化物の無い界面では、金属電極のショットキー障壁高さ
は金属の仕事関数に左右される。
【0011】
【発明が解決しようとする課題】以上の酸化物の無い界
面の観点から、本発明は高いショットキー障壁接触を有
するMESFETテバイスを製造しようとするものであ
る。
面の観点から、本発明は高いショットキー障壁接触を有
するMESFETテバイスを製造しようとするものであ
る。
【0012】
【課題を解決するための手段】GaAs上の固有酸化物
を除くために密封不活性ガス環境下でn型GaAsの湿
式化学エッチングを行い、エッチングした表面を不活性
ガスで吹込み乾燥を行い、次に不活性ガス雰囲気でゲー
ト金属としてのPtを電子ビーム蒸着で堆積を行って、
ゲート電極を製造する。この方法により高い障壁高さ
(0.98eV)のPtゲート電極が得られる。
を除くために密封不活性ガス環境下でn型GaAsの湿
式化学エッチングを行い、エッチングした表面を不活性
ガスで吹込み乾燥を行い、次に不活性ガス雰囲気でゲー
ト金属としてのPtを電子ビーム蒸着で堆積を行って、
ゲート電極を製造する。この方法により高い障壁高さ
(0.98eV)のPtゲート電極が得られる。
【0013】MESFETにPtを用いる場合シート抵
抗が比較的高いという重大な欠点がある。これはシート
抵抗が低い金属を有するPtの多層ゲート電極例えばP
tAuの2層体を用いることにより克服することができ
る。Pt電極の使用と共に、ゲート金属の堆積に先立っ
て、密封窒素環境で湿式化学清浄と清浄にした面を不活
性ガスで吹込み風乾を行うと、さらに従来のTiPtA
uゲート処理のデバイスに比べ、ゲート漏洩電流の減少
したMESFETを得ることができる。
抗が比較的高いという重大な欠点がある。これはシート
抵抗が低い金属を有するPtの多層ゲート電極例えばP
tAuの2層体を用いることにより克服することができ
る。Pt電極の使用と共に、ゲート金属の堆積に先立っ
て、密封窒素環境で湿式化学清浄と清浄にした面を不活
性ガスで吹込み風乾を行うと、さらに従来のTiPtA
uゲート処理のデバイスに比べ、ゲート漏洩電流の減少
したMESFETを得ることができる。
【0014】この理由はTiに対しPtの障壁高さがよ
り高いからである。ゲート抵抗を小さくするために、シ
ート抵抗がより低い金属の層を少なくとも1層を有する
Pt層、例えばPtAu2層体を用いるとPtのシート
抵抗が高いという問題を無くすることができる。
り高いからである。ゲート抵抗を小さくするために、シ
ート抵抗がより低い金属の層を少なくとも1層を有する
Pt層、例えばPtAu2層体を用いるとPtのシート
抵抗が高いという問題を無くすることができる。
【0015】
【実施例】図1は、MESFETデバイス1の例を示
す。これには、GaAs基板2、バッファ層3、n型チ
ャネル層4、n型チャネル層4領域上に、n+型接触層
5、ドレインオーム性電極6、ソースオーム性電極7、
およびゲート電極8がある。拡散を含まないのでゲート
長Lを1μm以下と小さくしている。これらのMESF
ETにおいて使用する半絶縁性GaAs基板は水平ブリ
ッジマン法により成長が行われ、Siにより均一にドー
ピングされて、実質キャリア密度は2×1017/cm3
であった。
す。これには、GaAs基板2、バッファ層3、n型チ
ャネル層4、n型チャネル層4領域上に、n+型接触層
5、ドレインオーム性電極6、ソースオーム性電極7、
およびゲート電極8がある。拡散を含まないのでゲート
長Lを1μm以下と小さくしている。これらのMESF
ETにおいて使用する半絶縁性GaAs基板は水平ブリ
ッジマン法により成長が行われ、Siにより均一にドー
ピングされて、実質キャリア密度は2×1017/cm3
であった。
【0016】MESFET構造は、半絶縁体性GaAs
基板上で常圧有機金属気相エピタキシャル成長法(OM
VPE)により成長された。バッファ層3は、厚さ15
00ÅのドーピングされなかったGaAs層であり、チ
ャネル層4は厚さ1500ÅのSiでトーピングされた
(2×1017/cm3)のn型GaAsであった。接触
層5は厚さ1000ÅのSiでドーピングされた(2×
1018/cm3)n+型GaAs層であった。
基板上で常圧有機金属気相エピタキシャル成長法(OM
VPE)により成長された。バッファ層3は、厚さ15
00ÅのドーピングされなかったGaAs層であり、チ
ャネル層4は厚さ1500ÅのSiでトーピングされた
(2×1017/cm3)のn型GaAsであった。接触
層5は厚さ1000ÅのSiでドーピングされた(2×
1018/cm3)n+型GaAs層であった。
【0017】これらの層について他の厚さを用いること
もできる。例えば、バッファ層の厚さは、ゼロないし数
マイクロメートル、チャネル層の厚さは、ドーピングレ
ベルとしきい値電圧に応じて500ないし5000Å、
および接触層の厚さは200ないし3000Åである。
オーム性ドレイン電極6とオーム性ソース電極7の形成
は、それぞれリフト・オフAZレジストによるパターン
形成されたNi/Au−Ge/Mo/Au金属の電子ビ
ーム蒸着により行われ、次に420℃、20秒間の急速
熱アニーリングが行われた。
もできる。例えば、バッファ層の厚さは、ゼロないし数
マイクロメートル、チャネル層の厚さは、ドーピングレ
ベルとしきい値電圧に応じて500ないし5000Å、
および接触層の厚さは200ないし3000Åである。
オーム性ドレイン電極6とオーム性ソース電極7の形成
は、それぞれリフト・オフAZレジストによるパターン
形成されたNi/Au−Ge/Mo/Au金属の電子ビ
ーム蒸着により行われ、次に420℃、20秒間の急速
熱アニーリングが行われた。
【0018】ゲート電極8を次のように限定し形成し
た。それはn+型接触層5の1部をn型GaAs層にま
でエッチング除去を行い、不活性ガス密封の電子ビーム
蒸着装置でn型領域上に金属層を堆積して行った。接触
層のエッチング溶液は、4:1の比率のH2O2/H2O
混合物をNH4OHでpHを約7.2に調整して用い
た。ゲート金属を電子ビーム蒸着でn型GaAsの表面
上に堆積した。
た。それはn+型接触層5の1部をn型GaAs層にま
でエッチング除去を行い、不活性ガス密封の電子ビーム
蒸着装置でn型領域上に金属層を堆積して行った。接触
層のエッチング溶液は、4:1の比率のH2O2/H2O
混合物をNH4OHでpHを約7.2に調整して用い
た。ゲート金属を電子ビーム蒸着でn型GaAsの表面
上に堆積した。
【0019】ウェハを不活性ガス密封蒸着装置に入れる
前に、試料を蒸着装置のそれと同様の不活性ガス密封環
境に置き、次のようにしてn型ゲート領域上にある固有
酸化物を除去した。それは水酸化アンモニウム水溶液
(NH4OH/H2O比率は1:15ないし1:50の範
囲)に30秒間浸漬し、次に同じ不活性ガス密封環境で
濾過乾燥の不活性ガスを用いて試料を吹込み風乾した。
前に、試料を蒸着装置のそれと同様の不活性ガス密封環
境に置き、次のようにしてn型ゲート領域上にある固有
酸化物を除去した。それは水酸化アンモニウム水溶液
(NH4OH/H2O比率は1:15ないし1:50の範
囲)に30秒間浸漬し、次に同じ不活性ガス密封環境で
濾過乾燥の不活性ガスを用いて試料を吹込み風乾した。
【0020】濾過不活性ガスに対する大切な必要条件
は、ガス中に実質上水分の無いことおよび水分の存在が
排除または少なくとも0.5モノレイヤ以下に相当する
厚さに限られるように少なくともゲート領域の表面を吹
込み風乾することである。その後、エッチングされた試
料を不活性ガス密封から離れることなく蒸着装置に移し
た。そこでゲート電極金属を既知のように電子ビーム蒸
着法により厚さ200ないし5000Åに堆積した。
は、ガス中に実質上水分の無いことおよび水分の存在が
排除または少なくとも0.5モノレイヤ以下に相当する
厚さに限られるように少なくともゲート領域の表面を吹
込み風乾することである。その後、エッチングされた試
料を不活性ガス密封から離れることなく蒸着装置に移し
た。そこでゲート電極金属を既知のように電子ビーム蒸
着法により厚さ200ないし5000Åに堆積した。
【0021】不活性ガス密封環境および吹込み風乾のた
めに用いる不活性ガスは、窒素が両方に好ましいもので
ある。その他、アルゴン、ヘリウムおよび二酸化炭素も
この目的に適している。実施例は具体的にはゲート電極
のための金属として両者とも仕事関係が大きいNiとP
tを選択した。(イー・エッチ・ローデリック(E.
H.Rhoderick)およびアール・エイチ・ウィ
リアムズ(R.H.Williams)、“メタル・セ
ミコンダクタ・コンタクツ(Metal−Semico
nductor Contacts)”、オックスフォ
ード・サイエンス・パブリケーションズ(Oxford
Science Publications)、オッ
クスフォード、第2版、1988年、10−11頁およ
び48頁参照。)
めに用いる不活性ガスは、窒素が両方に好ましいもので
ある。その他、アルゴン、ヘリウムおよび二酸化炭素も
この目的に適している。実施例は具体的にはゲート電極
のための金属として両者とも仕事関係が大きいNiとP
tを選択した。(イー・エッチ・ローデリック(E.
H.Rhoderick)およびアール・エイチ・ウィ
リアムズ(R.H.Williams)、“メタル・セ
ミコンダクタ・コンタクツ(Metal−Semico
nductor Contacts)”、オックスフォ
ード・サイエンス・パブリケーションズ(Oxford
Science Publications)、オッ
クスフォード、第2版、1988年、10−11頁およ
び48頁参照。)
【0022】この酸化物除去操作を用いて厚さそれぞれ
1500Åの層に堆積したNiまたはPtのメタライゼ
ーションを次の場合と比較した。それはa)空気環境で
湿式化学清浄が行われる清浄操作を用いた後直ちに試料
を不活性ガス密封蒸着装置に入れて製造した厚さ150
0ÅのPtとNiのメタライゼーション、およびb)空
気中で湿式化学エッチングを含む従来の清浄法を用い大
面積(直径200μm)ショットキーダイオードに堆積
のTi(250Å)/Pt(500Å)/Au(300
0)のTiPtAuゲート電極と比較した。
1500Åの層に堆積したNiまたはPtのメタライゼ
ーションを次の場合と比較した。それはa)空気環境で
湿式化学清浄が行われる清浄操作を用いた後直ちに試料
を不活性ガス密封蒸着装置に入れて製造した厚さ150
0ÅのPtとNiのメタライゼーション、およびb)空
気中で湿式化学エッチングを含む従来の清浄法を用い大
面積(直径200μm)ショットキーダイオードに堆積
のTi(250Å)/Pt(500Å)/Au(300
0)のTiPtAuゲート電極と比較した。
【0023】窒素密封環境で清浄にされたゲート領域試
料上に堆積のPt(800Å)/Au(3000Å)の
2層体PtAuメタライゼーションおよび従来の清浄法
で清浄にした試料上に堆積のTi(250Å)/Pt
(500Å)/Au(3000Å)のTiPtAuメタ
ライゼーションを、ゲート寸法1×30μm2のGaA
s MESFETに用いた。これら各種操作で製造のゲ
ートのダイオードの障壁高さφB(eV)およびアィデ
アリティnを表1に示す。
料上に堆積のPt(800Å)/Au(3000Å)の
2層体PtAuメタライゼーションおよび従来の清浄法
で清浄にした試料上に堆積のTi(250Å)/Pt
(500Å)/Au(3000Å)のTiPtAuメタ
ライゼーションを、ゲート寸法1×30μm2のGaA
s MESFETに用いた。これら各種操作で製造のゲ
ートのダイオードの障壁高さφB(eV)およびアィデ
アリティnを表1に示す。
【表1】
【0024】ショットキー障壁高さ特性はヒューレット
パッカード・パラメタ・アナライザを用いて評価し、熱
イオン放出が主条件機構であることを仮定する標準式に
適合させた。従来法(空気環境で湿式エッチング実施)
を用いて製造のNiとPtの電極は共に同じアィデアリ
ティファクタ1.11と障壁高さ0.68eVと0.7
9eVをそれぞれ示す。これらの場合には、酸化物が重
要な役割を果たすことは明白である。
パッカード・パラメタ・アナライザを用いて評価し、熱
イオン放出が主条件機構であることを仮定する標準式に
適合させた。従来法(空気環境で湿式エッチング実施)
を用いて製造のNiとPtの電極は共に同じアィデアリ
ティファクタ1.11と障壁高さ0.68eVと0.7
9eVをそれぞれ示す。これらの場合には、酸化物が重
要な役割を果たすことは明白である。
【0025】密封N2 環境での湿式清浄法と吹込み風乾
法により調製されたウェハの場合、Ni電極は予想外の
低いφB 0.57eVとアィデアリティファクタ1.1
1を示したが、一方Pt電極は障壁高さ0.98eVで
アィデアリティファクタ1.13を示した。これら電極
の障壁高さはショットキーモデルに厳密に従うものでは
ないが、表1に示すように金属仕事関数に関係すること
は確かである。
法により調製されたウェハの場合、Ni電極は予想外の
低いφB 0.57eVとアィデアリティファクタ1.1
1を示したが、一方Pt電極は障壁高さ0.98eVで
アィデアリティファクタ1.13を示した。これら電極
の障壁高さはショットキーモデルに厳密に従うものでは
ないが、表1に示すように金属仕事関数に関係すること
は確かである。
【0026】従来法のTiPtAuメタライゼーション
の障壁高さは0.78eVで、アィデアリティファクタ
は1.03を有した。これは、このメタライゼーション
構成と清浄操作の場合の代表的なものである。この比較
の結果、不活性環境でのこの清浄法とその金属仕事関数
が高いことから、PtがGaAs上のゲート金属として
有用であることが分る。Ptはそれ自身ゲート電極とし
て使用できるが、金属のシート抵抗が比較的高い理由か
ら、シート抵抗の低い他の金属例えば、金、チタン、ア
ルミニウムなどに対するベース金属として使用できる。
の障壁高さは0.78eVで、アィデアリティファクタ
は1.03を有した。これは、このメタライゼーション
構成と清浄操作の場合の代表的なものである。この比較
の結果、不活性環境でのこの清浄法とその金属仕事関数
が高いことから、PtがGaAs上のゲート金属として
有用であることが分る。Ptはそれ自身ゲート電極とし
て使用できるが、金属のシート抵抗が比較的高い理由か
ら、シート抵抗の低い他の金属例えば、金、チタン、ア
ルミニウムなどに対するベース金属として使用できる。
【0027】このような例としては、白金は200ない
し2000Åの厚さの薄層として堆積し、次にシート抵
抗の低い、仕事関数は低くてもよい、金属の1000な
いし5000Åの比較的厚い層を堆積する。このような
組合せ例に2層体PtAuメタライゼーションがある。
図2は、従来法により清浄にした試料のX線電子分光
(XPS)スペクトルを示すが、試料からの取出し角度
の異なる2種類のものを示す。
し2000Åの厚さの薄層として堆積し、次にシート抵
抗の低い、仕事関数は低くてもよい、金属の1000な
いし5000Åの比較的厚い層を堆積する。このような
組合せ例に2層体PtAuメタライゼーションがある。
図2は、従来法により清浄にした試料のX線電子分光
(XPS)スペクトルを示すが、試料からの取出し角度
の異なる2種類のものを示す。
【0028】取出し角度が低い(10°)と、高角度
(90°)の試験片の深さ30ないし40Åの約1/3
のみをサンプリングすることができる。酸化物ピークが
視射(低)角度で可成り高いのは、表面上数モノレイヤ
内のみの酸化物の存在を示した。これに対し、密封窒素
環境で清浄にし窒素の吹込み風乾したGaAsからのX
PSスペクトルは、図3と図4のように実質的に酸化物
の無い表面であることを示す。
(90°)の試験片の深さ30ないし40Åの約1/3
のみをサンプリングすることができる。酸化物ピークが
視射(低)角度で可成り高いのは、表面上数モノレイヤ
内のみの酸化物の存在を示した。これに対し、密封窒素
環境で清浄にし窒素の吹込み風乾したGaAsからのX
PSスペクトルは、図3と図4のように実質的に酸化物
の無い表面であることを示す。
【0029】これらのスペクトルは、図2のものとは異
なる線(異なる結合エネルギー)から取られたもので、
さらに高感度で、エッチングした表面の上面2または3
モノレイヤのみをサンプリングしている。図5は2層体
PtAu(実線)ゲート金属を有するMESFETの逆
バイアス特性を従来法のTiPtAu(点線)のそれら
を比較したものを示す。逆バイアス5Vまで、PtAu
メタライゼーションを用いる場合、デバイスの電流は、
TiPtAuゲート金属を用いる場合より10のオーダ
で小さい。
なる線(異なる結合エネルギー)から取られたもので、
さらに高感度で、エッチングした表面の上面2または3
モノレイヤのみをサンプリングしている。図5は2層体
PtAu(実線)ゲート金属を有するMESFETの逆
バイアス特性を従来法のTiPtAu(点線)のそれら
を比較したものを示す。逆バイアス5Vまで、PtAu
メタライゼーションを用いる場合、デバイスの電流は、
TiPtAuゲート金属を用いる場合より10のオーダ
で小さい。
【0030】これらMESFETの両者からのドレイン
電流(Id)対ドレインソース電圧(Vds)特性をゲー
ト電圧(Vg)の関数として図6と図7にそれぞれ示
す。これらの特性は0.25Vの段階で、PtAuゲー
トメタライゼーションのMESFETの場合はVg=
0.8ないし−0.949Vの範囲で、TiPtAuメ
タライゼーションのMESFETの場合はVg=0.8
ないし0.699Vの範囲で測定した。PtAuゲート
を有するデバイスの方が飽和挙動(図6)が良好であ
る。
電流(Id)対ドレインソース電圧(Vds)特性をゲー
ト電圧(Vg)の関数として図6と図7にそれぞれ示
す。これらの特性は0.25Vの段階で、PtAuゲー
トメタライゼーションのMESFETの場合はVg=
0.8ないし−0.949Vの範囲で、TiPtAuメ
タライゼーションのMESFETの場合はVg=0.8
ないし0.699Vの範囲で測定した。PtAuゲート
を有するデバイスの方が飽和挙動(図6)が良好であ
る。
【0031】例えば、その出力抵抗は高く、TiPtA
uゲートを有するデバイスの場合(図7の右側部分)に
見られるようなブレークダウンの様子はない。また順バ
イアスゲート電流は、任意の電圧に対しPtAuゲート
を有するMESFETの場合(図8)の方が、TiPt
Auゲートを有するMESFETの場合(図9)より低
い値であった。PtAu電極およびTiPtAu電極の
両方のVgは、Vg=0.8ないし0.674Vの範囲に
ついて、0.25Vの段階で測定した。
uゲートを有するデバイスの場合(図7の右側部分)に
見られるようなブレークダウンの様子はない。また順バ
イアスゲート電流は、任意の電圧に対しPtAuゲート
を有するMESFETの場合(図8)の方が、TiPt
Auゲートを有するMESFETの場合(図9)より低
い値であった。PtAu電極およびTiPtAu電極の
両方のVgは、Vg=0.8ないし0.674Vの範囲に
ついて、0.25Vの段階で測定した。
【0032】これらの事実は、PtAuの方の障壁高さ
がより高いことと矛盾がなく一致する。漏洩電流が著し
く低く、デバイス特性の向上から、本発明による酸化物
除去操作および本方法により清浄にされるGaAs表面
に直接接触するPtメタライゼーションの使用は、極め
て重要な利点を有するものである。
がより高いことと矛盾がなく一致する。漏洩電流が著し
く低く、デバイス特性の向上から、本発明による酸化物
除去操作および本方法により清浄にされるGaAs表面
に直接接触するPtメタライゼーションの使用は、極め
て重要な利点を有するものである。
【0033】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
もので、この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【0034】
【発明の効果】以上述べたごとく、本発明の簡単な方法
により、ショットキー障壁高さの高いゲート電極を与
え、逆電流の低い、逆破壊電圧の高い、ゲート漏洩の小
さいMESFETの提供が可能となる。
により、ショットキー障壁高さの高いゲート電極を与
え、逆電流の低い、逆破壊電圧の高い、ゲート漏洩の小
さいMESFETの提供が可能となる。
【図1】MESFETデバイス例を示す略図である。
【図2】X線電子分光(XPS)スペクトル図で空気雰
囲気で清浄にしたGaAsを用い、2つの異なるXPS
取出し角度のXPSスペクトル(点線は90°の高角度
を、実線は10°の低角度)を示す図である。
囲気で清浄にしたGaAsを用い、2つの異なるXPS
取出し角度のXPSスペクトル(点線は90°の高角度
を、実線は10°の低角度)を示す図である。
【図3】密封窒素環境で清浄にしたGaAsのXPSス
ペクトル図で、実質的に酸化物の無い表面を示す図であ
る。
ペクトル図で、実質的に酸化物の無い表面を示す図であ
る。
【図4】密封窒素環境で清浄にしたGaAsのXPSス
ペクトル図で、実質的に酸化物の無い表面を示す図であ
る。
ペクトル図で、実質的に酸化物の無い表面を示す図であ
る。
【図5】ゲート金属として変更PtAu金属または従来
のTiPtAuのいずれかを用いるGaAs MESF
ETからの逆バイアス電流を示す図である。
のTiPtAuのいずれかを用いるGaAs MESF
ETからの逆バイアス電流を示す図である。
【図6】ゲート金属として変更PtAuを用いるGaA
s MESFETからのID対VDS特性を示す図であ
る。
s MESFETからのID対VDS特性を示す図であ
る。
【図7】ゲート金属として従来のTiPtAuを用いる
GaAs MESFETからのID対VDS特性を示す図
である。
GaAs MESFETからのID対VDS特性を示す図
である。
【図8】PtAuゲート金属の(図6の)GaAs M
ESFETのゲート漏洩電流IGをVDSの関数として示
す図である。
ESFETのゲート漏洩電流IGをVDSの関数として示
す図である。
【図9】TiPtAuゲート金属の(図7の)GaAs
MESFETのゲート漏洩電流IGをVDSの関数とし
て示す図である。
MESFETのゲート漏洩電流IGをVDSの関数とし
て示す図である。
1 MESFETデバイス 2 GaAs基板 3 バッファ層 4 n型チャネル層 5 n+型接触層 6 ドレインオーム性電極 7 ソースオーム性電極 8 ゲート電極
Claims (18)
- 【請求項1】 半導体基板と、該半導体基板上のn型G
aAsチャネル層と、該n型チャネル層上に形成され、
該n型GaAs層とショットキー障壁接触を形成するゲ
ート電極と、該ゲート電極を夾んだ該n型GaAsチャ
ネル層上に形成されたn+ 型GaAs接触層と、該n + 型
GaAs接触層上にそれぞれ形成されたソース、ドレイ
ンオーム性電極とからなるGaAs MESFETデバ
イスの製造方法において、 不活性ガス密封環境下でn型GaAs層のゲート領域表
面を湿式エッチングする工程と、 前記湿式エッチングしたゲート領域表面を不活性ガスで
吹き込み乾燥する工程と、 不活性ガス密封環境下でゲート領域上に金属を蒸着させ
ることによりゲート電極を形成する工程とからなり、上
記各工程を通じて、該半導体基板が不活性ガス密封環境
から離れることがない ことを特徴とするGaAs ME
SFETデバイスの製造方法。 - 【請求項2】 前記不活性ガスは、アルゴン、ヘリウ
ム、窒素および二酸化炭素からなる群から選択されるこ
とを特徴とする請求項1に記載の方法。 - 【請求項3】 前記不活性ガスは窒素であることを特徴
とする請求項1に記載の方法。 - 【請求項4】 前記ゲート電極金属はPtを含有するこ
とを特徴とする請求項1に記載の方法。 - 【請求項5】 前記ゲート電極は、n型GaAsの表面
と直接接触するPt層と、Pt層の上部にあってPtよ
り低いシート抵抗を有する他の金属の少なくとも1つの
層とを有する多層電極であることを特徴とする請求項1
に記載の方法。 - 【請求項6】 前記他の金属は、金、アルミニウムおよ
びチタンからなる群から選択されることを特徴とする請
求項5に記載の方法。 - 【請求項7】 Pt層の厚さは200ないし2000Å
であり、および前記他の層の厚さは1000ないし50
00Åであることを特徴とする請求項6に記載の方法。 - 【請求項8】 前記2層体電極はPtAuであることを
特徴とする請求項5に記載の方法。 - 【請求項9】 Pt層の厚さは800Åであり、および
Au層の厚さは3000Åであることを特徴とする請求
項8に記載の方法。 - 【請求項10】 部分的に製造したデバイスのn型Ga
As層のゲート領域表面を不活性ガス密封環境下で湿式
エッチングする工程と、 前記湿式エッチングしたゲート領域表面を不活性ガスで
吹き込み乾燥する工程と、 不活性ガス密封環境下で前記ゲート領域上に金属を蒸着
させることによりショットキー障壁接触を形成する工程
とからなるn型GaAs層の表面上にショットキー障壁
接触を製造する方法において、 上記各工程を通じて、該半導体基板が不活性ガス密封環
境から離れることがない ことを特徴とするn型GaAs
層の表面上にショットキー障壁接触を製造する方法。 - 【請求項11】 前記不活性ガスは、アルゴン、ヘリウ
ム、窒素および二酸化炭素からなる群から選択されるこ
とを特徴とする請求項10に記載の方法。 - 【請求項12】 前記不活性ガスは窒素であることを特
徴とする請求項10に記載の方法。 - 【請求項13】 前記金属はPtを含有することを特徴
とする請求項10に記載の方法。 - 【請求項14】 前記金属は、n型GaAsの表面と直
接接触するPt層と、Pt層の上部にあってPtより低
いシート抵抗を有する他の金属の少なくとも1つの層と
を有する多層体であることを特徴とする請求項10に記
載の方法。 - 【請求項15】 前記他の金属は、金、アルミニウムお
よびチタンからなる群から選択されることを特徴とする
請求項14に記載の方法。 - 【請求項16】 Pt層の厚さは200ないし2000
Åであり,および前記他の金属層の厚さは1000ない
し5000Åであることを特徴とする請求項15に記載
の方法。 - 【請求項17】 前記2層体金属はPtAuであること
を特徴とする請求項14に記載の方法。 - 【請求項18】 Pt層の厚さは800Åであり、およ
びAu層の厚さは3000Åであることを特徴とする請
求項17に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US710594 | 1991-06-05 | ||
US07/710,594 US5106771A (en) | 1991-06-05 | 1991-06-05 | GaAs MESFETs with enhanced Schottky barrier |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05175244A JPH05175244A (ja) | 1993-07-13 |
JP2552058B2 true JP2552058B2 (ja) | 1996-11-06 |
Family
ID=24854692
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4154246A Expired - Fee Related JP2552058B2 (ja) | 1991-06-05 | 1992-05-22 | GaAs MESFETデバイスの製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5106771A (ja) |
EP (1) | EP0517443B1 (ja) |
JP (1) | JP2552058B2 (ja) |
KR (1) | KR970004839B1 (ja) |
DE (1) | DE69227069T2 (ja) |
TW (1) | TW202521B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69523274D1 (de) * | 1994-12-29 | 2001-11-22 | At & T Corp | Linienbreitenmessung an integrierten Schaltungsstrukturen |
JPH10233382A (ja) * | 1997-02-17 | 1998-09-02 | Hewlett Packard Co <Hp> | 半導体の表面清浄方法 |
KR19980068816A (ko) * | 1997-02-24 | 1998-10-26 | 최진식 | 변속장치 |
JP2001308103A (ja) * | 2000-04-19 | 2001-11-02 | Sharp Corp | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
US6921726B2 (en) * | 2002-03-13 | 2005-07-26 | Lucent Technologies Inc. | Growing smooth semiconductor layers |
JP2004063672A (ja) * | 2002-07-26 | 2004-02-26 | Oki Electric Ind Co Ltd | 有機絶縁膜の形成方法、及び半導体装置の製造方法 |
DE102005059231B4 (de) * | 2005-12-12 | 2011-01-13 | Infineon Technologies Ag | Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
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