JPH01117070A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01117070A JPH01117070A JP27314387A JP27314387A JPH01117070A JP H01117070 A JPH01117070 A JP H01117070A JP 27314387 A JP27314387 A JP 27314387A JP 27314387 A JP27314387 A JP 27314387A JP H01117070 A JPH01117070 A JP H01117070A
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- gaas
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- semiconductor
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１／ｆノイズ低減に好適な、化合物半導体を
能動層として用いた電界効果型の半導体装置に関するも
のである。
能動層として用いた電界効果型の半導体装置に関するも
のである。
砒化ガリウム（Ｇａ、Ａｓ）とアルミニウム・砒化ガリ
ウム（ＡＱ、ＧａＡｓ）とのへテロ接合界面に形成され
る２次元状塩体を、電界効果型トランジスタ（２ＤＥＧ
−ＦＥＴ）、例えば宇佐用、三島：電子情報通信学会論
文誌、Ｃ，Ｖｏｆｌ 、 Ｊ７０−Ｃ。
ウム（ＡＱ、ＧａＡｓ）とのへテロ接合界面に形成され
る２次元状塩体を、電界効果型トランジスタ（２ＤＥＧ
−ＦＥＴ）、例えば宇佐用、三島：電子情報通信学会論
文誌、Ｃ，Ｖｏｆｌ 、 Ｊ７０−Ｃ。
Ｎｏ、 ５ 、 ｐｐ、 ７１６〜７２３ （１９８７
）について検討し、低周波（ＩＨｚ〜ＩＭＨｚ）でのノ
イズ指数を調べたところ、１）ショットキーゲート金属
のショットキー接合に起因する１／ｆノイズ、および２
）ＡＲＧａＡｓ中のＤＸセンター（例えば文献Ｍ、Ｏ。
）について検討し、低周波（ＩＨｚ〜ＩＭＨｚ）でのノ
イズ指数を調べたところ、１）ショットキーゲート金属
のショットキー接合に起因する１／ｆノイズ、および２
）ＡＲＧａＡｓ中のＤＸセンター（例えば文献Ｍ、Ｏ。
Ｗａｔａｎａｂｅ他“Ｄｏｎｅｒ Ｌｅｖｅｌ ｉｎ
５ｉ−ＤｏｐｅｄＡｆｌ ＧａＡｓ Ｇｒｏｗｎ ｂｙ
Ｍ Ｂ Ｅ”：ジャパニーズ・ジャーナル・オブ・ア
プライド・フィジックス、２３ （１９８４）、Ｕ２Ｏ
５） ニ起因する１／ｆノイズがみられた。従来、Ｇａ
Ａｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ （ＭｅｔａｌＳｅｍ１
ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）は、ショットキー接合やＧ
ａ Ａ ｓ結晶欠陥、または深い準位等に起因すると思
われる低周波での雑音発生のため、低周波低雑音電界効
果半導体装置に用いられることがなかった。
５ｉ−ＤｏｐｅｄＡｆｌ ＧａＡｓ Ｇｒｏｗｎ ｂｙ
Ｍ Ｂ Ｅ”：ジャパニーズ・ジャーナル・オブ・ア
プライド・フィジックス、２３ （１９８４）、Ｕ２Ｏ
５） ニ起因する１／ｆノイズがみられた。従来、Ｇａ
Ａｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ （ＭｅｔａｌＳｅｍ１
ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）は、ショットキー接合やＧ
ａ Ａ ｓ結晶欠陥、または深い準位等に起因すると思
われる低周波での雑音発生のため、低周波低雑音電界効
果半導体装置に用いられることがなかった。
従来の化合物半導体電界効果型トランジスタにおける低
周波（１０〜１００ＭＨｚ）雑音の発生原因を調べたと
ころ、つぎに示す６つの原因が主なものであることが判
明した。すなわち雑音は、（１）ｎ型ＡＱｘ Ｇａ１−
ｘＡｓＡｓ中上Ｘセンター１０ｍＶ程度の準位、（２）
ショッ、トキー接合ゲート電極と半導体界面との浅い準
位、（３）ソース（ドレイン）・ゲート間隙部分の表面
空乏層に起因する不準物の準位、（４）イオン注入工程
／アニール工程を経ることによる結晶欠陥、（５）結晶
中の転位（Ｄｉｓｌｏｃａｔｉｏｎ）原子空孔等の点欠
陥、（６）ＧａＡｓ結晶に固有なＥＬ２等の深い準位、
に起因すると考えられる。
周波（１０〜１００ＭＨｚ）雑音の発生原因を調べたと
ころ、つぎに示す６つの原因が主なものであることが判
明した。すなわち雑音は、（１）ｎ型ＡＱｘ Ｇａ１−
ｘＡｓＡｓ中上Ｘセンター１０ｍＶ程度の準位、（２）
ショッ、トキー接合ゲート電極と半導体界面との浅い準
位、（３）ソース（ドレイン）・ゲート間隙部分の表面
空乏層に起因する不準物の準位、（４）イオン注入工程
／アニール工程を経ることによる結晶欠陥、（５）結晶
中の転位（Ｄｉｓｌｏｃａｔｉｏｎ）原子空孔等の点欠
陥、（６）ＧａＡｓ結晶に固有なＥＬ２等の深い準位、
に起因すると考えられる。
本発明は、これら低周波での雑音源を、デバイスプロセ
スや結晶成長の工夫によって取り除くことができる、デ
バイス構造を実現することにより、低周波（１０〜１０
０ＭＨｚ）における雑音特性を改善した半導体装置を得
ることを目的とする。
スや結晶成長の工夫によって取り除くことができる、デ
バイス構造を実現することにより、低周波（１０〜１０
０ＭＨｚ）における雑音特性を改善した半導体装置を得
ることを目的とする。
上記目的は、従来構造の主な雑音源をなくすことにより
達成される。すなわち、イオン注入工程およびそのアニ
ール工程を用いず、しかもＥＬ２等の深い準位が存在し
ない結晶成長技術を用いてＦＥＴを形成する。さらに、
ゲート電極構造にはショットキー接合ゲートを用いず、
また、ｎ型ＡＱ、Ｇａ、−ｘＡｓ （ｘ≧０．２５）の
ようにＤＸセンターを含む半導体層を用いないことであ
る。上記のような低周波雑音源を取り除いたＦＥＴ構造
を案出した。
達成される。すなわち、イオン注入工程およびそのアニ
ール工程を用いず、しかもＥＬ２等の深い準位が存在し
ない結晶成長技術を用いてＦＥＴを形成する。さらに、
ゲート電極構造にはショットキー接合ゲートを用いず、
また、ｎ型ＡＱ、Ｇａ、−ｘＡｓ （ｘ≧０．２５）の
ようにＤＸセンターを含む半導体層を用いないことであ
る。上記のような低周波雑音源を取り除いたＦＥＴ構造
を案出した。
上記のようなデバイス構造上の工夫をすることによって
、それぞれの原因を取り除き低周波における雑音特性を
改善した。すなわち、ｎ型ＡｆｌＸＧａ１−ｘＡｓ中の
ＤＸセンター数１０ｍ Ｖ程度の準位については、ｎ型
ドーピング層におけるＤＸセンターがない領域を使用し
、ショットキー接合ゲート電極を避けてオーミック接触
するゲート電極を用い、ソース（ドレイン）・ゲート間
隙部分にはキャップ層を挿入するなどして、能動層の表
面をなるべく露出させない工夫をし、イオン注入工程／
アニール工程による結晶欠陥を防ぐために、上記工程を
使用しないでエピタキシ技術を用い、また、Ｇ ａ Ａ
ｓ結晶に固有なＥＬ２等の深い準位に対しては、分子
線エピタキシ法あるいはガスソースＭＢＥ法によること
によって、低周波（大略１０〜１００ＭＨｚ）での雑音
を減らすことができた。その結果、従来のＧａＡｓ Ｍ
Ｅ Ｓ Ｆ Ｅ Ｔあるいは２ＤＥＧ−ＦＥＴにおいて
は、１０”Ｈｚの周波数で１０１００ＯｎＪｒ／ｆ肩７
程度の雑音レベルであったものが、１ ｎＪｒｍｓ／
ｆ肩７程度の雑音レベルにまで低減することができた。
、それぞれの原因を取り除き低周波における雑音特性を
改善した。すなわち、ｎ型ＡｆｌＸＧａ１−ｘＡｓ中の
ＤＸセンター数１０ｍ Ｖ程度の準位については、ｎ型
ドーピング層におけるＤＸセンターがない領域を使用し
、ショットキー接合ゲート電極を避けてオーミック接触
するゲート電極を用い、ソース（ドレイン）・ゲート間
隙部分にはキャップ層を挿入するなどして、能動層の表
面をなるべく露出させない工夫をし、イオン注入工程／
アニール工程による結晶欠陥を防ぐために、上記工程を
使用しないでエピタキシ技術を用い、また、Ｇ ａ Ａ
ｓ結晶に固有なＥＬ２等の深い準位に対しては、分子
線エピタキシ法あるいはガスソースＭＢＥ法によること
によって、低周波（大略１０〜１００ＭＨｚ）での雑音
を減らすことができた。その結果、従来のＧａＡｓ Ｍ
Ｅ Ｓ Ｆ Ｅ Ｔあるいは２ＤＥＧ−ＦＥＴにおいて
は、１０”Ｈｚの周波数で１０１００ＯｎＪｒ／ｆ肩７
程度の雑音レベルであったものが、１ ｎＪｒｍｓ／
ｆ肩７程度の雑音レベルにまで低減することができた。
つぎに本発明の実施例を図面とともに説明する。
第１図は本発明による半導体装置の第１実施例を示す図
で、（ａ）は断面図、（ｂ）は上記実施例のゲート部分
におけるエネルギーバンド図、（ｃ）は上記実施例に応
用する超格子バッファ層を示す図、第２図は本発明の第
２実施例を示す図で、（ａ）は断面図、（ｂ）は上記実
施例のゲート部分におけるエネルギーバンド図、（ｃ）
は上記実施例の応用例を示す断面図、（ｄ）は上記応用
例のゲート部分におけるエネルギーバンド図、第３図は
本発明の第３実施例を示す断面図である。
で、（ａ）は断面図、（ｂ）は上記実施例のゲート部分
におけるエネルギーバンド図、（ｃ）は上記実施例に応
用する超格子バッファ層を示す図、第２図は本発明の第
２実施例を示す図で、（ａ）は断面図、（ｂ）は上記実
施例のゲート部分におけるエネルギーバンド図、（ｃ）
は上記実施例の応用例を示す断面図、（ｄ）は上記応用
例のゲート部分におけるエネルギーバンド図、第３図は
本発明の第３実施例を示す断面図である。
第１図に示す第１実施例は、ヘテロ接合ＦＥＴに本発明
を適用した場合を示し、第１図（ａ）において１分子線
エピタキシー法（ＭＢＥ）により半絶縁性Ｇ ａ Ａ
ｓ基板１０上にアンドープＧ ａ Ａ ｓ １１を５０
００人、ＳｉをＩ ＸＩＯ”ａｎ−”含有するｎ型Ｇ
ａ Ａ ｓ１２を２５０人、アンドープＡｆＡ Ｘ Ｇ
ａ１−ＸＡ８ （Ｘは通常０．１〜０．４の範囲で選ぶ
ことが多い）１３を１５０人、ＢｅをＩ Ｘ １０”
ａｍ−３含有するｐ型ＧａＡｓ層１６を４０００人を形
成した。その後、ＣＣＵ ２ Ｆ ａ ／ Ｈｅ混合ガ
スを用いた反応性イオンエツチング（ＲＩＥ）等を用い
てゲート領域の加工を行い、ゲート段差部分の側壁にＳ
ｉｎ、層２３を１０００人程度被着させた。
を適用した場合を示し、第１図（ａ）において１分子線
エピタキシー法（ＭＢＥ）により半絶縁性Ｇ ａ Ａ
ｓ基板１０上にアンドープＧ ａ Ａ ｓ １１を５０
００人、ＳｉをＩ ＸＩＯ”ａｎ−”含有するｎ型Ｇ
ａ Ａ ｓ１２を２５０人、アンドープＡｆＡ Ｘ Ｇ
ａ１−ＸＡ８ （Ｘは通常０．１〜０．４の範囲で選ぶ
ことが多い）１３を１５０人、ＢｅをＩ Ｘ １０”
ａｍ−３含有するｐ型ＧａＡｓ層１６を４０００人を形
成した。その後、ＣＣＵ ２ Ｆ ａ ／ Ｈｅ混合ガ
スを用いた反応性イオンエツチング（ＲＩＥ）等を用い
てゲート領域の加工を行い、ゲート段差部分の側壁にＳ
ｉｎ、層２３を１０００人程度被着させた。
ゲート電極メタル２２としてはＡｕ／Ｍｏ／ＡｕＺｎ／
Ａｕを用いてリフトオフプロセスにより形成した。
Ａｕを用いてリフトオフプロセスにより形成した。
ｐ”ＧａＡｓ１６として、最上部分だけを６Ｘ１０１９
ａｍ３程度のＢｅを含有したｐ”ＧａＡｓ層、あるいは
同程度のドーピングレベルを有するＰ ” ＋Ｉ ｎ
ｘ Ｇ ａ １− ｙＡｓ層を挿入して、Ｍｏ／Ａｕあ
るいはＷ、ＷＳｉ等のゲートメタルを用いて形成しても
よい。
ａｍ３程度のＢｅを含有したｐ”ＧａＡｓ層、あるいは
同程度のドーピングレベルを有するＰ ” ＋Ｉ ｎ
ｘ Ｇ ａ １− ｙＡｓ層を挿入して、Ｍｏ／Ａｕあ
るいはＷ、ＷＳｉ等のゲートメタルを用いて形成しても
よい。
つぎに、有機金属熱分解法（ＭＯＣＶＤ）を用いて、ソ
ース、ドレイン領域に対しｎ”ＧａＡｓ１７を選択成長
し、ＡｕＧｅ／Ｎｉ／Ａｕソース、ドレイン電極２０．
２１を形成した。デバイス形成プロセスでは通常ｎ”Ｇ
ａＡｓ１７を選択成長したのち、ソース、ドレイン金属
２０．２１およびゲート金属２２を形成することが多い
。ｎ”ＧａＡｓ１７はｎ ” Ｉ ｎｘ Ｇ ａｌ−ｘ
Ａｓあるいはｎ”Ｇｅを用いてもよい。ゲート電極２２
下のエネルギーバンド図を第１図（ｂ）に示す。
ース、ドレイン領域に対しｎ”ＧａＡｓ１７を選択成長
し、ＡｕＧｅ／Ｎｉ／Ａｕソース、ドレイン電極２０．
２１を形成した。デバイス形成プロセスでは通常ｎ”Ｇ
ａＡｓ１７を選択成長したのち、ソース、ドレイン金属
２０．２１およびゲート金属２２を形成することが多い
。ｎ”ＧａＡｓ１７はｎ ” Ｉ ｎｘ Ｇ ａｌ−ｘ
Ａｓあるいはｎ”Ｇｅを用いてもよい。ゲート電極２２
下のエネルギーバンド図を第１図（ｂ）に示す。
アンドープＡ Ｑ ｘＧＢニー、Ａｓ１３を用いること
で、通常のｐｎ接合ゲートＦＥＴ （Ｊ−ＦＥＴ）で問
題になるｐｎ接合界面での雑音発生を抑え、ゲート形成
にＧ ａ Ａ ｓ ／ Ａ Ｄ Ｇ ａ Ａ ｓ選択的
エツチング技術を用いることができるので、微細なゲー
ト長を実現できる。また、バッファ層１１を形成する前
に、第１図（ｃ）に示すようにアンドープＧａＡｓ１ｌ
’、アンドープＡＱ 、 Ｇａ１−、Ａｓ１ｌ’を２０
人ずつ周期的に４０層形成した超格子バッファ層を用い
ることにより、基板１０中に存在する転位等の結晶欠陥
がエピタキシー層１１．１２．１３．１６に伝達される
のを防ぐことも可能である。
で、通常のｐｎ接合ゲートＦＥＴ （Ｊ−ＦＥＴ）で問
題になるｐｎ接合界面での雑音発生を抑え、ゲート形成
にＧ ａ Ａ ｓ ／ Ａ Ｄ Ｇ ａ Ａ ｓ選択的
エツチング技術を用いることができるので、微細なゲー
ト長を実現できる。また、バッファ層１１を形成する前
に、第１図（ｃ）に示すようにアンドープＧａＡｓ１ｌ
’、アンドープＡＱ 、 Ｇａ１−、Ａｓ１ｌ’を２０
人ずつ周期的に４０層形成した超格子バッファ層を用い
ることにより、基板１０中に存在する転位等の結晶欠陥
がエピタキシー層１１．１２．１３．１６に伝達される
のを防ぐことも可能である。
上記のように低周波雑音源をなくすことで、従来のＧａ
Ａｓ ＦＥＴ （ＭＥＳＦＥＴあるいは２−ＤＥＧ−Ｆ
ＥＴ）では１０３Ｈｚの周波数で、１００ ｎ Ｊ ｒ
ｍｓ／ ｆ肩７程度の雑音レベルが、１ ｎ Ｊｒｍｓ
／ｖ’ＮＴＴ程度の雑音レベルに低減できた。
Ａｓ ＦＥＴ （ＭＥＳＦＥＴあるいは２−ＤＥＧ−Ｆ
ＥＴ）では１０３Ｈｚの周波数で、１００ ｎ Ｊ ｒ
ｍｓ／ ｆ肩７程度の雑音レベルが、１ ｎ Ｊｒｍｓ
／ｖ’ＮＴＴ程度の雑音レベルに低減できた。
第２図に示す第２実施例では、第２図（ａ）に示すよう
に、ＭＯＣＶＤを用いて半絶縁性Ｇ ａ Ａ ｓ基板１
０上にｐ−ＧａＡｓ１ｌを１μｍ、Ｓｓを５Ｘ１０１７
０−３含むｎ型ＧａＡｓ１２を５００人、アンドープＡ
ＱＸＧａ□、−，Ａｓ （通常では０．１〜０．４の範
囲で選ぶ）１３を２００人、Ｓｅを５Ｘ１０”ａｍ−’
分布するｎ”ＧａＡｓ１４を２０００人を形成したのち
、エツチング工程を経てソース２０、ドレイン２１、ゲ
ート電極２２としてＡｕＧｅ／Ｎｉ／Ａｕをリフトオフ
形成した。上記ゲート電極２２下の対応するエネルギー
バンド図を第２図（ｂ）に示す。このようにＦＥＴ能動
層であるｎ型Ｇ ａ Ａ ｓ層１２とゲート領域１４．
２２との間に、アンドープ層１３を挿入することによっ
て、空乏層内に生じる不純物原子に由来する空間電荷に
基づく雑音を防ぐことができる。アンドープＡＱｘＧａ
□−ＸＡｓ層１３は通常１００人〜２０００人の範囲で
用いている。
に、ＭＯＣＶＤを用いて半絶縁性Ｇ ａ Ａ ｓ基板１
０上にｐ−ＧａＡｓ１ｌを１μｍ、Ｓｓを５Ｘ１０１７
０−３含むｎ型ＧａＡｓ１２を５００人、アンドープＡ
ＱＸＧａ□、−，Ａｓ （通常では０．１〜０．４の範
囲で選ぶ）１３を２００人、Ｓｅを５Ｘ１０”ａｍ−’
分布するｎ”ＧａＡｓ１４を２０００人を形成したのち
、エツチング工程を経てソース２０、ドレイン２１、ゲ
ート電極２２としてＡｕＧｅ／Ｎｉ／Ａｕをリフトオフ
形成した。上記ゲート電極２２下の対応するエネルギー
バンド図を第２図（ｂ）に示す。このようにＦＥＴ能動
層であるｎ型Ｇ ａ Ａ ｓ層１２とゲート領域１４．
２２との間に、アンドープ層１３を挿入することによっ
て、空乏層内に生じる不純物原子に由来する空間電荷に
基づく雑音を防ぐことができる。アンドープＡＱｘＧａ
□−ＸＡｓ層１３は通常１００人〜２０００人の範囲で
用いている。
ＦＥＴ論理振幅を高くするために、ゲート構造として第
２図（ｃ）に示すように、アンドープＡＱ Ｘ Ｇａ、
−ｘＡｓＡｓ層上３上ｉを２ Ｘ １０” ａｎ−’程
度含むｎ”ＧａＡｓ１５を２００人、さらにＢｅを５Ｘ
１０１ｇＧ−３含むｐ”ＧａＡｓ１６を２０００人形成
し、ゲート電極金属２２′ としてＭｏ／Ａｕあるいは
Ａｕ／Ｍｏ／ＡｕＺｎ／Ａｕを用いることができる。対
応するエネルギーバンド図を第２図（ｄ）に示す。応用
口的によっては、アンドープＡｎ Ｘ Ｇａ、−ｙＡｓ
層３およびｎ”ＧａＡｓ１５の各層を除き、ＭＢＥ法で
形成したｐｎ接合ゲゲート−Ｆ Ｅ Ｔでも、十分な雑
音レベルが得られることもある。
２図（ｃ）に示すように、アンドープＡＱ Ｘ Ｇａ、
−ｘＡｓＡｓ層上３上ｉを２ Ｘ １０” ａｎ−’程
度含むｎ”ＧａＡｓ１５を２００人、さらにＢｅを５Ｘ
１０１ｇＧ−３含むｐ”ＧａＡｓ１６を２０００人形成
し、ゲート電極金属２２′ としてＭｏ／Ａｕあるいは
Ａｕ／Ｍｏ／ＡｕＺｎ／Ａｕを用いることができる。対
応するエネルギーバンド図を第２図（ｄ）に示す。応用
口的によっては、アンドープＡｎ Ｘ Ｇａ、−ｙＡｓ
層３およびｎ”ＧａＡｓ１５の各層を除き、ＭＢＥ法で
形成したｐｎ接合ゲゲート−Ｆ Ｅ Ｔでも、十分な雑
音レベルが得られることもある。
２次元電子ガスをＦＥＴの能動層に用いた第３実施例を
第３図に示す。ＭＢＥ法により半絶縁性Ｇ ａ Ａ ｓ
基板１０上に、アンドープＧａＡｓ１ｌを１μｍ、さら
にアンドープＡＱ ｘ Ｇａ１−ｘＡｓ１３ （ｘは通
常０．２〜０．４の範囲で選ぶ）を６０人〜１２０人の
間に形成する。すなわち、アンドープＧａＡｓ１ｌとア
ンドープＡｎ ＸＧａ１−ｘＡｓ１３との間に形成され
る２次元電子ガス（２ＤＥＧ）の電子移動度μは、上記
スペーサ層１３の膜厚に非常に敏感で、高い移動度（８
０００ａ＆／ ｖｓ以上：室温）を実現するには、通常
、上記スペーサ層１３が６０Å以上必要である。
第３図に示す。ＭＢＥ法により半絶縁性Ｇ ａ Ａ ｓ
基板１０上に、アンドープＧａＡｓ１ｌを１μｍ、さら
にアンドープＡＱ ｘ Ｇａ１−ｘＡｓ１３ （ｘは通
常０．２〜０．４の範囲で選ぶ）を６０人〜１２０人の
間に形成する。すなわち、アンドープＧａＡｓ１ｌとア
ンドープＡｎ ＸＧａ１−ｘＡｓ１３との間に形成され
る２次元電子ガス（２ＤＥＧ）の電子移動度μは、上記
スペーサ層１３の膜厚に非常に敏感で、高い移動度（８
０００ａ＆／ ｖｓ以上：室温）を実現するには、通常
、上記スペーサ層１３が６０Å以上必要である。
さらに、ＤＸセンターがないＡＱ組成比Ｚ（通常０．２
３以下）を選んで、ｎ型Ａｆｉ ２Ｇａ１−ｚＡｓ１３
’を２００人、Ｓｉを２Ｘ１０”ａｎ−”含有した状態
でＭＢＥを形成し、さらに、アンドープＡＱ 、 Ｇａ
１−ｘＡ ｓ １３ ’を１００人形成、Ｂｅを５ Ｘ
１０” ａｔｒ−”含有するｐ”ＧａＡｓ１６を２５
００人形成した。その後エツチングを行い、ソース、ド
レイン電極２０．２１をＡｕＧｅ／Ｎｉ／Ａｕを用いて
形成し、ゲートメタル２２′ にはＭｏ／Ａｕあるいは
Ａｕ／Ｍｏ／ＡｕＺｎ／Ａｕを用いて形成した。第１実
施例と同様に、ソース、ドレイン領域はｎ”ＧａＡｓ層
を選択的にＭＯＣＶＤを用いて形成し、ソース、ゲート
抵抗Ｒｓｇを低減することが可能である。
３以下）を選んで、ｎ型Ａｆｉ ２Ｇａ１−ｚＡｓ１３
’を２００人、Ｓｉを２Ｘ１０”ａｎ−”含有した状態
でＭＢＥを形成し、さらに、アンドープＡＱ 、 Ｇａ
１−ｘＡ ｓ １３ ’を１００人形成、Ｂｅを５ Ｘ
１０” ａｔｒ−”含有するｐ”ＧａＡｓ１６を２５
００人形成した。その後エツチングを行い、ソース、ド
レイン電極２０．２１をＡｕＧｅ／Ｎｉ／Ａｕを用いて
形成し、ゲートメタル２２′ にはＭｏ／Ａｕあるいは
Ａｕ／Ｍｏ／ＡｕＺｎ／Ａｕを用いて形成した。第１実
施例と同様に、ソース、ドレイン領域はｎ”ＧａＡｓ層
を選択的にＭＯＣＶＤを用いて形成し、ソース、ゲート
抵抗Ｒｓｇを低減することが可能である。
上記各実施例ではＧ ａ Ａ ｓを材料にした例を説明
したが、他の化合物半導体ＩｎＧａＡｓ、ＩｎＰ等を用
いた場合にも容易に拡張することができる。また、上記
各実施例ではＧａＡｓ基板を用いたが、Ｓｉ基板を用い
てＧａＡｓ ｏｎ Ｓｉの系としてデバイス形成を行っ
てもよい。
したが、他の化合物半導体ＩｎＧａＡｓ、ＩｎＰ等を用
いた場合にも容易に拡張することができる。また、上記
各実施例ではＧａＡｓ基板を用いたが、Ｓｉ基板を用い
てＧａＡｓ ｏｎ Ｓｉの系としてデバイス形成を行っ
てもよい。
上記のように本発明による半導体装置は、半導体層■上
に、該半導体層■よりも電子親和力が小さく不純物濃度
が低い半導体層ＩＩを形成し、上記半導体層ＩＩのゲー
ト領域以外を除去して残った上記半導体層■上に、ｐ型
半導体層ＩＩＩを形成してゲート電極とし、上記半導体
層Ｉを能動層とするソース、ドレイン電極を上記半導体
層Ｉ上に設けたことにより、大略ｌＯ〜１００ＭＨｚの
低周波における雑音源が、はとんど取り除かれている構
成を有するため、従来のＧａＡｓ ＭＥＳＦＥＴ、２−
ＤＥＧ−ＦＥＴに較べ、約１７１０００の雑音特性を実
現することができる。
に、該半導体層■よりも電子親和力が小さく不純物濃度
が低い半導体層ＩＩを形成し、上記半導体層ＩＩのゲー
ト領域以外を除去して残った上記半導体層■上に、ｐ型
半導体層ＩＩＩを形成してゲート電極とし、上記半導体
層Ｉを能動層とするソース、ドレイン電極を上記半導体
層Ｉ上に設けたことにより、大略ｌＯ〜１００ＭＨｚの
低周波における雑音源が、はとんど取り除かれている構
成を有するため、従来のＧａＡｓ ＭＥＳＦＥＴ、２−
ＤＥＧ−ＦＥＴに較べ、約１７１０００の雑音特性を実
現することができる。
第１図は本発明による半導体装置の第１実施例を示す図
で、（ａ）は断面図、（ｂ）は上記実施例のゲート部分
におけるエネルギーバンド図、（ｅ）は上記実施例に応
用する超格子バッファ層を示す図、第２図は本発明の第
２実施例を示す図で、（ａ）は断面図、（ｂ）は上記実
施例のゲート部分におけるエネルギーバンド図、（ｃ）
は上記実施例の応用例を示す断面図、（ｄ）は上記応用
例のゲート部分におけるエネルギーバンド図、第３図は
本発明の第３図実施例を示す断面図である。 １２・・・半導体層Ｉ １３・・・半導体層■１
６・・・ｐ型半導体層 １７・・・ｎ＋層半導体２０
・・・ソース電極 ２１・・・ドレイン電極２２、
２２’・・・ゲート電極（ｐ形半導体層■）代理人弁理
士 中 村 純之助 Φ 一ノ ’−’ （％Ｊ０
−ニー −へ
で、（ａ）は断面図、（ｂ）は上記実施例のゲート部分
におけるエネルギーバンド図、（ｅ）は上記実施例に応
用する超格子バッファ層を示す図、第２図は本発明の第
２実施例を示す図で、（ａ）は断面図、（ｂ）は上記実
施例のゲート部分におけるエネルギーバンド図、（ｃ）
は上記実施例の応用例を示す断面図、（ｄ）は上記応用
例のゲート部分におけるエネルギーバンド図、第３図は
本発明の第３図実施例を示す断面図である。 １２・・・半導体層Ｉ １３・・・半導体層■１
６・・・ｐ型半導体層 １７・・・ｎ＋層半導体２０
・・・ソース電極 ２１・・・ドレイン電極２２、
２２’・・・ゲート電極（ｐ形半導体層■）代理人弁理
士 中 村 純之助 Φ 一ノ ’−’ （％Ｊ０
−ニー −へ
Claims (1)
- 【特許請求の範囲】 １、半導体層Ｉ上に、該半導体層Ｉよりも電子親和力が
小さく不純物濃度が低い半導体層IIを形成し、上記半導
体層IIのゲート領域以外を除去して残った上記半導体層
II上に、ｐ型半導体層IIIを形成してゲート電極とし、
上記半導体層Ｉを能動層とするソース、ドレイン電極を
上記半導体層Ｉ上に設けた半導体装置。 ２、上記能動層は、半導体層Ｉのゲート領域以外のソー
ス、ドレイン領域に、ｎ＾＋層半導体を形成して寄生抵
抗を低減したことを特徴とする特許請求の範囲第１項に
記載した半導体装置。 ３、上記能動層は、２次元電子ガスで形成されているこ
とを特徴とする特許請求の範囲第１項に記載した半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27314387A JPH01117070A (ja) | 1987-10-30 | 1987-10-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27314387A JPH01117070A (ja) | 1987-10-30 | 1987-10-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01117070A true JPH01117070A (ja) | 1989-05-09 |
Family
ID=17523718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27314387A Pending JPH01117070A (ja) | 1987-10-30 | 1987-10-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01117070A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970013526A (ko) * | 1995-08-23 | 1997-03-29 | 원본미기재 | 유지 바브를 가지는 전기용 웨지 커넥터 |
| JPH09172165A (ja) * | 1995-12-20 | 1997-06-30 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
| US6186799B1 (en) | 1999-10-21 | 2001-02-13 | Fci Usa, Inc. | Compression grounding connector for rail and structural steel |
| WO2004010488A1 (ja) * | 2002-07-19 | 2004-01-29 | Sony Corporation | 半導体装置 |
-
1987
- 1987-10-30 JP JP27314387A patent/JPH01117070A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970013526A (ko) * | 1995-08-23 | 1997-03-29 | 원본미기재 | 유지 바브를 가지는 전기용 웨지 커넥터 |
| JPH09172165A (ja) * | 1995-12-20 | 1997-06-30 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
| US6186799B1 (en) | 1999-10-21 | 2001-02-13 | Fci Usa, Inc. | Compression grounding connector for rail and structural steel |
| WO2004010488A1 (ja) * | 2002-07-19 | 2004-01-29 | Sony Corporation | 半導体装置 |
| GB2406970A (en) * | 2002-07-19 | 2005-04-13 | Sony Corp | Semiconductor device |
| GB2406970B (en) * | 2002-07-19 | 2005-12-07 | Sony Corp | Semiconductor device |
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