KR101452064B1 - 도펀트 층을 갖는 ⅲ-ⅴ 화합물 반도체 디바이스 및 이의 제조 방법 - Google Patents

도펀트 층을 갖는 ⅲ-ⅴ 화합물 반도체 디바이스 및 이의 제조 방법 Download PDF

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Abstract

반도체 디바이스는, 반도체 기판; 반도체 기판 위의 적어도 하나의 Ⅲ-Ⅴ 반도체 화합물의 채널 층; 채널 층의 제1 부분 위의 게이트 전극; 채널 층의 제2 부분 위의 소스 영역 및 드레인 영역; 및 채널 층의 제2 부분에 접촉하는 적어도 하나의 도펀트를 포함하는 도펀트 층을 포함한다.

Description

도펀트 층을 갖는 Ⅲ-Ⅴ 화합물 반도체 디바이스 및 이의 제조 방법{Ⅲ-Ⅴ COMPOUND SEMICONDUCTOR DEVICE HAVING DOPANT LAYER AND METHOD OF MAKING THE SAME}
본 개시는 Ⅲ-Ⅴ 화합물 반도체 디바이스, 및 이의 제조 방법에 관한 것이다.
상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 디바이스가 미래 기술을 위해 더 작은 크기로 스케일링됨에 따라, 진보된 성능 요건을 충족시킬 새로운 재료 및 개념이 필요하다.
CMOS 기술은 N 타입 금속 산화물 반도체(NMOS; N-type metal oxide semiconductor) 및 P 타입 금속 산화물 반도체(PMOS; P-type metal oxide semiconductor)를 포함한다. 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide-semiconductor field-effect transistor)는 전자 신호를 증폭 또는 스위칭하는데 사용되는 트랜지스터이다. NMOS 및 PMOS와 다양한 기타 디바이스에서의 고성능의 한 양상은 디바이스 스위칭 주파수이다. 디바이스가 높은 주파수에서 동작하기 위해서는, NMOS 및 PMOS 트랜지스터의 채널과 금속 상호접속 구조 사이의 낮은 접촉 저항을 포함하여 낮은 저항을 가질 필요가 있다. 접촉은 관련된 트랜지스터의 게이트 전극에 이루어지며, 뿐만 아니라 소스 및 드레인 영역에도 이루어진다.
Ⅲ-Ⅴ 화합물 반도체는 그의 높은 모빌리티 및 낮은 캐리어 유효 질량 때문에 미래의 CMOS 디바이스에 대한 잠재적인 채널 재료이다. 하나의 과제는 Ⅲ-Ⅴ 반도체 CMOS 기술에서 관련 트랜지스터의 성능을 최대화하도록 소스/드레인(S/D; source/drain) 연장부(extension)에서의 저항을 감소시키는 것이다.
반도체 디바이스는, 반도체 기판; 반도체 기판 위의 적어도 하나의 Ⅲ-Ⅴ 반도체 화합물의 채널 층; 채널 층의 제1 부분 위의 게이트 전극; 채널 층의 제2 부분 위의 소스 영역 및 드레인 영역; 및 채널 층의 제2 부분에 접촉하는 적어도 하나의 도펀트를 포함하는 도펀트 층을 포함한다.
본 발명에 따라 도펀트 층을 갖는 Ⅲ-Ⅴ 화합물 반도체 디바이스 및 이의 제조 방법을 제공할 수 있다.
본 개시는 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 일반적인 실시에 따라, 도면의 다양한 특징들은 반드시 축척대로 도시된 것은 아님을 강조한다. 반면에, 다양한 특징들의 치수는 명확하게 하기 위해 임의적으로 확장되거나 축소되어진다. 명세서 및 도면 전반에 걸쳐 유사한 번호는 유사한 특징부를 나타낸다.
도 1a는 본 개시에 따른 예시적인 Ⅲ-Ⅴ 반도체 MOSFET 디바이스의 단면도를 예시한다.
도 1b는 MOSFET 디바이스 저항의 컴포넌트를 보여주는, 도 1a의 확대된 상세도이다 .
도 2는 하나의 실시예에 따라 소스/드레인(S/D) 영역의 리세스가 없는 예시적인 CMOS 디바이스의 단면도를 예시한다.
도 3은 하나의 실시예에 따라 소스/드레인(S/D) 영역의 리세스를 갖는 예시적인 CMOS 디바이스의 단면도를 예시한다.
도 4는 하나의 실시예에 따라 소스/드레인(S/D) 영역의 에피텍셜 성장이 없는 예시적인 CMOS 디바이스의 단면도를 예시한다.
도 5a 내지 도 5c는 소스/드레인(S/D) 영역의 리세스가 없는 예시적인 CMOS 디바이스를 제조하는 방법을 예시한 흐름도이다.
도 6a 내지 도 6c는 소스/드레인(S/D) 영역의 리세스를 갖는 예시적인 CMOS 디바이스를 제조하는 방법을 예시한 흐름도이다.
도 7a 및 도 7b는 하나의 실시예에 따라 소스/드레인(S/D) 영역의 에피텍셜 성장 없이 예시적인 CMOS 디바이스를 제조하는 방법을 예시한 흐름도이다.
도 8a 및 도 8b는 하나의 실시예에 따라 에칭을 통해 채널 층에 리세스 형성하는 방법을 예시한다.
도 9a 내지 도 9c는 하나의 실시예에 따라 단층 도핑의 방법을 통해 도펀트 층을 형성하는 단계를 예시한 개략도이다.
도 10a 및 도 10b는 하나의 실시예에 따라 소스 및 드레인(S/D) 영역의 선택적 에피텍셜 성장의 방법을 예시한다 .
도 11a 및 도 11b는 하나의 실시예에 따라 금속 층의 코팅에 이어 높은 온도에서의 어닐링을 포함하는, 금속성 금속 반도체 화합물 재료를 형성하는 방법의 단계를 예시한다.
예시적인 실시예의 이 설명은 전체 기록된 명세서의 일부인 것으로 간주되어야 하는 첨부 도면과 함께 읽혀지고자 한다. 설명에서, "하단", "상단", "수평", "수직", "위에", "아래에", "위로", "아래로", "상부", 및 "하단"과 이들의 파생어(예를 들어 "수평으로", "아랫쪽으로", "윗쪽으로" 등)는 설명되는 도면에 도시된 또는 기재된 배향을 지칭하는 것으로 해석되어야 한다. 이들 관련 용어들은 설명의 편의를 위한 것이며, 장치가 특정 배향으로 구성되거나 작동될 것을 요하는 것은 아니다. "접속" 및 "상호접속"과 같은 부착, 연결 등에 관한 용어는 달리 명시적으로 기재하지 않는 한, 구조들이 서로 직접 또는 중간 구조를 통해 간접적으로 고정되거나 부착되는 관계 뿐만 아니라, 이동식 또는 견고한 부착 또는 관계 전부를 지칭한다.
Ⅲ-Ⅴ 화합물 반도체는 그의 높은 전자 모빌리티 때문에 미래의 CMOS 디바이스에 대한 잠재적인 채널 재료이다. 일부 Ⅲ-Ⅴ 반도체 CMOS 디바이스에서, 미도핑(undoped) 소스/드레인(S/D) 영역이 사용된다. 2개의 과제는 소스/드레인 연장부에서의 저항을 감소시키는 것과 소스/드레인 접촉 저항을 감소시키는 것을 포함한다.
S/D 연장부 영역에서의 외부(external)/외적(extrinsic) 저항을 감소시키기 위한 Ⅲ-Ⅴ 화합물 반도체 디바이스 및 이의 제조 방법이 제공된다. 반도체 디바이스는, 반도체 기판; 반도체 기판 위의 채널을 포함하는 적어도 하나의 Ⅲ-Ⅴ 반도체 화합물의 활성 층; 채널 층의 제1 부분 위의 게이트 스택 영역; 채널 층의 표면의 위치 위로 연장하는 일부 실시예에서의 채널 층의 제2 부분에서의 게이트 영역의 양측의 소스 영역 및 드레인 영역; 및 소스 및 드레인 영역과 채널 층 사이의 적어도 하나의 도펀트를 포함하는 도펀트 층을 포함한다.
실시예에서, 채널 층의 적어도 하나의 부분에 접촉하는 적어도 하나의 도펀트를 포함하는 도펀트 층은 PMOS 또는 NMOS 디바이스에서 낮은 외부 저항을 제공한다. 일부 실시예에서, PMOS 또는 NMOS 디바이스에서의 S/D 영역은 낮은 저항을 갖는 금속 Ⅲ-Ⅴ 반도체 3원계(ternary), 4원계(quaternary) 또는 5원계(quinary) 화합물을 포함한다. 일부 실시예에서, 금속 Ⅲ-Ⅴ 반도체 화합물은 반도체 재료에 접촉할 때 열역학적으로 안정적이다.
일부 실시예에서, 이러한 반도체 디바이스를 형성하는 방법은,
반도체 기판 위에 적어도 하나의 Ⅲ-Ⅴ 반도체 화합물의 채널 층을 제공하는 단계;
채널 층의 제1 부분 위에 게이트 전극을 형성하는 단계;
채널 층에 접촉하는 적어도 하나의 도펀트를 포함하는 도펀트 층을 제공하는 단계; 및
채널 층의 제2 부분 위에 소스 영역 및 드레인 영역을 형성하는 단계
를 포함한다.
일부 실시예에서, 도펀트 층을 제공하는 단계는 채널 층의 일부분 위에 그리고 소스 또는 드레인(S/D) 영역 아래에 별도의 도펀트 층을 형성하는 것을 포함한다. 도펀트 층은 아래에 상세하게 기재되는 대로 단층 도핑 공정, 인시추(in-situ) 도핑 공정, 주입 공정 또는 이들의 임의의 조합으로 구성된 그룹으로부터 선택된 공정을 통해 형성된다.
일부 실시예에서, 도펀트는 먼저 S/D 영역의 채널 안으로 도입된다. 그 다음, 금속이 채널 위에 또는 S/D 영역에 도입되며, 열 어닐링이 이어진다. 금속은 S/D 영역의 Ⅲ-Ⅴ 반도체 재료와 반응하여 S/D 영역에 금속 Ⅲ-Ⅴ 반도체 화합물을 형성한다. 도펀트는 금속 Ⅲ-Ⅴ 반도체 화합물에 낮은 고용도(solid solubility)를 갖는다. 열 어닐링 후에, 도펀트 층이 채널과 S/D 영역 사이에 형성된다. 일부 실시예에서는, 국부적인 고농도 도핑된 채널 층이 금속 Ⅲ-Ⅴ 반도체 화합물을 갖는 S/D 영역의 주변부에 있다. 일부 실시예에서, 도펀트는 계면에서 채널 안으로 확산한다.
도 1a 및 도 1b는 하나의 실시예에 따른 예시적인 Ⅲ-Ⅴ 반도체 MOSFET 디바이스의 단면도를 예시한다 . 디바이스는 NMOS 또는 PMOS 디바이스이다. 도 1b는 소스/드레인 영역의 확대도이다.
도 1a에 도시된 바와 같이, 트랜지스터 구조(100)는 기판(102) 위에 형성되며, 일부 실시예에서 기판(102)은 실리콘 또는 실리콘 게르마늄, 또는 임의의 기타 적합한 반도체 재료와 같은 반도체 기판이다. 통상의 CMOS 집적 회로(IC; integrated circuit)에서와 같이, 트랜지스터는 기판(102) 위에 쉘로우 트렌치 아이솔레이션(shallow trench isolation) 영역 또는 필드 산화물 아이솔레이션 영역(104)을 포함한다. 트렌치 영역(104)은 산화물 또는 기타 적합한 절연 재료로 제조된다.
버퍼 층(106)이 기판(102) 위에 배치된다. 버퍼 층(106)은 하나의 실시예에서 Ⅲ-Ⅴ 화합물 반도체이지만, 다른 실시예에서 다른 적합한 버퍼 층이 사용될 수 있다. 일부 실시예에서, Ⅲ-Ⅴ 반도체 화합물의 버퍼 층은 원소 주기율표에서 ⅢA족(B, Al, Ga, In, Tl)으로부터의 재료 및 ⅤA족(N, P, As, Sb, Bi)으로부터의 재료를 포함하는 재료의 조합으로 제조된다. 버퍼 층(106)에 대한 재료의 예는 GaAs, InP, InAs, 및 기타 Ⅲ-Ⅴ 재료를 포함하고, 2원계 화합물 반도체에 한정되지 않는다.
아이솔레이터(isolator) 층(108)이 버퍼 층(106) 위에 배치된다. 일부 실시예에서, 아이솔레이터 층(108)은 상기 기재된 바와 같이 Ⅲ-Ⅴ 화합물 반도체 재료이다. 다양한 적합한 아이솔레이터 재료는 CdTeSe, ZnSeTe, MgSeTe, InAlAs 및 AlAsSb를 포함하지만 이에 한정되지 않으며, 이들은 다양한 실시예에서 아이솔레이터 층(108)으로서 사용된다. 일부 실시예에서, 아이솔레이터 층(108)은 채널 재료(110)보다 더 큰 반도체 밴드갭을 갖는다. 다른 실시예에서, 아이솔레이터 층(108)은 매립 유전체 재료이다. 일부 기타 실시예에서, 아이솔레이터 층(108) 및 버퍼 층(106)은 채널 층(110)의 에피텍셜 성장의 고품질을 위해 격자 정합을 갖는다.
채널 층(110)은 아이솔레이터 층(108) 위에 배치된다. 채널 층(110)과 아이솔레이터 층(108)은 "활성 층"으로 지칭된다 . 일부 실시예에서, 채널 층(110)은 Ⅲ-Ⅴ 반도체 화합물 또는 기타 적합한 재료이다. 이는 적어도 2원계 재료이고, 다양한 실시예에서 3원계 재료일 수 있다. 일부 기타 실시예에서, 채널 층(110)은 아이솔레이터 층(108) 및 버퍼 층(106)의 격자 구조에 정합되는 격자 구조를 공유하지만, 이들은 상이한 에너지 밴드 갭을 갖는다. 일부 실시예에서, 채널 층(110)의 재료 유형은 격자 구조를 결정하고, 이러한 격자 구조에 기초하여 아이솔레이터 층(108) 및 버퍼 층(106)의 재료가 선택된다. 예를 들어, 하나의 실시예에서, 채널 층(110)은 InAs이며, 아이솔레이터 층(108)은 AlAsSb이고 버퍼 층(106)은 InAs이다.
일부 실시예에 따르면, NMOS에 대한 채널 층(110)은 InxGa(1-x)As이며 x>0.7이지만, 다른 실시예에서 다른 적합한 2원계 또는 3원계 NMOS 채널 재료가 사용될 수 있다. NMOS에 대한 채널 층(110)이 InxGa(1-x)As이며 x=1.0인 일부 실시예에 따르면, NMOS 채널 재료(108)는 InAs이다.
일부 실시예에 따르면, PMOS에 대한 채널 층(110)은 일부 실시예에서 InyGa(1-y)Sb이며 0<y<1이지만, 다른 실시예에서 다양한 기타 적합한 2원계 또는 3원계 재료가 사용될 수 있다. 일부 실시예에서, PMOS에 대한 채널 층(110)은 InSb 또는 GaSb이다.
CMOS 트랜지스터 게이트 스택 구조(120)가 채널 층(110)의 제1 부분 위에 배치된다. 게이트 스택 구조(120)는 채널 재료(110) 위에 형성된 게이트 전극 및 절연 게이트 유전체 층을 포함하며, 게이트 영역을 정의한다. 게이트 유전체 층은 하이 k(high-k) 유전체 재료이지만, 다른 실시예에서 다른 적합한 유전체 재료가 사용될 수 있다. 게이트 전극은 폴리실리콘, 티타늄 질화물, 또는 기타 적합한 반도체 또는 금속 재료와 같은 다양한 적합한 게이트 재료로 형성된다.
간결하게 하기 위해, "게이트 전극"은 또한 본 개시에서 게이트 스택 구조(120)를 포함하는 것으로 사용된다. "게이트 스택"은 또한 게이트 전극 및 게이트 유전체 층을 포함하는 구조를 지칭하는데 사용된다. 일부 도면에서는, "게이트 스택"의 상세한 구조가 도시되지 않는다.
스페이서(118)가 게이트 스택(120)의 측벽을 따라 배치된다. 일부 실시예에서, 스페이서는 사용되지 않는다. 스페이서(118)는 산화물, 질화물, 산질화물, 이들의 조합 및 기타 적합한 절연 재료로 형성될 수 있다.
소스/드레인 영역(114)이 채널 층의 제2 부분 위에 배치된다. 일부 실시예에서, 소스/드레인 영역(114)은 Ⅲ-Ⅴ 반도체 화합물 또는 이들의 유도체로 제조된다. 일부 실시예에서, 소스/드레인 영역(114)에 대한 재료는 NiInP, NiInAs, 및 NiInSb와 같이 Ⅲ-Ⅴ 반도체 화합물의 니켈라이드(nickelide) 화합물과 같은 금속성 3원계 화합물이다. 이러한 것들은 단지 예일 뿐이며, 다른 실시예에서, 기타 적합한 3원계 니켈라이드 재료 또는 기타 적합한 금속 반도체 3원계, 4원계 또는 5원계 재료가 소스/드레인 영역(114)에 사용될 수 있다. 소스/드레인 영역(114)에 대한 재료는 상기 기재된 바와 같이 낮은 저항 재료이며, 약 40 내지 200 Ω/sq 범위의 저항을 포함할 수 있다. Ⅲ-Ⅴ 반도체 재료와 금속 또는 금속들의 3원계(또는 기타 조합) 화합물을 만드는 방법 및 조성이 동일한 발명자 이름의 미국 출원 제13/414,437호에 개시되어 있다.
금속 컨택 구조(116)가 소스/드레인 영역(114)에 연결되며, 다양한 실시예에서 텅스텐, 구리, 알루미늄 또는 이들의 합금 또는 다양한 기타 금속과 같은 적합한 낮은 저항 전도성 금속이 금속 컨택 구조(116)로서 사용된다.
일부 실시예에서, 반도체 디바이스(100)는 또한 채널 층(110)의 제2 부분에 접촉하는 적어도 하나의 도펀트를 포함하는 별도의 도펀트 층(112)을 포함한다. 하나의 실시예에서, 도펀트 층(112)은 채널 층(110)의 제2 부분에 직접 접촉한다. 도펀트 층(112)은 일부 실시예에서 채널 층(110)의 제2 부분과 소스/드레인 영역(114) 사이에 있지만, 다른 적합한 구성 및 구조가 적합하다. 일부 실시예에서, 도펀트 층(112)은 채널 층과 소스/드레인의 계면에 형성된다. 일부 기타 실시예에서, 도펀트 층(112)은 부분적으로 채널 층 안으로 연장한다.
일부 실시예에서, 반도체 디바이스(100)는 NMOS 트랜지스터이고, 채널 층(110)은 InxGa(1-x)As이며 X>0.7이다 . 일부 실시예에서, 도펀트 층(112)에서의 도펀트는 황과 실리콘 또는 S/D 금속 반도체 화합물에서 제한된 고용도를 보이는 임의의 기타 적합한 재료로 구성된 그룹으로부터 선택된다. 일부 실시예에서, 반도체 디바이스(100)는 PMOS 트랜지스터이고, 채널 층(110)은 InyGa(1-y)As이며 0<y<1이다. 일부 실시예에서, 도펀트는 베릴륨, 게르마늄, 주석, 탄소, 또는 S/D 금속 반도체 화합물에서 제한된 고용도를 보이는 임의의 기타 적합한 재료이다.
도펀트 층은 단층 도핑 공정, 인시추 도핑 공정, 주입 공정 및 이들의 임의의 조합으로 구성된 그룹으로부터 선택된 공정을 통해 형성된다. 도펀트 층을 형성하는 이들 공정은 도 5a 내지 도 5c에 도시된 관계 단계에서 이하 상세하게 기재된다.
소스/드레인 연장부의 저항(Rextension)은 도펀트 층(112)의 도입으로 감소된다. 일부 실시예에서, Rextension은 도펀트 층(112)과, Ⅲ-Ⅴ 반도체 화합물의 니켈라이드와 같은 금속 반도체 화합물을 포함하는 소스/드레인(S/D) 영역(114)의 조합으로 더 감소된다. 디바이스(110)의 총 저항의 감소는 다음 식에서 설명될 수 있다:
Rtotal = Rchannel + 2*(RS /D + Rextension + Rc ,1 + Rc ,2)
여기에서, Rtotal은 디바이스(110)의 총 저항이다.
RS /D는 소스/드레인 영역(114)의 저항이다.
Rchannel은 채널 층(110)의 저항이다.
Rextension은 스페이서 아래 영역의 저항이다.
Rc ,1은 금속 컨택 구조(116)와 소스/드레인 영역(114) 사이의 접촉 저항이다.
Rc ,2는 소스/드레인 영역(114)과 채널 층(110) 사이의 접촉 저항이다.
일부 실시예에서, 도펀트 층(112)은 채널 층(110)을 도핑함으로써 또는 높은 전도성 중간 층을 제공함으로써 더 높은 전도성을 제공하며, 소스/드레인(114)과 채널 층(110) 사이의 저항(Rc ,2)을 감소시킨다. 일부 기타 실시예에서, Ⅲ-Ⅴ 반도체 화합물의 니켈라이드와 같은 금속 반도체 화합물을 포함하는 소스/드레인(S/D) 영역(114)은 RS /D 및 접촉 저항 Rc ,1 및 Rc ,2를 더 감소시킨다. 일부 실시예에서, 도펀트 층(112)과 금속성 3원계 화합물을 포함하는 소스/드레인(S/D) 영역(114)은 둘 다 Rextension을 감소시킨다.
도 1a 및 도 1b에서 디바이스(100) 및 각각의 부분의 형상 및 치수는 단지 설명을 위한 목적으로 이루어진다. 예를 들어, 소스/드레인 영역(114)은 도 1a 및 도 1b에 도시된 바와 같이 일부 실시예에서 리세스 형성된다(recessed). 일부 실시예에서, 소스/드레인 영역(114)은 리세스 형성되지 않는다. "리세스 형성된" 소스/드레인 영역에서, 소스 영역 또는 드레인 영역 또는 둘 다의 일부가 스페이서의 바닥 높이 아래에 있도록 채널 층(110)은 소스/드레인 영역(114)의 형성 전에 에칭된다. 일부 실시예에서, 소스/드레인 영역(114)의 재성장이 선택적 에피텍셜 성장 기술을 통해 수행된다. 일부 기타 실시예에서, 소스/드레인 영역(114)은 에피텍셜 성장 기술을 사용하지 않고서 리세스 형성 후에 배치된다.
도 2는 하나의 실시예에 따라 소스/드레인(S/D) 영역의 리세스 없는 예시적인 CMOS 디바이스(200)의 단면도를 예시한다. 도 2에서, 유사한 항목은 유사한 참조 번호로 표시되며, 간결하게 하기 위해 도 1a 및 도 1b에 관련하여 상기에 제공된 구조의 설명은 반복되지 않는다.
도 2에서의 예시적인 디바이스는 소스/드레인 영역(114-1)에 리세스 형성되지 않은 점을 제외하고는 도 1a 및 도 1b와 유사하다.
도 3은 하나의 실시예에 따라 소스/드레인(S/D) 영역의 리세스를 갖는 예시적인 CMOS 디바이스의 단면도를 예시한다.
도 3의 디바이스는 도 1a의 디바이스와 유사하다. 도 1a는 본 개시에서 디바이스의 단면도이다. 소스/드레인 영역은 일부 실시예에서 리세스 형성되고, 일부 기타 실시예에서 리세스 형성되지 않는다. 도 3에 예시된 일부 실시예에서, 소스/드레인 영역(114-2)은 소스 영역 또는 드레인 영역 또는 둘 다의 일부가 스페이서의 바닥 높이 아래에 있도록 리세스 형성된다.
도 4는 하나의 실시예에 따라 소스/드레인(S/D) 영역의 에피텍셜 성장 또는 리세스 없는 예시적인 CMOS 디바이스(400)의 단면도를 예시한다.
일부 실시예에서, 반도체 디바이스(400)는 NMOS 트랜지스터이다. 채널 층(110)은 InxGa(1-x)As이며 x>0.7이다. 일부 실시예에서, 도펀트 층(112)의 도펀트는 황과 실리콘으로 구성된 그룹으로부터 선택된다. Ⅲ-Ⅴ 반도체 화합물의 니켈라이드와 같은 금속 반도체 화합물을 포함하는 소스/드레인(S/D) 영역(114-2)의 예는 NiInAs, NiInP, 및 NiInSb를 포함하지만, 이에 한정되지 않는다. 하나의 실시예에서, 도펀트는 단층 도핑 기술을 통해 도입된다. 니켈 또는 기타 적합한 금속이 소스/드레인 영역 위로 증착되고, 그 다음 금속성 화합물을 형성하도록 완전히 반응된다.
앞에 기재된 실시예에 따라, 채널 층의 제2 부분에 접촉하는 적어도 하나의 도펀트를 포함하는 국부적으로 도핑된 채널 영역 또는 도펀트 층을 포함하는 Ⅲ-Ⅴ 화합물 반도체 디바이스는 기재된 구조의 상이한 조합에 기초하여 제조될 수 있다. 예를 들어, 디바이스는 PMOS 또는 NMOS 디바이스일 수 있다. 소스/드레인(S/D) 영역은 리세스 형성되거나 리세스 형성되지 않을 수 있다. S/D 영역이 리세스 형성될 경우, 추가의 반도체 재료가 S/D 영역에 추가될 수 있다. 일부 실시예에서, 아래에 기재된 바와 같이, 구조의 변형들은 도펀트 층 및 소스/드레인 영역을 형성하는 상이한 공정 단계들과 더 결합된다.
도 5a 내지 도 5c, 도 6a 내지 도 6c, 및 도 7a 및 도 7b는 개시된 디바이스를 형성하는데 사용되는 특정 공정 단계 및 이들의 조합을 예시하기 위한 흐름도이다. 기판 위의 트렌치, 버퍼 층, 아이솔레이터 층, 채널 층, 유전체 층을 포함한 게이트 전극, 스페이서 및 금속 컨택 구조를 형성하는 단계들은 관련 도면에 도시되지 않는다.
도 8a 및 도 8b, 도 9a 내지 도 9c, 도 10a 및 도 10b, 및 도 11a 및 도 11b는, 소스/드레인 영역에 리세스 형성하는 단계; 단층 도핑을 통해 도펀트 층을 형성하는 단계; 선택적 에피텍셜 성장을 통해 소스/드레인 영역을 재성장시키는 단계; 금속 반도체 S/D 영역의 주변에 도펀트 층(또는 도핑된 영역)을 형성하는 것을 포함하여 소스/드레인 영역에 Ⅲ-Ⅴ 반도체 화합물의 금속성 3원계 상을 형성하는 단계를 포함하는, 주요 공정 단계들의 일부를 예시하고자 하는 개략 단면도들이다. 도 8a 내지 도 11b에 대응하는 도 5a 내지 도 5c, 도 6a 내지 도 6c, 및 도 7a 및 도 7b는 개별적으로 아래에 기재된다.
본 개시의 일부 실시예에서, 도펀트 층(112)은 단층 도핑 공정, 인시추 도핑 공정, 이온 주입 공정 및 이들의 임의의 조합으로 구성된 그룹으로부터 선택된 공정을 통해 S/D 영역 안으로 도펀트를 도입함으로써 형성된다. 일부 실시예에 따르면, 금속성 3원계 재료가 소스/드레인 영역(114) 위에 금속 층을 코팅하는 것을 포함한 방법을 통해 형성되며, 높은 온도에서의 어닐링이 이어진다. 이 공정을 통해, 도펀트가 S/D 영역(114)의 주변에서 채널(110)로 S/D 영역 밖으로 몰아내진다. 대안으로서, 도펀트 층(112)은 S/D 영역(114)과 채널(110) 사이에 형성된다. 일부 실시예에서, 소스/드레인 영역(114)은 에칭 단계를 통해 리세스 형성된다. 일부 실시예에서, 리세스 형성된 소스/드레인 영역은 선택적 에피텍셜 성장 기술을 통해 재성장된다. 다음에 기재된 바와 같이, 개시된 반도체 디바이스를 형성하도록 다양한 기술의 이들 단계들의 다양한 조합이 결합된다.
도 5a 내지 도 5c는 높은(raised) S/D 재료의, 예를 들어 선택적 에피텍셜 성장에 의한 증착으로 소스/드레인(S/D) 영역의 리세스 형성 없이 예시적인 CMOS 디바이스를 제조하는 방법을 예시한 흐름도이다. 단계 502에서, 적어도 하나의 도펀트가 단층 도핑(MLD; monolayer doping)의 기술을 통해 S/D 영역으로 도입된다. MLD 공정에서, Ⅲ-Ⅴ 반도체 표면은 액체, 고체 또는 기체 형태의 전구체를 사용하여 도펀트로 코팅된다. 코팅은 디핑 코팅, 스프레잉 코팅, 스핀 코팅, 또는 ALD(atomic layer deposition) 또는 플라즈마 기반 기술, 또는 임의의 기타 적합한 코팅 방법을 통해 달성될 수 있다. 전구체에 의한 도포 후에, 도펀트는 두께가 나노미터 레벨로 또는 단층으로 코팅된다. 그 다음, 코팅된 표면은 유전체 재료로 캐핑되며(capped), 높은 온도에서의 어닐링이 이어진다. 도펀트는 Ⅲ-Ⅴ 화합물 표면 안으로 확산한다. 이들 실시예에서, 이러한 도펀트는 단계 505 및 508에서 형성된 금속성 금속 반도체 화합물에서 고용도가 낮거나 또는 아예 갖지 않는다. 단계 502에서, 일부 실시예에서, 도펀트 전구체가 채널(110)의 표면 위에 코팅된다.
단계 502에서, 일부 실시예에서, MLD 기술은 도 9a 내지 도 9c에 예시되어 있는 적어도 2개의 단계를 포함한다. 도 9a는 도 5a의 단계 502의 시작에서의 제조 공정에 있어서 디바이스 구조를 도시한다. 도 1a에 기재된 바와 유사하게, 이 단계에서의 디바이스는 기판(102) 위에 채널 층(110)을 포함한다 . 채널 층(110) 위의 게이트 스택은 도 9a에 상세하게 예시되어 있다. 게이트 스택 또는 "게이트 전극"은 게이트 유전체 층(200), 게이트 전극(202), 및 또다른 층 게이트 전극(204)을 포함한다. 이들 3 부분(200, 202 및 204)의 게이트 스택은 도 1a에서 게이트 스택(120)을 구성한다. 일부 실시예에서, 채널은 단층 도핑 전에 S/D 영역에서 리세스 형성되지 않는다.
일부 실시예에서, 도 5a의 단계 502의 제1 부분단계에서, 도펀트 층(206)이 채널 층(110) 위에 채널 층(110)과 직접 접촉하여 배치된다. 단계 502의 제1 부분단계의 완료시의 디바이스가 도 9b에 예시되어 있다. 도 5a의 단계 502의 제2 단계에서, 코팅된 표면은 유전체 재료(208)로 캐핑된다. 단계 502의 제2 부분단계의 완료시의 디바이스가 도 9c에 예시되어 있다. 높은 온도에서 어닐링된 후에, 도 1a에 예시된 바와 같은 별도의 도펀트 층(112)이 형성된다.
일부 실시예에서, 이 MLD 기술은 하나, 둘 또는 다수의 단계를 포함한다.
예를 들어, 일부 실시예에서, 단층 황 도펀트가 다음과 같이 Ⅲ-Ⅴ 반도체 화합물 표면 상에 형성될 수 있다: 도펀트 전구체로서 MLD 반응 용액은 35 ℃에서 물에 20 wt%의 (NH4)2S 및 약 1.3 wt%의 황을 포함한다. InGaAs 표면이 HF 용액 그 다음에 이소프로판올을 사용함으로써 완전히 세정된다. 그 다음, InGaAs 표면이 15분 동안 MLD 반응 용액 안에 침지되고, 탈이온수에 린스되며, 그에 따라 S/D 영역에서의 채널 표면은 황의 얇은 층으로 커버되고, 그 다음 SiN과 같은 유전체로 캐핑되어 RTA(rapid thermal anneal)을 통해 열 어닐링될 수 있다. 일부 실시예에서, 어닐링은 고온에서, 예를 들어 700 ℃에서 30 초 동안 수행된다. 그 다음 유전체 캐핑 층이 제거될 수 있다. 이 도핑 방법은 NMOS 접합을 도핑하기 위해 Barnett 등에 의해 기재된 바 있다. 2010 Workshop on Junction Technology, 2010 IEEE, 978-4244-5869-1을 참조한다.
도 5a로 돌아가면, 단계 504에서, S/D 영역은 선택적 에피텍셜 성장 기술을 사용하여 성장된다. 일부 실시예에서, 이 단계는 Ⅲ-Ⅴ 반도체 화합물에 대하여 사용되는 표준 절차를 따른다. 도 10a 및 도 10b는 하나의 실시예에 따른 소스/드레인(S/D) 영역(212)의 선택적 에피텍셜 성장의 방법을 개략적으로 예시한다. 에피텍셜 성장을 통한 S/D 영역은 일부 실시예에 따라 약 5-200 nm의 두께를 포함하고 하나의 실시예에서 InAs이다. 다른 실시예에서, S/D 영역은 InGaAs, InP, InSb 또는 기타 적합한 반도체 재료로 형성된다.
일부 실시예에서, 소스/드레인 영역의 Ⅲ-Ⅴ 반도체의 선택적 에피텍셜 성장 동안, 도펀트는 에피텍셜 공정의 일부로서 성장된 층에 선택적으로 도입된다.
단계 506에서, 금속층은 Ⅲ-Ⅴ 반도체 화합물을 포함하는 S/D 영역 상에 증착된다.
단계 508에서, 단계 506으로부터의 금속 층 코팅된 구조가 높은 온도에서 어닐링되어 Ⅲ-Ⅴ 반도체 화합물의 금속성 금속 반도체 화합물 재료를 형성한다. 도 11a 및 도 11b는 하나의 실시예에 따라 금속 층(214)의 코팅에 이어 높은 온도에서의 어닐링을 포함하는, S/D 영역(114)에 금속성 3원계, 4원계 또는 5원계 재료를 형성하는 방법의 단계들을 예시한다.
도 11a 및 도 5a(및 도 5b 및 도 5c, 도 6a 내지 도 6c, 및 도 7a 및 도 7b)의 단계 506에서, 금속 재료는 일부 실시예에서 니켈이고 일부 기타 실시예에서 임의의 기타 적합한 금속이다. 스퍼터링, 증발 또는 기타 증착(예를 들어, 화학적 기상 증착(CVD))과 같은 다양한 종래의 증착 방법이 니켈 층과 같은 금속 층(214)을 형성하는데 사용될 수 있다. 다양한 두께가 사용될 수 있다. 일부 실시예에서, 니켈과 같은 금속 층(214)은 약 5 nm 내지 약 200 nm 범위의 두께를 포함할 수 있다. 일부 실시예에 따르면, 금속 층(214)은 S/D 영역의 전부와 반응할만큼 충분한 두께를 포함하도록 형성될 것이다.
도 11b 및 도 5a(및 도 5b 및 도 5c, 도 6a 내지 도 6c, 및 도 7a 및 도 7b)의 단계 508에서, Ⅲ-Ⅴ 반도체 재료의 니켈라이드와 같은 금속-반도체 화합물이 고온에서의 어닐링을 통해 형성된다. 열 어닐링은 3원계, 4원계 또는 5원계 니켈라이드 재료를 형성하도록 반응을 일으킨다 . 어닐링 동작은 1단계 동작 또는 다수 단계 동작일 수 있다. 하나의 실시예에 따르면, 2단계 어닐링 공정이 사용되는데, 제1 단계는 니켈 금속의 아래 반도체 재료 안으로의 확산을 일으키는 저온 단계이다. 제1 어닐링 단계 후에, 반응되지 않은 니켈을 제거하도록 선택적 에칭 동작이 선택적으로 사용될 수 있다. 2단계 어닐링 동작의 제2 어닐링 동작은 보다 높은 온도에서 수행되며, 일부 실시예에서 상기 기재된 바와 같이 낮은 저항을 포함하는 열역학적으로 안정적인 3원계 재료를 형성한다. 하나의 실시예에서, 어닐링 동작의 제1 단계는 275-325℃의 온도 범위 내에서 수행될 수 있고, 2단계 어닐링 동작의 제2 단계는 325-450℃ 범위의 온도를 포함할 수 있다.
여기에 기재된 일부 실시예에서의 열 어닐링 기술은 또한 소스/드레인(S/D) 영역에서 도펀트 분리(segregation)를 일으키는 추가의 이점을 제공하며, S/D 영역(114)의 주변에서의 도펀트 층(112)의 형성을 끌어낸다. 일부 실시예에서, 도펀트 층(112)은 도펀트의 분리된 영역이 아니라, 대신 도펀트로 도핑되어 있는 채널 재료(110)의 영역일 수 있다. 도펀트 층(또는 채널 층의 도핑된 영역)(112)은 채널 층(110) 위이다. 일부 실시예에서, 도펀트 층(112)은 채널 층(110)에 직접 접촉한다.
열 어닐링 동안의 이러한 도펀트 분리 효과는 또한 "스노우 플로우(snow plow) 효과"라 불린다. 상기 기재된 일부 실시예에서, Ⅲ-Ⅴ 반도체에서의 "스노우 플로우 효과" 또는 도펀트 분리 기술이 얻어진다. 일부 실시예에서, 도펀트 분리 기술은 니켈라이드와 채널 재료 사이의 저항을 감소시키고 낮은 저항의 연장부 영역을 달성하기 위해 니켈라이드/Ⅲ-Ⅴ 반도체 계면 근방에 도펀트 리치(dopant rich) 층을 형성하도록 제공된다. 예에서, 도펀트 분리는 도펀트를 함유하는 Ⅲ-Ⅴ 반도체 화합물 상에 니켈 코팅 후 열 어닐링을 통해 달성되며, 금속성 3원계, 4원계, 또는 5원계 니켈라이드 재료가 또한 형성된다.
금속성 금속-반도체 3원계, 4원계, 또는 5원계 재료의 예는 니켈라이드를 포함하지만 이에 한정되는 것은 아니다. 일부 실시예에서, 3원계 니켈라이드의 예는 NiInP, NiInAs, 및 NiInSb를 포함한다.
도 5b는 일부 실시예에서 상기 기재된 바와 같은 디바이스를 형성하는 방법을 예시하며, 적어도 하나의 도펀트가 S/D 영역의 성장 동안 도입된다. 이러한 방법에서, 공정 단계는 단계 504를 제외하고는 도 5a에 예시된 바와 유사하다. 도 5b의 단계 504에서, 도펀트는 Ⅲ-Ⅴ 반도체 화합물의 선택적 에피텍셜 성장을 통해 소스/드레인 영역을 성장시키는 단계에서 동시에 도입된다. 이 도핑 공정은 인시추(in-situ) 도핑 기술이라 불린다.
이들 실시예에서, 이러한 도펀트는 단계 506 및 508 후에 형성된 금속성 3원계, 4원계, 또는 5원계 상에서 고용도가 거의 없거나 아예 없다. 도펀트 농도는 에피텍셜 S/D에서 불균일할 수 있다. 예를 들어, 일부 실시예에서, 더 높은 농도의 도펀트가 표면보다 채널에 더 가깝다. 도펀트는 단계 504의 에피텍셜 성장 공정 및 단계 508의 열 어닐링에 의해 채널 층에 가까이 또는 채널 층 안으로 완전히 또는 부분적으로 몰아가질 수 있다.
도 5c는 일부 기타 실시예에서 디바이스를 형성하는 방법을 예시하며, 적어도 하나의 도펀트가 이온 주입 공정을 통해 S/D 영역 안으로 도입된다. 이온 주입의 단계 510은 단계 504에서의 S/D 영역의 성장 후에 그리고 단계 506 및 508에서의 금속 코팅 및 열 어닐링 전에 수행된다. Ⅲ-Ⅴ 반도체 화합물에 적합한 이온 주입 공정이 사용될 수 있다. 통상의 이온 주입 빔 에너지는 빔 플루언스 1E14-1E16 cm2를 갖는 20-100 KeV일 것이다.
도 6a 내지 도 6c는 소스/드레인(S/D) 영역의 리세스를 갖는 예시적인 CMOS 디바이스를 제조하는 방법을 예시하는 흐름도이다.
도 6a 내지 도 6c에서의 방법은, 채널 층에 리세스 형성하는 공정, 단계 610이 각 방법에 추가된 것을 제외하고는, 각각 도 5a 내지 도 5c의 방법과 유사하다. 도 8a 및 도 8b는 하나의 실시예에 따라 에칭을 통해 채널 층(110)에 리세스 형성하는 이러한 방법을 개략적으로 예시한다. 유전체 층(200), 게이트 전극(202) 및 또다른 게이트 층(204)을 포함하는 게이트 스택 구조가 채널 층(110)의 제1 부분 위에 배치된다. 스페이서가 게이트 스택 구조의 측벽을 따라 배치된다. 일부 실시예에서, "리세스 형성" 공정은 도 8a 및 도 8b에 예시된 바와 같은 적어도 하나의 단계를 포함한다. 단계 610 전에, 제조 공정에서의 디바이스는 도 8a에 도시된 바와 같다.
단계 610에서, 채널 층(110)의 제2 부분은 소스/드레인 영역의 일부가 스페이서(118)의 바닥 높이 아래에 있도록 표준 공정 기술을 사용하여 에칭된다. 채널(110)에 리세스 형성하는 이 단계의 완료시의 구성이 도 8b에 도시된 바와 같다.
도 7a 및 도 7b는 일부 실시예에 따라 소스/드레인(S/D) 영역의 에피텍셜 성장 없이 예시적인 CMOS 디바이스를 제조하는 방법을 예시한 흐름도이다. 이들 실시예에서, 리세스 형성 단계는 없고 선택적 에피텍셜 성장을 통항 S/D 영역의 재성장도 없다. Ⅲ-Ⅴ 반도체 화합물을 포함하는 S/D 영역이 채널 층(110) 위에 배치된다. 적어도 하나의 도펀트가 단층 도핑(단계 502) 또는 이온 주입(단계 510)의 기술을 통해 S/D 영역 안으로 도입된다. NMOS에 대한 채널 층은 InxGa(1-x)As이며 x>0.7이지만, 다른 실시예에서 기타 적합한 2원계 또는 3원계 NMOS 채널 재료가 사용될 수 있다. NMOS에 대한 채널 층이 InxGa(1-x)As이고 x=1.0인 실시예에 따르면, NMOS 채널 재료는 InAs이다. 하나의 실시예에서, 단계 506에서의 금속은 니켈이다. 단계 508에서의 3원계 재료는 NiInAs이다. 도펀트 층은 채널 층을 향해 몰아가지며, 그리하여 이는 상기 기재한 스노우 플로우 효과를 통해 채널 층에 가깝거나 직접 접촉하게 될 것이다.
다양한 실시예에서, Ⅲ-Ⅴ 화합물 반도체 디바이스 및 이의 제조 방법은 외부/외적 저항 및 S/D 연장 영역에서의 저항을 감소시키도록 제공된다.
일부 실시예에서, 반도체 디바이스는 반도체 기판; 반도체 기판 위의 적어도 하나의 Ⅲ-Ⅴ 반도체 화합물의 채널 층; 채널 층의 제1 부분 위의 게이트 전극; 채널 층의 제2 부분 위의 소스 영역 및 드레인 영역; 및 채널 층의 제2 부분에 접촉하는 적어도 하나의 도펀트를 포함하는 도펀트 층을 포함한다.
일부 실시예에서, 채널 층의 적어도 하나의 부분에 직접 접촉하는 적어도 하나의 도펀트를 포함하는 도펀트 층은 PMOS 또는 NMOS 디바이스에서 낮은 접촉 저항을 제공한다. 일부 실시예에서, PMOS 또는 NMOS 디바이스에서의 S/D 영역은 낮은 저항을 갖는 금속 Ⅲ-Ⅴ 반도체 3원계 재료를 포함하며, 이는 반도체 재료에 접촉할 때 열역학적으로 안정적이다. 일부 실시예에서, 금속성 3원계 재료는 Ⅲ-Ⅴ 반도체 화합물의 니켈라이드이다.
일부 실시예에서, 반도체 디바이스는 게이트 전극의 측벽을 따라 배치되는 스페이서를 포함한다. 일부 실시예에서, 도펀트 층의 일부는 스페이서 아래에 있다. 일부 기타 실시예에서, 채널 층 또는 소스/드레인 영역은 S/D 영역의 일부가 스페이서의 바닥 높이 아래에 있도록 리세스 형성된다.
일부 실시예에서, 개시된 반도체 디바이스는 NMOS 트랜지스터이고, 채널 층은 InxGa(1-x)As이며, x>0.7이다. 도펀트는 황과 실리콘으로 구성된 그룹으로부터 선택된다.
일부 기타 실시예에서, 반도체 디바이스는 PMOS 트랜지스터이고, 채널 층은 InyGa(1-y)As이며, 0<y<1이다. 도펀트는 탄소 또는 기타 적합한 재료이다.
일부 실시예에서, 이러한 반도체 디바이스를 형성하는 방법은, 반도체 기판 위에 적어도 하나의 Ⅲ-Ⅴ 반도체 화합물의 채널 층을 제공하는 단계; 채널 층의 제1 부분 위에 게이트 전극을 형성하는 단계; 채널 층에 접촉하는 적어도 하나의 도펀트를 포함하는 도펀트 층을 제공하는 단계; 및 채널 층의 제2 부분 위에 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
일부 실시예에서, 도펀트 층을 제공하는 단계는 채널 층 위에 그리고 소스 또는 드레인(S/D) 영역 아래에 도펀트 층을 형성하는 단계를 포함한다. 도펀트 층은 본 개시에 기재된 바와 같이 단층 도핑 공정, 인시추 도핑 공정 및 이온 주입 공정으로 구성된 그룹으로부터 선택된 공정을 통해 형성된다. 단층 도핑 공정 또는 이온 주입 공정에서, 적어도 하나의 도펀트가 S/D 영역 안으로 도입될 수 있다. 인시추 도핑 공정에서, 적어도 하나의 도펀트가 S/D 영역을 형성하는 단계 동안 도입된다.
일부 실시예에서, 개시된 반도체를 형성하는 방법은 소스 영역 및 드레인 영역에서 Ⅲ-Ⅴ 반도체 화합물을 이용해 금속성 3원계 재료를 형성하는 단계를 더 포함한다. 금속성 3원계 재료를 형성하는 단계는 소스 영역 및 드레인 영역에서의 Ⅲ-Ⅴ 반도체 화합물 상에 금속 층을 증착하는 단계에 이어 높은 온도에서 어닐링하는 단계를 포함한다. 일부 실시예에서, 금속은 니켈이며, 이는 Ⅲ-Ⅴ 반도체 화합물의 3원계 니켈라이드를 형성한다.
일부 실시예에서, 개시된 방법은 게이트 전극의 측벽을 따라 스페이서를 배치하는 단계를 포함한다. 일부 실시예에서, 방법은 채널 층에 접촉하는 적어도 하나의 도펀트를 포함하는 도펀트 층을 제공하기 전에 채널 층에 리세스 형성하는 단계를 더 포함한다.
일부 기타 실시예에서, 개시된 방법은 채널 층의 제2 부분 위에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하며, 스페이서의 바닥 높이 아래에 소스 영역 및 드레인 영역의 일부를 배치하는 것을 포함한다.
일부 기타 실시예에서, 도펀트는 상기 기재된 바와 같이 도펀트 분리 효과 또는 "스노우 플로우 효과"를 통해 도펀트 리치 층을 형성하도록 채널 층을 향해 몰아가진다. 도펀트 리치 층은 채널 층에 가깝거나 직접 접촉한다.
일부 실시예에서, S/D 영역은 선택적 에피텍셜 성장 기술을 통해 성장 또는 재성장된다. 일부 기타 실시예에서, S/D 영역은 선택적 에피텍셜 성장 기술을 사용하지 않고 성장된다.
일부 실시예에서, NMOS 반도체 디바이스를 형성하는 방법이 제공되며, S/D 영역의 선택적 에피텍셜 성장은 사용되지 않는다.
예시적인 실시예에 대하여 내용이 기재되었지만, 이에 한정되지 않는다. 오히려, 첨부된 청구항은 당해 기술 분야에서의 숙련자에 의해 행해질 수 있는 기타 변형 및 실시예를 포함하도록 넓은 범위로 해석되어야 한다.
100: 트랜지스터 구조 102: 기판
104: 트렌치 영역 106: 버퍼 층
108: 아이솔레이터(isolator) 층 110: 채널 층
112: 도펀트 층 114: 소스/드레인 영역
116: 금속 컨택 구조 118: 스페이서
120: 게이트 스택 구조

Claims (10)

  1. 반도체 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 적어도 하나의 Ⅲ-Ⅴ 반도체 화합물의 채널 층;
    상기 채널 층의 제1 부분 위의 게이트 전극;
    상기 채널 층의 제2 부분 위의 소스 영역 및 드레인 영역; 및
    상기 채널 층의 제2 부분에 접촉하는 적어도 하나의 도펀트를 포함하는 도펀트 층을 포함하는 반도체 디바이스.
  2. 청구항 1에 있어서, 상기 도펀트 층은 상기 채널 층 위에 그리고 상기 소스 또는 드레인(S/D) 영역 아래에 있는 것인 반도체 디바이스.
  3. 청구항 2에 있어서, 상기 소스 영역 및 드레인 영역은 금속 3원계 재료를 포함하는 것인 반도체 디바이스.
  4. 청구항 2에 있어서, 상기 게이트 전극의 측벽을 따라 배치되는 스페이서를 더 포함하는 반도체 디바이스.
  5. 청구항 2에 있어서, 상기 디바이스는 NMOS 트랜지스터이고, 상기 채널 층은 InxGa(1-x)As이며 x>0.7인 것인 반도체 디바이스.
  6. 청구항 2에 있어서, 상기 디바이스는 PMOS 트랜지스터이고, 상기 채널 층은 InyGa(1-y)As이며 0<y<1인 것인 반도체 디바이스.
  7. 반도체 디바이스를 형성하는 방법에 있어서,
    반도체 기판 위에 적어도 하나의 Ⅲ-Ⅴ 반도체 화합물의 채널 층을 제공하는 단계;
    상기 채널 층의 제1 부분 위에 게이트 전극을 형성하는 단계;
    상기 채널 층에 접촉하는 적어도 하나의 도펀트를 포함하는 도펀트 층을 제공하는 단계; 및
    상기 채널 층의 제2 부분 위에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 반도체 디바이스의 형성 방법.
  8. 청구항 7에 있어서, 상기 도펀트 층을 제공하는 단계는 상기 채널 층 위에 그리고 상기 소스 또는 드레인(S/D) 영역 아래에 도펀트 층을 형성하는 단계를 포함하는 것인 반도체 디바이스의 형성 방법.
  9. 청구항 8에 있어서, 상기 소스 영역 및 드레인 영역 내에 Ⅲ-Ⅴ 반도체 화합물로 금속 3원계 재료를 형성하는 단계를 더 포함하는 반도체 디바이스의 형성 방법.
  10. NMOS 반도체 디바이스를 형성하는 방법에 있어서,
    반도체 기판 위에 적어도 하나의 Ⅲ-Ⅴ 반도체 화합물의 채널 층을 제공하는 단계;
    상기 채널 층의 제1 부분 위에 게이트 전극을 형성하는 단계;
    상기 채널 층의 제2 부분 위에 소스 영역 및 드레인 영역을 형성하는 단계;
    단층 도핑 또는 이온 주입의 공정을 통해 상기 소스 영역 및 드레인 영역을 도핑함으로써 상기 채널 층에 접촉하는 적어도 하나의 도펀트를 포함하는 도펀트 층을 제공하는 단계; 및
    상기 소스 영역 및 드레인 영역에 Ⅲ-Ⅴ 반도체 화합물로 금속 3원계 재료를 형성하는 단계를 포함하고,
    상기 금속 3원계 재료를 형성하는 단계는 상기 소스 영역 및 드레인 영역 내에서 상기 Ⅲ-Ⅴ 반도체 화합물 상에 금속 층을 증착하는 단계와, 이어서 어닐링 단계를 포함하는 것인 NMOS 반도체 디바이스의 형성 방법.
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