TWI559533B - Ｎ型金氧半導體電晶體、半導體元件及其製造方法 - Google Patents

Ｎ型金氧半導體電晶體、半導體元件及其製造方法 Download PDF

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理查 肯尼士 奧克蘭
戴爾 馬克 凡
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台灣積體電路製造股份有限公司
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Description

N型金氧半導體電晶體、半導體元件及其製造方法
本發明係關於積體電路製作，且特別是關於一種III-V族化合物半導體元件及其製造方法。
基於未來技術的需求，當互補型金氧半導體(CMOS)元件微縮至更小尺寸時，便需要新的材料與構想以符合先進之表現需求。
互補型金氧半導體(CMOS)技術包括了N型金氧半導體(NMOS)以及P型金氧半導體(PMOS)。舉例來說，金氧半導體場效電晶體(MOSFET)為用於放大(amplifying)或開關(switching)電子訊號之一電晶體。NMOS與PMOS以及多種其他元件的高效表現之一方面為元件之開關頻率(switching frequency)。為了使得元件可於高頻下操作，便需要低的電阻值，其包括了介於金屬內連結構與NMOS電晶體及PMOS電晶體的通道之間之低接觸電阻值。而接觸情型亦發生於相關電晶體之閘電極以及源極與汲極區域等處。
由於高遷移率(high mobility)以及低載子等效質量(low carrier effective mass)，III-V族化合物半導體(III-V compound semiconductor)已成為未來CMOS元件所運用之可能通道材料。其中挑戰之一為降低源極/汲極延伸區(S/D extensions)內之電阻值，以最大化相關之III-V族CMOS技術內之電晶體的表現。
有鑑於此，本發明提供了一種N型金氧半導體電晶體、半導體元件及其製造方法，以降低外部/非本質電阻值以及於源極/汲極延伸區之電阻值。
於一實施例中，本發明提供了一種半導體元件，包括：一半導體基板；一通道層，位於該半導體基板上，其中該通道層具有至少一III-V族半導體化合物；一閘電極，位於該通道層之一第一部上；一源極區與一汲極區，位於該通道層之一第二部上；以及一摻雜層，接觸該通道層之該第二部，其中該摻雜層包括至少一摻質。
於部份實施例中，此摻雜層包括直接接觸通道層之至少一部之至少一摻質，以提供一PMOS或NMOS元件之低的電阻值。於部份實施例中，於一PMOS或NMOS元件內之此源極/汲極區包括具有低電阻率之一金屬-III-V族半導體三元材料，且其於接觸半導體材料時為為熱動力學穩定的。於部份實施例中，此金屬三元材料為一III-V族半導體化合物之鎳化物。
於部份實施例中，半導體元件更包括一間隔物，沿著該閘電極之一側壁而設置。於其他實施例中，該通道層或該源極區與該汲極區係經過凹陷，以使得該源極區與該汲極區之一部係低於該間隔物之底部高度。
於部份實施例中，上述半導體元件為一NMOS電晶體，而該通道層為InxGa(1-x)As，而x>0.7。上述摻質係包括擇 自由硫與矽所組成之族群。
於其他實施例中，上述半導體元件為一PMOS電晶體，且該通道層為InyGa(1-y)Sb，而0<y<1。上述摻質為探或其他適當材料。
依據另一實施例，本發明提供了一種半導體元件之製造方法，包括：形成具有至少一III-V族半導體化合物之一通道層於一半導體基板上；形成一閘電極於該通道層之一第一部上；形成包括至少一摻質之一摻雜層以接觸該通道層；以及形成一源極區與一汲極區於該通道層之一第二部上。
於部份實施例中，形成該摻雜層包括形成該摻雜層於該通道層上且位於該源極區或該汲極區之下。該摻雜層係透過擇自由單膜層摻雜製程、臨場摻雜製程以及佈值製程所組成族群之一製程所形成。於一單膜層摻雜製程或一離子佈值製程中，至少一摻質可導入於源極/汲極區之內。於一臨場摻雜製程中，至少一摻質可於形成源極/汲極區的步驟中被導入。
於部份實施例中，上述半導體元件之製造方法更包括形成具有III-V族半導體化合物三元金屬材料於該源極區與該汲極區內。形成該三元金屬材料包括沈積一金屬層於該源極區與該汲極區內之該III-V族半導體化合物上，並接著於一提升溫度下施行一回火。於部份實施例中，該金屬為鎳，因而形成了III-V族半導體化合物之三元鎳化物。
於部份實施例中，上述半導體元件之製造方法包括形成該源極區與該汲極區於該通道層之該第二部上之一步驟，而該步驟包括設置該源極區與該汲極區之一部於該間隔物 之底部高度之下。
於部份實施例中，藉由摻質隔離效應或雪犁效應使該摻質被驅趕朝向通道層以形成多摻質層。此多摻質層接近或直接接觸了通道層。
於部份實施例中，藉由選擇性磊晶成長技術以成長或再成長此些源極/汲極區。於其他實施例中，源極/汲極區並未使用選擇性磊晶成長而成長。
於部份實施例中，提供了一種N型金氧半導體電晶體之製造方法，其中於源極/汲極區並未使用選擇性磊晶成長，包括：形成具有至少一III-V族半導體化合物之一通道層於一半導體基板上；形成一閘電極於該通道層之一第一部上；形成一源極區與一汲極區於該通道層之一第二部上；提供包括至少一摻質之一摻雜層，以接觸該通道層，其中該摻雜層係藉由包括單膜層摻雜或離子佈值之一製程以摻雜該源極區與該汲極區所形成；以及形成具有III-V族半導體化合物之三元金屬材料於該源極區與該汲極區內，其中形成該三元金屬材料包括沈積一金屬層於該源極區與該汲極區內之該III-V族半導體化合物上，並接著於一提升溫度下施行一回火。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
100‧‧‧半導體元件
102‧‧‧基板
104‧‧‧隔離區
106‧‧‧緩衝層
108‧‧‧阻隔層
110‧‧‧通道層
112‧‧‧摻雜層
114、114-1、114-2‧‧‧源極/汲極區
116‧‧‧金屬接觸結構
118‧‧‧間隔物
120‧‧‧閘堆疊結構
200、300、400‧‧‧互補型金氧半導體元件
201‧‧‧閘介電層
202、204‧‧‧閘電極
206‧‧‧摻雜層
212‧‧‧源極/汲極區
214‧‧‧金屬層
502、504、506、508、510、610‧‧‧步驟
Rext‧‧‧外部/非本質電阻值
Rchannel‧‧‧通道層之電阻值
RS/D‧‧‧源極/汲極區之電阻值
Rextension‧‧‧間隔物下區域的電阻值
Rc,1‧‧‧金屬接觸結構與源極/汲極區間之接觸電阻值
Rc,2‧‧‧源極/汲極區與通道層間之接觸電阻值
第1A圖為一剖面圖，顯示了依據本發明之一實施例之一種 III-V族半導體金氧半導體場效電晶體(III-V compound MOSFET)元件；第1B圖顯示了第1A圖之一放大情形，並顯示了MOSFET元件之構件；第2圖顯示了依據本發明之一實施例之一種互補型金氧半導體元件，其不具有源極/汲極區處之凹陷；第3圖顯示了依據本發明之一實施例之一種互補型金氧半導體元件，其具有源極/汲極區處之凹陷；第4圖顯示了依據本發明之一實施例之一種互補型金氧半導體元件，其不具有源極/汲極區處之磊晶成長；第5A-5C圖為一系列流程圖，顯示了依據本發明之多個實施例之一種互補型金氧半導體元件之製造方法，其不具有源極/汲極區處之凹陷；第6A-6C圖為一系列流程圖，顯示了依據本發明之多個實施例之一種互補型金氧半導體元件之製造方法，其具有源極/汲極區處之凹陷；第7A-7B圖為一系列流程圖，顯示了依據本發明之多個實施例之一種互補型金氧半導體元件之製造方法，其不具有源極/汲極區處之磊晶成長；第8A-8B圖顯示了依據本發明之一實施例之透過蝕刻以凹陷通道層之一種方法；第9A-9C圖顯示了依據本發明之一實施例之透過單膜層摻雜以形成一摻雜層之一種方法；第10A-10B圖顯示了依據本發明之一實施例之於源極/汲 極區處選擇性磊晶成長之一種方法；第11A-11B圖顯示了依據本發明之一實施例之形成一金屬化之金屬半導體化合物材料之一種方法，其包括塗佈一金屬層並接著於一提升溫度下回火。
下文中提供了用以施行本發明之不同特徵之多個實施例或範例。以下描述之特定構件及設置情形之範例係用於簡單描述本發明，而非用以限制本發明。於下文中將使用如”低於”、”高於”、”水平的”、”垂直的”、”之上”、”之下”、”上”、”下”、”頂”、”底”或相似描述等詞彙以解釋所描述或所圖示之走向。此些空間相關詞彙係用於包含除圖式所示之方位以外之元件於使用或操作時之不同方位。除非特別的描述，否則如”連接的”、與”內連的”等相關詞彙係用於描述結構係直接地固定或附著於另一結構，或透過中間結構而間接地固定或附著於另一結構，且兩者皆為可動或處於固定附著之情形或關係。
基於其高電子遷移率表現，III-V族化合物半導體(III-V compound semiconductor)為成為未來CMOS元件所運用之可能通道材料。於部份III-V族半導體CMOS元件中，使用了未摻雜之源極/汲極區。其中主要之兩個挑戰為源極/汲極延伸區(S/D extensions)內之電阻值的降低以及源極/汲極之接觸電阻值的降低。
本發明提供了一種III-V族半導體元件及其製造方法，以降低源極/汲極延伸區內之外部/非本質電阻值。此半導體元件包括：一半導體基板；數個III-V族半導體化合物之主動 層，包括位於該半導體基板上之一通道；一閘堆疊區，位於該通道層之一第一部上；一源極區與一汲極區，位於該閘區對稱側之該通道層之一第二部上，並於部份實施例中延伸於該通道層之表面位置之上；以及包括至少一摻質之一摻雜層，位於該源極區與該汲極區與該通道層之間。
於此實施例中，此摻雜層包括直接接觸通道層之至少一部之至少一摻質，以提供一PMOS或NMOS元件之低的電阻值。於部份實施例中，於一PMOS或NMOS元件內之此源極/汲極區包括具有低電阻率之一金屬-III-V族半導體三元、四元或五元化合物材料。於部份實施例中，此金屬-III-V族半導體化合物於接觸半導體材料時為熱動力學穩定的。
依據部份實施例，本發明提供了一種半導體元件之製造方法，包括：形成具有至少一III-V族半導體化合物之一通道層於一半導體基板上；形成一閘電極於該通道層之一第一部上；形成包括至少一摻質之一摻雜層以接觸該通道層；以及形成一源極區與一汲極區於該通道層之一第二部上。
於部份實施例中，形成該摻雜層包括形成該摻雜層於該通道層上且位於該源極區或該汲極區之下。該摻雜層係透過擇自由單膜層摻雜製程、臨場摻雜製程以及佈值製程所組成族群之一製程所形成。
於部份實施例中，至少一摻質可先導入於源極/汲極區內之通道層內。接著將一金屬形成於通道或源極/汲極區之上，並接著進行熱回火。此金屬與源極/汲極區內之III-V族半導體材料反應以形成金屬之III-V族半導體化合物。此摻質於 金屬-III-V族半導體化合物中具有低的固態溶解率。於熱回火之後，於通道與源極/汲極區間形成了摻雜層。於部份實施例中，於具有此金屬-III-V族半導體化合物之源極/汲極區之周圍形成了一局部高度摻雜通道層。於部份實施例中，摻質擴散進入介面處之通道內。
第1A-1B圖顯示了依據本發明之一實施例之一種III-V族半導體金氧半導體場效電晶體(MOSFET)元件之示意剖面圖。此元件可為一N型金氧半導體(NMOS)元件或一P型金氧半導體(PMOS)元件。第1B圖顯示了源極/汲極區之放大情形。
如第1A圖所示，於基板102上形成有一電晶體結構100。於部份實施例中，基板102例如為矽、矽鍺或其他適合半導體材料。於傳統互補型金氧半導體(CMOS)積體電路內，電晶體包括位於基板102上之一淺溝槽隔離物(STI)或一場氧化物(FOX)之一隔離區104。隔離區104係由氧化物或其他之適當絕緣材料所形成。
於基板102上沈積有一緩衝層(buffer layer)106。於一實施例中，緩衝層106為一III-V族化合物半導體，而於其他實施例中亦可使用其他之適當緩衝層。於部份實施例中，III-V族化合物半導體之緩衝層可由包括擇自由週期表內IIIA族(B、Al、Ga、In、Tl)及VA族(N、P、As、Sb、Bi)元素中之一材料的結合所形成。緩衝層106所使用之材料的範例例如為GaAs、InP、InAs或其他III-V族材料，且並非限定為二元化合物(binary compounds)之半導體材料。
於緩衝層106上設置有一阻隔層(isolator layer)108。於部份實施例中，阻隔層108係為前述之III-V族化合物半導體材料。於不同實施例中，阻隔層108可包括如CdTeSe、ZnSeTe、MgSeTe、InAlAs及AlAsSb等多個適當阻隔材料，但並非以其為限。於部分實施例中，阻隔層108具有較通道層110之材料為高之一半導體能隙(semiconductor bandgap)。於其他實施例中，阻隔層108為一埋設介電材料。於其他實施例中，阻隔層108與緩衝層106具有匹配於通道層110之高品質磊晶成長之晶格。
於絕緣層108上沉積有一通道層110。通道層110與阻隔層108通稱為”主動層(active layer)”。於部份實施例中，通道層110係為一III-V族半導體化合物或其他適當材料。其至少為二元材料(binary material)，且於其他實施例中可為三元材料(ternary material)。於其他實施例中，通道層110分享了匹配阻隔層108與緩衝層106晶格結構之一晶格結構，但此些膜層具有不同之能量能隙。於部份實施例中，通道層110之材料類決定了此晶格結構，而阻隔層108與緩衝層106的材料係基於如此之晶格結構而選擇。舉例來說，於一實施例中，當通道層110為InAs時，阻隔層108為AlAsSb，而緩衝層106為InAs。
依據部份實施例，NMOS所使用之通道層110為InxGa(1-x)As，其中x>0.7，雖然於其他實施例中亦可使用其他之適當二元或三元之NMOS通道材料。依據部份實施例，NMOS所使用之通道層110為InxGa(1-x)As，且x=1.0，NMOS之通道層110的材料為InAs。
依據其他實施例，PMOS所使用之通道層110為 InyGa(1-y)Sb，其中0<y<1，雖然於其他實施例中亦可使用其他之適當二元或三元的PMOS通道材料。依據部份實施例，用於PMOS之通道層110的材料為InSb或GaSb。
於通道層110之一第一部上設置有一CMOS電晶體閘堆疊結構120。閘堆疊結構120包括閘電極以及形成於通道層110上且定義出閘區域之絕緣的閘介電層。閘介電層為一高介電常數介電材料，但於其他實施例中可使用其他適當介電材料。閘電極係由如多晶矽、氮化鈦或其他半導體或金屬材料之多種適當閘材料所形成。
為了簡單說明，於本文中之”閘電極”描述已包括了閘堆疊結構120。而”閘堆疊物”之描述亦用於稱呼包括閘電極與閘介電層之一結構。於部份圖式中，並未顯示閘堆疊物之詳細結構。
間隔物(spacer)118係沿著閘堆疊物120之一側壁而設置。於部份實施例中則並未使用間隔物。間隔物118可由氧化物、氮化物、氮氧化物、其結合或其他之適當絕緣材料所形成。
源極/汲極區114係設置於通道層110之一第二部上。於部份實施例中，源極/汲極區114係由III-V族半導體化合物或其衍生物所形成。於部份實施例中，源極/汲極區114之材料係為三元金屬化合物(metallic ternary compound)，例如NiInP、NiInAs及NiInSb之一III-V族化合物半導體之一鎳化物化合物(nickelide compound)。上述材料僅為範例之用，且於其他實施例中，可於源極/汲極區114中應用其他適當之三元鎳化 物材料或其他之適當之三元、四元或五元的金屬半導體材料。源極/汲極區114之一材料為前述之低電阻值材料，且可具有介於40-200歐姆/□之一電阻值範圍。上述III-V族半導體材料之三元化合物以及上述金屬或金屬之組成及製造方法已揭示於同屬本案發明人之US 13/414,437美國專利申請案之中。
金屬接觸結構116係耦接於源極/汲極區114，且於不同實施例中，可使用如鎢、銅、鋁、或其他合金或多種其他金屬之適當的低電阻率導電材料以做為金屬接觸結構116。
於部份實施例中，半導體元件100亦包括一摻雜層112，其包括接觸通道層110之第二部之至少一摻質。於一實施例中，此摻雜層112直接接觸了通道層110之第二部。於部份實施例中，摻雜層112係介於通道層110之第二部與源極/汲極區114之間，但其他實施形態與結構亦為適當的。於部份實施例中，摻雜層112係形成於通道層110與源極/汲極區114之界面處。部份其他實施例中，摻雜層112係部份地延伸進入通道層110內。於部份實施例中，摻雜層112之一部係位於間隔物118之下。
於部份實施例中，半導體元件100為NMOS電晶體，而通道層110為InxGa(1-x)As，其中x>0.7。於部份實施例中，摻雜層112內之摻質係擇自由包括硫與矽或其他適當材料所組成族群，其於源極/汲極金屬半導體化合物中顯示了有限之固態溶解度。於部份實施例中，半導體元件100為一PMOS電晶體，而通道層110為InyGa(1-y)Sb，其中0<y<1。於部份實施例中，上述摻質為於源極/汲極金屬半導體化合物中可表現出有限之 固態溶解度之材料，例如為鈹、鍺、錫、碳、或其他適當材料。
摻雜層係透過擇自由包括單膜層摻雜製程、臨場摻雜製程、佈值製程及其組合所組成族群之一製程所形成。形成摻雜層之此些製程將於下文中透過第5A-5C圖之相關步驟而進一步解說。
藉由摻雜層112的導入，因而可降低源極/汲極延伸區之電阻值(Rextension)。於部份實施例中，摻雜層112與包括如鎳化物(nickelide)之金屬半導體化合物之一源極/汲極區114的結合可更降低降低源極/汲極延伸區之電阻值(Rextension)。半導體元件100之總電阻值的降低可藉由下述方程式而解說：Rtotal=Rchannel+2*(RS/D+Rextension+Rc,1+Rc,2)
其中Rtotal為半導體元件100之總電阻值；RS/D為源極/汲極區114之電阻值；Rchannel為通道層110之電阻值；Rextension為位於間隔物下區域的電阻值；Rc,1為金屬接觸結構116與源極/汲極區114間之接觸電阻值；以及Rc,2為源極/汲極區114與通道層110間之接觸電阻值。
於部份實施例中，摻雜區112藉由摻雜通道層110而提供了較高之導電率，或者提供高導電率之一中間層並降低了源極區114與通道層110間之電阻值Rc,2。於其他實施例中，源極/汲極區114包括了如鎳化物(nickelide)之III-V族半導體化合物之金屬半導體化合物，以更降低上述RS/D與接觸電阻值 Rc,1與Rc,2。於部份實施例中，摻雜層112與源極/汲極區114皆包括了三元金屬化合物，以降低上述Rextension。
半導體元件100之形狀與尺寸以及於第1A圖與第1B圖內之每一部分僅作為解說之用。舉例來說，如第1A-1B圖所示，於部份實施例中源極/汲極區114係經過凹陷。於部份實施例中，源極/汲極區114則並未經過凹陷。於經過凹陷之源極/汲極區中，早於形成源極/汲極區114之前，通道層110係經過蝕刻，以使得源極區或汲極區之一部分或上述兩者係低於間隔物之一底部高度。於部份實施例中，則藉由選擇性磊晶成長技術以施行源極/汲極區114的再成長。於其他實施例中，於凹陷之後不會採用一磊晶成長技術以設置源極/汲極區114。
第2圖顯示了依據本發明之一實施例之一種互補型金氧半導體(CMOS)元件200之一剖面圖，其不具有源極/汲極區的凹陷情形。請參照第2圖，在此相同構件係採用相同標號顯示，且基於簡化之目的，將不再重複如第1A-1B圖所示構件之描述。
第2圖所示之互補型金氧半導體元件200相似於如第1A-1B圖所示，在此源極/汲極區114-1並未經過凹陷。
第3圖顯示了依據本發明之一實施例之一種互補型金氧半導體(CMOS)元件300，其具有經凹陷之源極/汲極區。
第3圖內之互補型金氧半導體元件300相似於如第1A圖。第1A圖為本發明之一元件的剖面圖。於部份實施例中，源極/汲極區係經過凹陷，或於其他實施例中並未經過凹陷。於如第3圖所示之部分實施例中，源極/汲極區114-2係經過凹 陷，進而使得源極區或汲極區之一部或上述兩者係低於間隔物之底部高度。
第4圖顯示了依據本發明之一實施例之一種互補型金氧半導體(CMOS)元件400之一剖面圖，其不具有源極/汲極區處之凹陷或磊晶成長等情形。
於部份實施例中，互補型金氧半導體元件400為NMOS電晶體，而通道層110為InxGa(1-x)As，其中x>0.7。於部份實施例中，摻雜層112內之摻質係擇自由包括硫與矽或其他適當材料所組成族群。源極/汲極區114-2包括了III-V族半導體化合物之一金屬半導體化合物，例如為鎳化物(nickelide)。源極/汲極區114-2包括了NiInAs、NiInP、與NiInSb，但並不以其為限。於一實施例中，摻質係藉由單膜層摻雜技術而導入。鎳或其他適當金屬則沉積於源極/汲極區上，並接著完全地反應以形成金屬化合物。
依據前述之實施例，包括了一摻雜層或具有接觸一通道層之一第二部之至少一摻雜層之一局部摻雜層通道層之III-V族化合物半導體元件可基於前述結構之多種結合而而製作。舉例來說，此元件可為一PMOS元件或一NMOS元件。其內源極/汲極區可經過凹陷或未經過凹陷。當源極/汲極區經過凹陷時，可於源極/汲極區內加入額外之半導體材料。於部份實施例中，其結構變化可如下文般所述，更結合其他不同製程步驟用以形成摻雜層及源極/汲極區。
第5A-5C、6A-6C、7A-7C圖為一系列流程圖，分別顯示了於製造圖示元件之特定製程步驟及其組合情形。於相 關圖式中則並未顯示形成溝槽、緩衝層、阻隔層、通道層、包括介電層之閘電極層、間隔物、與位於基板上之金屬接觸結構之相關步驟。
第8A-8C、9A-9C、10A-10B、11A-11B圖為一系列示意剖面圖，顯示了包括凹陷源極/汲極區；藉由單膜層摻雜形成摻雜層；透過選擇性磊晶成長成長源極/汲極區；於源極/汲極區內形成金屬之三元相III-V族半導體化合物，其包括於金氧半導體源極/汲極區之周邊形成摻雜層(或摻雜區)等部分重要步驟。對應於第8A-11B圖之第5A-5C、6A-6C、與7A-7C等圖之相關步驟將分別描述如下。
於本發明之部分實施例中，摻雜層112係藉由擇自由包括單膜層摻雜(monolayer doping)製程、臨場摻雜(in-situ doping)製程、離子佈植(ion implantation)製程及其組合所組成族群之一製程而導入摻質於源極/汲極區之內。依據多個實施例，可透過包括塗佈一金屬於源極/汲極區114之上以及接著於一提升溫度下回火之一方法而形成一金屬三元材料。透過上述製程，可將摻質自源極/汲極區驅出至源極/汲極區114周圍之通道層110處。或者，可於源極/汲極區114與通道層110之間形成一摻雜層112。於部分實施例中，源極/汲極區11藉由一蝕刻步驟而凹陷。於部分實施例中，經凹陷之源極/汲極區可藉由選擇性磊晶成長技術而再成長。如下所述，可結合此些不同技術之相關步驟之多個實施情形以形成本發明之半導體元件。
第5A-5C圖為一系列流程圖，顯示了不具有源極/汲極區凹陷但具有藉由如選擇性磊晶成長之沈積所形成之隆 起型源極/汲極(raised S/D)材料之多個互補型金氧半導體(CMOS)元件之製造方法。
於步驟502中，藉由如單膜層摻雜之一方法將至少一摻質導入至源極/汲極區內。於一單膜層摻雜製程中，於III-V族半導體表面採用一前驅物以塗佈具有液體、固體或氣體型態之一摻質。上述塗佈可藉由浸入塗佈(dipping coating)、噴霧塗佈(spraying coating)、旋轉塗佈(spin coating)或原子層沉積或一電漿相關技術或其他適當塗佈方法所達成。於應用前驅物之後，摻質塗佈形成了一單膜層或具有奈米級之厚度。經塗佈之表面接著為介電材料所覆蓋，並接著於一提升溫度下施行回火。因此摻質可擴散進入III-V族半導體表面之內。於此些實施例中，上述摻質於步驟505與508中所形成之金屬之金氧半導體化合物中具有低溶解度或不具有溶解度。於部分實施例中，於步驟502中，摻質前驅物係塗佈於通道層110之表面上。
於步驟502中，於部分實施例中，單膜層摻雜技術包括如第9A-9C圖所示之至少兩個步驟。第9A圖顯示了於第5A圖所示之製程中之起使步驟502之一元件結構。相似於先前第1A圖所示，於此階段元件包括了位於基板102上之通道層110。於第9A圖中詳細地顯示了位於通道層110上之一閘堆疊物。閘堆疊物或”閘電極”包括了閘介電層201、閘電極202以及另一閘電極204。包括此三個部分201、202與204之閘堆疊物構成了如第1A圖內所示之閘堆疊物120。於部分實施例中，於單膜層摻雜之前，於源極/汲極區內之通道並未經過凹陷。
於部分實施例中，於如第5A圖內所示之第一子步 驟502中，係於通道層110之上設置一摻雜層206且使之直接接觸通道層110。於第一子步驟502完成後，元件如第9B圖所示。而於第5A圖之步驟502的第二子步驟完成後，元件將如第9C圖所示。於一提升溫度下回火後，將形成如第1A圖所示之一摻雜層112。
於部分實施例中，上述單膜層摻雜技術包括一、二或多個步驟。
舉例來說，於部分實施例中，可如下述般於一III-V族半導體化合物上形成單膜層之硫摻質。提供於35℃下水含量包括20wt%之(NH4)2S以及約1.3wt%之硫之單膜層摻雜反應溶液做為一摻質前驅物。採用氫氟酸溶液與異丙醇以潔淨InGaAs整個表面。接著將InGaAs表面浸入於上述單膜層摻雜反應溶液中約15分鐘，接著經過去離子水的清洗，因此於源極/汲極區之通道表面上可為硫之一薄膜層所覆蓋，且接著利用如氮化矽之介電材料以覆蓋之並藉由快速熱回火以施行回火。於部分實施例中，上述回火係於如700℃之一高溫下施行約30秒。接著可移除覆蓋之介電材料。上述摻雜方法已為Barnett等人於摻雜一NMOS接面時所揭露。相關細節詳見”2010 Workshop on Junciton Technology,2010 IEEE,978-4244-5869-1”之文獻。
請繼續參照第5A圖，於步驟504中，使用選擇性離子成長技術於源極/汲極區內進行成長。於部分實施例中，此些步驟遵守了III-V族半導體化合物之標準製程。第10A-10C圖顯示了依據本發明之一實施例之源極/汲極區212之選擇性磊 晶成長之一方法。於一實施例中，透過磊晶成長，源極/汲極區可包括InAs且具有約為5-200奈米之一厚度。於其他實施例中，源極/汲極區可由InGaAs、InP、InSb或其他適當半導體材料所形成。
於部分實施例中，於源極汲極區內進行III-V族半導體之選擇性磊晶成長時，可於磊晶程序中選擇性地導入摻質於成長膜層中。
於步驟506中，於源極/汲極區上沉積金屬層，其包括了III-V半導體化合物。
於步驟508中，於一提升溫度下回火來自於步驟506之金屬層塗佈結構，以形成III-V族半導體化合物之金屬化金屬半導體化合物材料。第11A-11B顯示了依據一實施例於源極/汲極區114內形成金屬之二元、三元或四元材料，其包括塗佈一金屬層214以及接著於一提升溫度下的回火。
請參照第11圖以及第5A圖(以及第5B-5C、6A-6C、及7A-7C等圖)所示之步驟506，於部分實施例中，金屬材料為鎳，而於其他實施例中之亦可採用其他之適當金屬。可使用如濺鍍、蒸鍍或其他沉積(例如化學氣相沉積)方法之多種傳統沉積方法以形成如鎳層之一金屬層214。其可具有多種厚度。於部分實施例中，如鎳之金屬層214可包括介於5-200奈米之一厚度。依據部分實施例，所形成之金屬層214包括與所有之源極/汲極區反應之一足夠厚度。
請參照第11B圖以及第5B圖(以及第5B-5C、6A-6C、及7A-7C等圖)內之步驟508，於高溫下回火以形成如 III-V族半導體材料之鎳化物(nickelide)一金屬半導體化合物。上述之高溫回火造成了反應，以形成三元、四元或五元之鎳化物材料。上述回火操作可為單一步驟操作或多重步驟操作。依據一實施例，可使用兩步驟操作，其具有第一步驟為於一較低溫步驟，以造成鎳金屬擴散進入下方之半導體材料中。於此第一回火步驟之後，可選擇地使用一選擇性蝕刻操作，以去除未反應之鎳。此兩步驟回火操作之一第二回火操作係於一較高溫下進行，且於部分實施例中，形成了熱動力穩定的三元材料，其如前述般具有低電阻值。於一實施例中，回火操作之第一步驟可於介於275-325℃之一溫度範圍間施行，而此兩步驟回火操作之第二步驟可於介於325-450℃之一溫度範圍內施行。
於部分實施例中，在此描述的熱回火技術亦具有於源極/汲極區內造成摻質隔離之額外功效，並於源極/汲極區114之周圍驅趕形成了一摻質層112。於部分實施例中，摻雜層112可能不是摻質之一明顯區域，但其為摻雜有摻質之通道層110之一區。摻雜層(或通道層之摻雜區)112係位於通道層110上。於部分實施例中，摻雜層112直接接觸通道層110。
於熱回火時之此摻質隔離效應亦稱為一”雪犁效應(snow plow effect)”。在此描述之部分實施例中，於III-V半導體內可得到此雪犁效應或摻質隔離技術。於部分實施例中，採用摻質隔離效應以於接近鎳化物/III-V半導體之介面形成一多摻質層(dopant rich layer)，以達到一低電阻值延伸區以及降低介於鎳化物與通道材料間之電阻值。於一範例中，摻質隔離係藉由於含摻質之一III-V族半導體化合物上塗佈鎳，接著進行 熱回火而達成，在此亦形成了金屬之三元、四元或五元之鎳化物材料。
金屬化之金屬半導體之三元、四元或五元材料之範例包括了鎳化物但並非以其為限。於部分實施例中，三元之鎳化物之範例包括了NiInP、NiInAs與NiInSb。
第5B圖顯示了依據本發明一實施例之一種元件之製造方法，其中於源極/汲極區的成長時導入有至少一摻質。於此方法中，除了步驟504以外，其餘製程步驟皆相似於如第5A圖所示。於第5B圖內步驟504中，藉由選擇性磊晶成長III-V族半導體化合物於源極/汲極區之成長步驟中同時摻質。此摻雜步驟通稱為一臨場摻雜(in-situ doping)技術。
於此些實施例中，於步驟506與508施行之後，此些摻質金屬之三元、四元、五元相中具有極低之溶解度或不具有溶解度。於磊晶之源極/汲極區內的摻質濃度可為非均勻地。舉例來說，於部分實施例中，於較接近通道處而非表面處可具有較高濃度摻質。此些摻質可藉由步驟504之選擇性磊晶成長以及步驟508之熱回火等製程而全部地或部分地驅至接近或進入通道層內。
第5C圖顯示了依據一實施例之一種元件之製造方法，其藉由一離子佈植製程以導入至少一摻質至源極/汲極區內。步驟510內之離子佈植係於步驟504之源極/汲極區成長後以及早於步驟506與508之金屬塗佈與回火前施行。可使用適用於III-V半導體化合物之一離子佈植製程。通常離子佈植射束能量(beam energy)可為20-100KeV，而射束劑量(beam fluence)可 為1E14-1E16/平方公分。
第6A-6C圖為一系列流程圖，顯示了具有源極/汲極區凹陷之多種互補型金氧半導體元件(CMOS device)之製造方法。
如第6A-6C圖所示之製造方法分別相似於如第5A-5C圖之製造方法，除了本製造方法中新增一步驟610，其為凹陷通道層之一製程。第8A-8B圖示意地顯示了依據一實施例之藉由蝕刻以凹陷通道層110之一方法。包括介電層201、閘電極202及另一閘電極204之閘堆疊結構係設置於通道層110之一第一部上。間隔物係沿著閘堆疊結構之一側壁設置。於部分實施例中，此凹陷製程包括如第8A-8B圖所示之至少一步驟。而於步驟610之前，於此製造方法中之元件如第8A圖所示。
於步驟610中，採用傳統製程技術以蝕刻通道層110之一第二部，因此源極/汲極區之一部係低於間隔物118之底部高度。此步驟於結束後凹陷了通道層110，並得到如第8B圖所示之一輪廓。
7A-7B圖為一系列流程圖，顯示了不具有源極/汲極區磊晶成長之多種互補型金氧半導體元件之製造方法。於此些實施例中，並沒有凹陷步驟且沒有於源極/汲極區藉由選擇性成長之再成長。源極/汲極區係設置於通道層110上，其包括了III-V族半導體化合物。可藉由如單膜層摻雜(步驟502)或離子佈植(步驟510)之一技術導入至少一摻質至源極/汲極區內。NMOS之通道層可為InxGa(1-x)As，而x>0.7，雖然於其他實施例中亦可使用其他適當之二元、三元NMOS通道材料。依據本發 明之一實施例，MMOS通道層為InxGa(1-x)As，而x=1，因此NMOS通道材料為InAs。於一實施例中，於步驟506內之金屬為鎳。於步驟508內所形成之三元材料為NiInAs。可驅趕摻雜層朝向通道層，透過前述之雪犁效應，可使得摻質接近或直接接觸通道層。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體元件
102‧‧‧基板
104‧‧‧隔離區
106‧‧‧緩衝層
108‧‧‧阻隔層
110‧‧‧通道層
112‧‧‧摻雜層
114‧‧‧源極/汲極區
116‧‧‧金屬接觸結構
118‧‧‧間隔物
120‧‧‧閘堆疊結構

Claims (10)

  1. 一種半導體元件，包括：一半導體基板；一緩衝層，位於該半導體基板上，具有一III-V族半導體化合物材料；一阻隔層，位於該緩衝層上，具有一III-V族半導體化合物材料；一通道層，位於該阻隔層上，其中該通道層具有至少一III-V族半導體化合物；一閘電極，位於該通道層之一第一部上；一源極區與一汲極區，位於該通道層之一第二部上；以及一摻雜層，接觸該通道層之該第二部，其中該摻雜層包括至少一摻質。
  2. 如申請專利範圍第1項所述之半導體元件，其中該摻雜層係位於該通道層上並位於該源極區或該汲極區之下，而源極區與該汲極區包括三元金屬化合物。
  3. 如申請專利範圍第2項所述之半導體元件，更包括一間隔物，沿著該閘電極之一側壁而設置，而該摻雜層之一部係位於該間隔物之下。
  4. 如申請專利範圍第3項所述之半導體元件，其中該源極區與該汲極區係經過凹陷，以使得該源極區與該汲極區之一部係低於該間隔物之底部高度。
  5. 如申請專利範圍第2項所述之半導體元件，其中該半導體元件為一NMOS電晶體，而該通道層為InxGa(1-x)As，而x>0.7。
  6. 如申請專利範圍第2項所述之半導體元件，其中該半導體元件為一PMOS電晶體，且該通道層為InyGa(1-y)Sb，而0<y<1。
  7. 一種半導體元件之製造方法，包括：提供形成有一緩衝層與一阻隔層於其上之一半導體基板上，該緩衝層與該阻隔層包括一III-V族半導體化合物材料；形成具有至少一III-V族半導體化合物之一通道層於該阻隔層上；形成一閘電極於該通道層之一第一部上；形成包括至少一摻質之一摻雜層以接觸該通道層；以及形成一源極區與一汲極區於該通道層之一第二部上。
  8. 如申請專利範圍第7項所述之半導體元件之製造方法，其中形成該摻雜層包括形成該摻雜層於該通道層上且位於該源極區或該汲極區之下。
  9. 如申請專利範圍第7項所述之半導體元件之製造方法，更包括沿該閘電極之一側壁而設置一間隔物，其中形成該源極區與該汲極區於該通道層之該第二部上包括設置該源極區與該汲極區之一部於該間隔物之底部高度之下。
  10. 一種N型金氧半導體電晶體之製造方法，包括：形成具有至少一III-V族半導體化合物之一通道層於一半導體基板上；形成一閘電極於該通道層之一第一部上；形成一源極區與一汲極層於該通道層之一第二部上；提供包括至少一摻質之一摻雜層，以接觸該通道層，其中該摻雜層係藉由包括單膜層摻雜或離子佈值之一製程以摻 雜該源極區與該汲極區所形成；以及形成具有III-V族半導體化合物之三元金屬材料於該源極區與該汲極區內，其中形成該三元金屬材料包括沈積一金屬層於該源極區與該汲極區內之該III-V族半導體化合物上，並接著於一提升溫度下施行一回火。
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