JPH11214409A - 電界効果型トランジスタの形成方法 - Google Patents
電界効果型トランジスタの形成方法Info
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- JPH11214409A JPH11214409A JP1709198A JP1709198A JPH11214409A JP H11214409 A JPH11214409 A JP H11214409A JP 1709198 A JP1709198 A JP 1709198A JP 1709198 A JP1709198 A JP 1709198A JP H11214409 A JPH11214409 A JP H11214409A
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Abstract
(57)【要約】
【課題】 化合物半導体膜内にストレスが発生したり、
高価な基板を用いなければならないという問題があっ
た。 【解決手段】 表面部に多孔質領域が選択的に形成され
たシリコン基板上に化合物半導体膜を形成して、この多
孔質領域上の化合物半導体膜を除去し、残った化合物半
導体膜を用いて電界効果型トランジスタを形成した後、
前記多孔質領域に金属を含浸させる。
高価な基板を用いなければならないという問題があっ
た。 【解決手段】 表面部に多孔質領域が選択的に形成され
たシリコン基板上に化合物半導体膜を形成して、この多
孔質領域上の化合物半導体膜を除去し、残った化合物半
導体膜を用いて電界効果型トランジスタを形成した後、
前記多孔質領域に金属を含浸させる。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロ波帯やミリ
波帯などで使用される電界効果型トランジスタの形成方
法に関する。
波帯などで使用される電界効果型トランジスタの形成方
法に関する。
【０００２】
【従来の技術】従来からマイクロ波帯或いはミリ波帯な
どで使用される電界効果型トランジスタは、化合物半導
体膜を用いて形成されている。その形成方法を図６を用
いて説明する。
どで使用される電界効果型トランジスタは、化合物半導
体膜を用いて形成されている。その形成方法を図６を用
いて説明する。
【０００３】まず、図６（ａ）に示すように、シリコン
基板２１の表面の全面にＭＯＣＶＤ法、ＶＰＥ法、ＭＢ
Ｅ法などによってガリウム砒素、アルミニウムガリウム
砒素、インジウム燐などの化合物半導体薄膜２２〜２４
をへテロエピタキシャル成長させる。例えばＭＥＳＦＥ
Ｔでは、高抵抗層であるバッファ層２２、活性層２３、
低抵抗層であるコンタクト層２４の順に成長させる。こ
の成長工程は同一の装置によって連続して行う。
基板２１の表面の全面にＭＯＣＶＤ法、ＶＰＥ法、ＭＢ
Ｅ法などによってガリウム砒素、アルミニウムガリウム
砒素、インジウム燐などの化合物半導体薄膜２２〜２４
をへテロエピタキシャル成長させる。例えばＭＥＳＦＥ
Ｔでは、高抵抗層であるバッファ層２２、活性層２３、
低抵抗層であるコンタクト層２４の順に成長させる。こ
の成長工程は同一の装置によって連続して行う。
【０００４】次に、図６（ｂ）に示すように、素子間の
メサ分離を行う。メサ分離パターンのフォトリソを行
い、コンタクト層２４、活性層２３、およびバッファ層
２２の中ほどまでを燐酸系のエッチング液を用いてエッ
チングする。
メサ分離を行う。メサ分離パターンのフォトリソを行
い、コンタクト層２４、活性層２３、およびバッファ層
２２の中ほどまでを燐酸系のエッチング液を用いてエッ
チングする。
【０００５】次に、図６（ｃ）に示すように、化合物半
導体膜２〜２４の全面にＳｉＯ2 などの絶縁膜２５をス
パッタリング法、ＣＶＤ法などによって１００〜５００
ｎｍ程度に成膜する。
導体膜２〜２４の全面にＳｉＯ2 などの絶縁膜２５をス
パッタリング法、ＣＶＤ法などによって１００〜５００
ｎｍ程度に成膜する。
【０００６】次に、図６（ｄ）に示すように、ゲート電
極のパターン用マスク２６をフォトレジストによって形
成し、これを用いて絶縁膜２５、コンタクト層２４、お
よび活性層２３の一部までを連続してエッチングする。
このとき絶縁膜２５が１μｍ程度オーバーエッチングさ
れるように若干幅広にエッチングすることによってゲー
ト電極２７とコンタクト層２４が接触しないようにす
る。絶縁膜２５のエッチングはオーバーエッチングに適
したウエットエッチングが望ましい。
極のパターン用マスク２６をフォトレジストによって形
成し、これを用いて絶縁膜２５、コンタクト層２４、お
よび活性層２３の一部までを連続してエッチングする。
このとき絶縁膜２５が１μｍ程度オーバーエッチングさ
れるように若干幅広にエッチングすることによってゲー
ト電極２７とコンタクト層２４が接触しないようにす
る。絶縁膜２５のエッチングはオーバーエッチングに適
したウエットエッチングが望ましい。
【０００７】次に、図６（ｅ）に示すように、ゲート電
極となる金属膜２７を蒸着法によって成膜し、リフトオ
フを行う。この金属膜はＴｉなどのバリアメタルとＡｌ
などの低抵抗金属との積層構造とし、膜厚は１００〜５
００ｎｍとする。
極となる金属膜２７を蒸着法によって成膜し、リフトオ
フを行う。この金属膜はＴｉなどのバリアメタルとＡｌ
などの低抵抗金属との積層構造とし、膜厚は１００〜５
００ｎｍとする。
【０００８】次に、図６（ｆ）に示すように、ソース・
ドレインパターン用マスク（不図示）をフォトレジスト
によって形成して絶縁膜２５の一部を除去した後、ソー
ス・ドレインとなる金属２８を蒸着法などにより成膜し
てリフトオフする。この金属はＡｕ／ＡｕＧｅなどの積
層膜である。
ドレインパターン用マスク（不図示）をフォトレジスト
によって形成して絶縁膜２５の一部を除去した後、ソー
ス・ドレインとなる金属２８を蒸着法などにより成膜し
てリフトオフする。この金属はＡｕ／ＡｕＧｅなどの積
層膜である。
【０００９】次に、熱処理によってソース・ドレイン金
属２８をコンタクト層２４とオーミックコンタクトとな
るようにする。熱処理は例えば水素雰囲気中４５０℃で
８分程度行う。
属２８をコンタクト層２４とオーミックコンタクトとな
るようにする。熱処理は例えば水素雰囲気中４５０℃で
８分程度行う。
【００１０】
【発明が解決しようとする課題】ところが、上述の方法
によって形成された電界効果型トランジスタは、シリコ
ンから成る基板２１と化合物半導体から成るバッファ層
２２や活性層２３の格子定数の違いから生じるストレス
がさけられず、著しい場合はバッファ層２２や活性層２
３にクラックなどが発生する。シリコンから成る基板２
１にＳｉＯ2 などから成る絶縁膜を形成して、基板２１
の所定領域のみが露出するようにパターニングして化合
物半導体膜２２〜２４を選択的にエピタキシャル成長さ
せる方法もあるが、少なくともトランジスタを作製する
領域は応力の影響を受け難くしなければならない。
によって形成された電界効果型トランジスタは、シリコ
ンから成る基板２１と化合物半導体から成るバッファ層
２２や活性層２３の格子定数の違いから生じるストレス
がさけられず、著しい場合はバッファ層２２や活性層２
３にクラックなどが発生する。シリコンから成る基板２
１にＳｉＯ2 などから成る絶縁膜を形成して、基板２１
の所定領域のみが露出するようにパターニングして化合
物半導体膜２２〜２４を選択的にエピタキシャル成長さ
せる方法もあるが、少なくともトランジスタを作製する
領域は応力の影響を受け難くしなければならない。
【００１１】また、化合物半導体膜に内部応力を発生さ
せない方法として、シリコン基板ではなく、化合物半導
体基板を用いてその上に化合物半導体膜をホモエピタキ
シャル成長させて、電界効果型トランジスタを作成する
方法もある。この場合は、ストレスの影響は受け難い
が、高価な基板を使用しなければならないという問題が
発生する。
せない方法として、シリコン基板ではなく、化合物半導
体基板を用いてその上に化合物半導体膜をホモエピタキ
シャル成長させて、電界効果型トランジスタを作成する
方法もある。この場合は、ストレスの影響は受け難い
が、高価な基板を使用しなければならないという問題が
発生する。
【００１２】本発明はこのような従来技術の問題点に鑑
みてなされたものであり、化合物半導体膜内にストレス
が発生したり、高価な基板を用いなければならないとい
う従来方法の問題点を解消した電界効果型トランジスタ
の形成方法を提供することを目的とする。
みてなされたものであり、化合物半導体膜内にストレス
が発生したり、高価な基板を用いなければならないとい
う従来方法の問題点を解消した電界効果型トランジスタ
の形成方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る電界効果型トランジスタの形成方法で
は、表面部に多孔質領域が選択的に形成されたシリコン
基板上に化合物半導体膜を形成して、この多孔質領域上
の化合物半導体膜を除去し、残った化合物半導体膜を用
いて電界効果型トランジスタを形成した後、前記多孔質
領域に金属を含浸させることを特徴とする。
に、本発明に係る電界効果型トランジスタの形成方法で
は、表面部に多孔質領域が選択的に形成されたシリコン
基板上に化合物半導体膜を形成して、この多孔質領域上
の化合物半導体膜を除去し、残った化合物半導体膜を用
いて電界効果型トランジスタを形成した後、前記多孔質
領域に金属を含浸させることを特徴とする。
【００１４】
【作用】上記のように構成すると、多孔質領域上にはき
れいなエピタキシャル成長膜は形成されず、他の領域上
に成長する化合物半導体膜のストレスを緩和する領域と
して作用させることができる。したがって、この多孔質
領域上以外の領域上の化合物半導体膜を用いて電界効果
型トランジスタを形成すると、特性の良好なトランジス
タとなる。
れいなエピタキシャル成長膜は形成されず、他の領域上
に成長する化合物半導体膜のストレスを緩和する領域と
して作用させることができる。したがって、この多孔質
領域上以外の領域上の化合物半導体膜を用いて電界効果
型トランジスタを形成すると、特性の良好なトランジス
タとなる。
【００１５】つまり、エピタキシャル成長膜のストレス
および転位の原因は、Ｓｉ基板と化合物半導体膜の格子
定数の差と熱膨張係数の差である。本発明では、基板の
一部を多孔質化してその上のエピタキシャル成長膜にス
トレスと転位を集中させるものであり、これによってト
ランジスタなどの半導体デバイス作成に用いられる転位
の実用的最大値である１×１０5 ｃｍ-2個を比較的容易
に得られる。また、デバイスを形成するシリコンブリッ
ジの下が間隙の多い多孔質シリコンであり、エピタキシ
ャル成長膜のストレスをこれによっても緩和できる。
および転位の原因は、Ｓｉ基板と化合物半導体膜の格子
定数の差と熱膨張係数の差である。本発明では、基板の
一部を多孔質化してその上のエピタキシャル成長膜にス
トレスと転位を集中させるものであり、これによってト
ランジスタなどの半導体デバイス作成に用いられる転位
の実用的最大値である１×１０5 ｃｍ-2個を比較的容易
に得られる。また、デバイスを形成するシリコンブリッ
ジの下が間隙の多い多孔質シリコンであり、エピタキシ
ャル成長膜のストレスをこれによっても緩和できる。
【００１６】通常は、選択成長などによってストレスの
緩和を図るが、デバイスを形成する領域に注目すると、
エピタキシャル成長膜自体のストレスは残ったままであ
る。特に、微細なパターンを形成する際にはこのストレ
スがエピタキシャル成長膜の電子移動度に影響する。
緩和を図るが、デバイスを形成する領域に注目すると、
エピタキシャル成長膜自体のストレスは残ったままであ
る。特に、微細なパターンを形成する際にはこのストレ
スがエピタキシャル成長膜の電子移動度に影響する。
【００１７】
【発明の実施の形態】以下、本発明を図面に基づいて詳
細に説明する。図１は本発明に係る電界効果型トランジ
スタの形成方法の一実施形態を示す工程図である。
細に説明する。図１は本発明に係る電界効果型トランジ
スタの形成方法の一実施形態を示す工程図である。
【００１８】本発明では基板１として、例えばｐ型のシ
リコン基板を用いる。このシリコン基板の表面に、図１
（ａ）に示すように、ＳｉＯ2 やＳｉＮなどから成る絶
縁膜２をスパッタリング法やＣＶＤ法などで１００〜２
００ｎｍ程度の厚みに成膜し、レジスト３によってパタ
ーニングを行う。
リコン基板を用いる。このシリコン基板の表面に、図１
（ａ）に示すように、ＳｉＯ2 やＳｉＮなどから成る絶
縁膜２をスパッタリング法やＣＶＤ法などで１００〜２
００ｎｍ程度の厚みに成膜し、レジスト３によってパタ
ーニングを行う。
【００１９】次に、同図（ｂ）に示すように、レジスト
３を除去してマスク開口部２ａよりシリコン基板１の表
面部にＢ+ イオンを打ち込み、１０００℃程度の高温で
熱処理することによって、基板１の表面部にアクセプタ
を高濃度に含んだｐ+ Ｓｉ領域４を選択的に形成にす
る。
３を除去してマスク開口部２ａよりシリコン基板１の表
面部にＢ+ イオンを打ち込み、１０００℃程度の高温で
熱処理することによって、基板１の表面部にアクセプタ
を高濃度に含んだｐ+ Ｓｉ領域４を選択的に形成にす
る。
【００２０】次に、同図（ｃ）に示すように、基板１の
表面全体にＨ+ イオンを打ち込み、４００〜５００℃程
度で熱処理することによってマスク２を通してこのマス
ク２の下の領域５をｎ−Ｓｉ化する。マスク開口部２ａ
部分のｐ+ Ｓｉ領域４は高濃度にアクセプタが供給され
ているのでｎ−Ｓｉ化しない。
表面全体にＨ+ イオンを打ち込み、４００〜５００℃程
度で熱処理することによってマスク２を通してこのマス
ク２の下の領域５をｎ−Ｓｉ化する。マスク開口部２ａ
部分のｐ+ Ｓｉ領域４は高濃度にアクセプタが供給され
ているのでｎ−Ｓｉ化しない。
【００２１】このＳｉ基板１をＨＦ溶液中で、基板１を
陽極として定電流を加えて陽極化成を行うことにより、
シリコン基板１のｐ+ −Ｓｉ領域４部分を多孔質化す
る。このとき、開口部２ａより多孔質化が起こり、マス
ク下の領域５は多孔質化しない。その結果、シリコン基
板１の表面が選択的に多孔質化される。多孔質化工程
は、ＨＦ溶液中で基板を陽極にして対向にＰｔなどの陰
極電極を設け、化成電流を加えることにより行われる。
このとき、基板の電極より供給された正孔が溶液中のＦ
- イオンと反応して多孔質化される。そのため、基板ま
たは表面がｐ−Ｓｉの場合、多数キャリアである正孔が
豊富であるために多孔質化が進行しやすいが、ｎ−Ｓｉ
部では正孔が少数キャリアであるために多孔質化が進行
しにくい。これを利用して、マスク下の部分をｎ−Ｓｉ
とすることによって選択化成する。
陽極として定電流を加えて陽極化成を行うことにより、
シリコン基板１のｐ+ −Ｓｉ領域４部分を多孔質化す
る。このとき、開口部２ａより多孔質化が起こり、マス
ク下の領域５は多孔質化しない。その結果、シリコン基
板１の表面が選択的に多孔質化される。多孔質化工程
は、ＨＦ溶液中で基板を陽極にして対向にＰｔなどの陰
極電極を設け、化成電流を加えることにより行われる。
このとき、基板の電極より供給された正孔が溶液中のＦ
- イオンと反応して多孔質化される。そのため、基板ま
たは表面がｐ−Ｓｉの場合、多数キャリアである正孔が
豊富であるために多孔質化が進行しやすいが、ｎ−Ｓｉ
部では正孔が少数キャリアであるために多孔質化が進行
しにくい。これを利用して、マスク下の部分をｎ−Ｓｉ
とすることによって選択化成する。
【００２２】図２は表面部分を選択的に多孔質化した後
のシリコン基板１を上から見た図であり、図３および図
４はそれぞれＡ−Ａ' 断面、Ｂ−Ｂ' 断面図である。多
孔質Ｓｉ層６によって基板１から隔てられたシリコンブ
リッジ７のサイズは、断面が１０〜３０μｍ（幅）×
０．５〜２．０μｍ（深さ）、長さが２０〜１００μ
ｍ、ブリッジ下の多孔質Ｓｉ層６の層厚は５〜２０μ
ｍ、ブリッジ７の間隔は５〜２０μｍ程度である。これ
らの条件は、マスク２のパターン、Ｂ+ イオン打ち込み
とアニール、Ｈ+ イオン打ち込みとアニール、および選
択多孔質化条件によって制御される。なお、シリコンブ
リッジ７の断面は長方形のみならず、台形や半円形など
でもよい。
のシリコン基板１を上から見た図であり、図３および図
４はそれぞれＡ−Ａ' 断面、Ｂ−Ｂ' 断面図である。多
孔質Ｓｉ層６によって基板１から隔てられたシリコンブ
リッジ７のサイズは、断面が１０〜３０μｍ（幅）×
０．５〜２．０μｍ（深さ）、長さが２０〜１００μ
ｍ、ブリッジ下の多孔質Ｓｉ層６の層厚は５〜２０μ
ｍ、ブリッジ７の間隔は５〜２０μｍ程度である。これ
らの条件は、マスク２のパターン、Ｂ+ イオン打ち込み
とアニール、Ｈ+ イオン打ち込みとアニール、および選
択多孔質化条件によって制御される。なお、シリコンブ
リッジ７の断面は長方形のみならず、台形や半円形など
でもよい。
【００２３】次に、図１（ｄ）に示すように、表面の絶
縁膜２を除去して、全面にＭＯＣＶＤ法、ＶＰＥ法、Ｍ
ＢＥ法などによってガリウム砒素、アルミニウムガリウ
ム砒素、インジウム燐などの化合物半導体膜８、９、１
０をヘテロエピタキシャル成長させる。多孔質Ｓｉ６上
にはきれいなエピタキシャル成長層が形成されず、シリ
コンブリッジ７上に成長した化合物半導体膜８、９、１
０のストレスを緩和できる。ヘテロエピタキシャル成長
は、例えばＭＥＳＦＥＴでは、バッファ層８となる高抵
抗層、活性層９、コンタクト層１０となる低抵抗層の順
に成長させる。この成長工程は同一の装置によって連続
して行う。
縁膜２を除去して、全面にＭＯＣＶＤ法、ＶＰＥ法、Ｍ
ＢＥ法などによってガリウム砒素、アルミニウムガリウ
ム砒素、インジウム燐などの化合物半導体膜８、９、１
０をヘテロエピタキシャル成長させる。多孔質Ｓｉ６上
にはきれいなエピタキシャル成長層が形成されず、シリ
コンブリッジ７上に成長した化合物半導体膜８、９、１
０のストレスを緩和できる。ヘテロエピタキシャル成長
は、例えばＭＥＳＦＥＴでは、バッファ層８となる高抵
抗層、活性層９、コンタクト層１０となる低抵抗層の順
に成長させる。この成長工程は同一の装置によって連続
して行う。
【００２４】次に、図１（ｅ）に示すように、素子間の
メサ分離を行う。レジストパターニングの後、コンタク
ト層１０、活性層９、およびバッファ層８までをエッチ
ングし、多孔質Ｓｉ層６を露出させる。この時のエッチ
ングはドライエッチングまたはウエットエッチングのい
ずれでもよい。
メサ分離を行う。レジストパターニングの後、コンタク
ト層１０、活性層９、およびバッファ層８までをエッチ
ングし、多孔質Ｓｉ層６を露出させる。この時のエッチ
ングはドライエッチングまたはウエットエッチングのい
ずれでもよい。
【００２５】次に、図１（ｆ）に示すように、全面にＳ
ｉＯ2 などの絶縁膜１１を、スパッタリング法、ＣＶＤ
法などによって１００〜５００ｎｍ程度成膜することに
よって、ゲートパターン用マスク１２をフォトレジスト
によって形成する。これを用いて絶縁膜１１、コンタク
ト層１０、および活性層９の一部までを連続にエッチン
グする。絶縁膜１１のエッチングはＢＨＦなどのウエッ
トエッチングが望ましい。コンタクト層１０および活性
層９は燐酸系、硝酸系などのウエットエッチングが望ま
しい。
ｉＯ2 などの絶縁膜１１を、スパッタリング法、ＣＶＤ
法などによって１００〜５００ｎｍ程度成膜することに
よって、ゲートパターン用マスク１２をフォトレジスト
によって形成する。これを用いて絶縁膜１１、コンタク
ト層１０、および活性層９の一部までを連続にエッチン
グする。絶縁膜１１のエッチングはＢＨＦなどのウエッ
トエッチングが望ましい。コンタクト層１０および活性
層９は燐酸系、硝酸系などのウエットエッチングが望ま
しい。
【００２６】次に、図１（ｇ）に示すように、ゲートと
なる金属膜１３を蒸着によって成膜し、リフトオフを行
う。金属膜１３はＴｉなどのバリアメタルとＡｌなどの
低抵抗金属の積層構造とし、膜厚は１００〜５００ｎｍ
とする。
なる金属膜１３を蒸着によって成膜し、リフトオフを行
う。金属膜１３はＴｉなどのバリアメタルとＡｌなどの
低抵抗金属の積層構造とし、膜厚は１００〜５００ｎｍ
とする。
【００２７】次に、図１（ｈ）に示すように、ソース・
ドレイン電極のパターン用マスクをフォトレジストによ
って形成して絶縁膜１１を除去した後、ソース・ドレイ
ンとなる金属１４を蒸着などにより成膜し、リフトオフ
することによって形成する。この金属はＡｕ／ＡｕＧｅ
などの積層膜である。ソース・ドレイン金属１４を熱処
理によってコンタクト層１０とオーミックコンタクトと
なるようにする。熱処理は例えば水素雰囲気で４５０℃
で８分程度行う。
ドレイン電極のパターン用マスクをフォトレジストによ
って形成して絶縁膜１１を除去した後、ソース・ドレイ
ンとなる金属１４を蒸着などにより成膜し、リフトオフ
することによって形成する。この金属はＡｕ／ＡｕＧｅ
などの積層膜である。ソース・ドレイン金属１４を熱処
理によってコンタクト層１０とオーミックコンタクトと
なるようにする。熱処理は例えば水素雰囲気で４５０℃
で８分程度行う。
【００２８】次に、多孔質Ｓｉ領域６をＣｕなどの金属
で置換する。方法は、例えばＮＨ4Ｆ（４Ｍ）＋Ｃｕ
（ＮＯ2 ）2 （１Ｍ）の上澄み液中に基板を浸漬して放
置するなどである。この場合、露出した多孔質Ｓｉ部が
エッチングされると同時に、Ｃｕで置換メッキされる。
多孔質Ｓｉは表面積が大きいためエッチングが早く進行
するが、シリコンブリッジ部７を含めてバルクＳｉ部は
進行が遅くなる。これによって、シリコンブリッジを残
したまま、基板１との間の多孔質Ｓｉ領域６のみを金属
に置き換えた構造とする。置換後の金属は空隙が残るよ
うに、水素中、もしくは真空中でアニールする。これが
シリコンブリッジのストレス緩衝層、およびその上のデ
バイスの放熱層となる。
で置換する。方法は、例えばＮＨ4Ｆ（４Ｍ）＋Ｃｕ
（ＮＯ2 ）2 （１Ｍ）の上澄み液中に基板を浸漬して放
置するなどである。この場合、露出した多孔質Ｓｉ部が
エッチングされると同時に、Ｃｕで置換メッキされる。
多孔質Ｓｉは表面積が大きいためエッチングが早く進行
するが、シリコンブリッジ部７を含めてバルクＳｉ部は
進行が遅くなる。これによって、シリコンブリッジを残
したまま、基板１との間の多孔質Ｓｉ領域６のみを金属
に置き換えた構造とする。置換後の金属は空隙が残るよ
うに、水素中、もしくは真空中でアニールする。これが
シリコンブリッジのストレス緩衝層、およびその上のデ
バイスの放熱層となる。
【００２９】図５は、上述のようにして形成した電界効
果型トランジスタを平面視した状態を示す図である。基
板１上に、金属を含浸させた多孔質化領域６の上面部分
が帯状に複数形成され、この多孔質化領域６の間に、化
合物半導体膜９が形成され、この化合物半導体膜９上に
ゲート電極１３とソース・ドレイン電極１４が配置され
る。
果型トランジスタを平面視した状態を示す図である。基
板１上に、金属を含浸させた多孔質化領域６の上面部分
が帯状に複数形成され、この多孔質化領域６の間に、化
合物半導体膜９が形成され、この化合物半導体膜９上に
ゲート電極１３とソース・ドレイン電極１４が配置され
る。
【００３０】
【発明の効果】以上のように、本発明に係る電界効果型
トランジスタの形成方法では、シリコン基板の表面部に
多孔質領域を形成して化合物半導体膜を形成した後に、
この多孔質化領域以外の領域上の化合物半導体膜を用い
てトランジスタを形成することから、シリコン基板上に
成長させるＧａＡｓ層の格子定数の差に起因するストレ
スを軽減できる。そのため、クラックなどによる歩留ま
り低下が減少し、また大口径基板でのデバイス製造が可
能である。また、多孔質領域に熱伝導性の良い金属（Ｃ
ｕなど）を埋めることで、デバイスの放熱性なども向上
する。
トランジスタの形成方法では、シリコン基板の表面部に
多孔質領域を形成して化合物半導体膜を形成した後に、
この多孔質化領域以外の領域上の化合物半導体膜を用い
てトランジスタを形成することから、シリコン基板上に
成長させるＧａＡｓ層の格子定数の差に起因するストレ
スを軽減できる。そのため、クラックなどによる歩留ま
り低下が減少し、また大口径基板でのデバイス製造が可
能である。また、多孔質領域に熱伝導性の良い金属（Ｃ
ｕなど）を埋めることで、デバイスの放熱性なども向上
する。
【図１】本発明に係る電界効果型トランジスタの形成方
法を示す工程図である。
法を示す工程図である。
【図２】本発明に係る電界効果型トランジスタの一形成
工程における平面図である
工程における平面図である
【図３】図２中のＡ−Ａ' 線断面図である。
【図４】図２中のＢ−Ｂ' 線断面図である。
【図５】本発明に係る形成方法により形成した電界効果
型トランジスタの平面図である。
型トランジスタの平面図である。
【図６】従来の電界効果型トランジスタの製造工程を示
す図である。
す図である。
１‥‥‥シリコンＳｉ基板、６‥‥‥多孔質領域、８‥
‥‥バッファ層、９‥‥‥活性層、１０‥‥‥コンタク
ト層、１３‥‥‥ゲート電極、１４‥‥‥ソース・ドレ
イン電極
‥‥バッファ層、９‥‥‥活性層、１０‥‥‥コンタク
ト層、１３‥‥‥ゲート電極、１４‥‥‥ソース・ドレ
イン電極
Claims (1)
- 【請求項１】 表面部に多孔質領域が選択的に形成され
たシリコン基板上に化合物半導体膜を形成して、この多
孔質領域上の化合物半導体膜を除去し、残った化合物半
導体膜を用いて電界効果型トランジスタを形成した後、
前記多孔質領域に金属を含浸させることを特徴とする電
界効果型トランジスタの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1709198A JPH11214409A (ja) | 1998-01-29 | 1998-01-29 | 電界効果型トランジスタの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1709198A JPH11214409A (ja) | 1998-01-29 | 1998-01-29 | 電界効果型トランジスタの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214409A true JPH11214409A (ja) | 1999-08-06 |
Family
ID=11934328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1709198A Pending JPH11214409A (ja) | 1998-01-29 | 1998-01-29 | 電界効果型トランジスタの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214409A (ja) |
-
1998
- 1998-01-29 JP JP1709198A patent/JPH11214409A/ja active Pending
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