JPS6284554A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6284554A JPS6284554A JP22410285A JP22410285A JPS6284554A JP S6284554 A JPS6284554 A JP S6284554A JP 22410285 A JP22410285 A JP 22410285A JP 22410285 A JP22410285 A JP 22410285A JP S6284554 A JPS6284554 A JP S6284554A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、基板上に単結晶成長した領域に素子を形成す
る集積回路に関するものである。
る集積回路に関するものである。
最近、光素子とエレクトロニクス素子を一つの基板の上
にモノリシックに集積した、いわゆるＱｐｔｏ−Ｅｌｅ
ｃｔｒｏｎｉｃｓ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔ（以下０ＢＩＣという）が開発されている。
にモノリシックに集積した、いわゆるＱｐｔｏ−Ｅｌｅ
ｃｔｒｏｎｉｃｓ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔ（以下０ＢＩＣという）が開発されている。
第６図は従来例のモノリシック０ＥＩＣの概略構成図で
、この０ＥＩＣにおいて光素子とエレクトロニクス素子
を分離するためにメサ状または溝状の構造を採用してい
る。
、この０ＥＩＣにおいて光素子とエレクトロニクス素子
を分離するためにメサ状または溝状の構造を採用してい
る。
１チップ上に少数の素子を集積する場合にはその収率は
問題にならないが、集積度が高くなるにつれて相互配線
も断線等のため収率は著しく低下する。さらに、第６図
に示すモノリシック０ＥＩＣの様に凹凸の大きな集積回
路では、露光プロセスでの焦点ボケや端部でのホトレジ
ストの膜ベリのため、微細な加工や高収率のエツチング
の加工が不可能であった。
問題にならないが、集積度が高くなるにつれて相互配線
も断線等のため収率は著しく低下する。さらに、第６図
に示すモノリシック０ＥＩＣの様に凹凸の大きな集積回
路では、露光プロセスでの焦点ボケや端部でのホトレジ
ストの膜ベリのため、微細な加工や高収率のエツチング
の加工が不可能であった。
上記の従来技術の問題点は、光素子を形成する単結晶層
とエレクトロニクス素子を形成する単結晶層を各々のデ
バイス領域で表面まで露出していたためにメサ状、溝状
の表面構造が形成されるのを余儀なくされていたことで
ある。
とエレクトロニクス素子を形成する単結晶層を各々のデ
バイス領域で表面まで露出していたためにメサ状、溝状
の表面構造が形成されるのを余儀なくされていたことで
ある。
本発明は上記の実情に鑑みなされたものでエレクトロニ
クス素子と光素子を高密度にモノリシックに集積し、し
かも配線の断線による収率低下をなくした高性能かつ高
収率の集積回路を提供することを目的とする。本発明の
構成は少なくとも２つの半導体結晶層または１つの半導
体結晶層と単結晶基板上に２種類の素子を形成した集積
回路を構成する時に上部の半導体層の素子形成領域部分
を単結晶領域とし、その他のいわゆるフィールド部分は
多結晶かアモルファスとすることにより、素子間の相互
配線を大きな段差を横切ることなしに行うことができる
ようにしたものである。
クス素子と光素子を高密度にモノリシックに集積し、し
かも配線の断線による収率低下をなくした高性能かつ高
収率の集積回路を提供することを目的とする。本発明の
構成は少なくとも２つの半導体結晶層または１つの半導
体結晶層と単結晶基板上に２種類の素子を形成した集積
回路を構成する時に上部の半導体層の素子形成領域部分
を単結晶領域とし、その他のいわゆるフィールド部分は
多結晶かアモルファスとすることにより、素子間の相互
配線を大きな段差を横切ることなしに行うことができる
ようにしたものである。
上部の半導体層の素子形成単結晶領域と連続して多結晶
またはアモルファスの非単結晶領域を残置し、その上に
上記単結晶素子形成領域と電気的に接触した導電性薄膜
を設けて配線を行う構造をとる。この配線は少なくとも
上記非単結晶領域上に設けられた絶縁膜上に設けること
も可能であるが、非単結晶薄膜の抵抗が大きい場合は絶
縁膜なしに直接、導電性薄膜を前記非単結晶領域に接触
させて配に接触した領域のみ良質の結晶とし７て成長し
、絶縁膜上は多結晶またはアモルファス状の膜として成
長するので選択的に素子形成単結晶領域を形成しそれに
連続して非単結晶領域を形成することができる。本発明
の集積回路では表面に凹凸をなるべく作らない構造が望
ましいので基板または下層の半導体結晶領域に形成した
素子へのオーム性接触等の電気接続も上部半導体層を通
して行うことが望ましい。
またはアモルファスの非単結晶領域を残置し、その上に
上記単結晶素子形成領域と電気的に接触した導電性薄膜
を設けて配線を行う構造をとる。この配線は少なくとも
上記非単結晶領域上に設けられた絶縁膜上に設けること
も可能であるが、非単結晶薄膜の抵抗が大きい場合は絶
縁膜なしに直接、導電性薄膜を前記非単結晶領域に接触
させて配に接触した領域のみ良質の結晶とし７て成長し
、絶縁膜上は多結晶またはアモルファス状の膜として成
長するので選択的に素子形成単結晶領域を形成しそれに
連続して非単結晶領域を形成することができる。本発明
の集積回路では表面に凹凸をなるべく作らない構造が望
ましいので基板または下層の半導体結晶領域に形成した
素子へのオーム性接触等の電気接続も上部半導体層を通
して行うことが望ましい。
このために、前記の基板または下層の半導体結晶と接触
した領域でオーム性接触を有するように設計すると凹凸
なしに下層の素子に電気接続できるという利点を生ずる
。
した領域でオーム性接触を有するように設計すると凹凸
なしに下層の素子に電気接続できるという利点を生ずる
。
以上をまとめて整理すると、本発明は以下に示す構成の
半導体装置を提供することにより、従来の技術的問題を
解決するものである。
半導体装置を提供することにより、従来の技術的問題を
解決するものである。
すなわち、
（１）基板と、該基板上に単結晶領域と非単結晶領域と
が連続して設けられた第１の半導体薄膜と、該薄膜の単
結晶領域の少なくとも一部と電気的に接触した導電性薄
膜とで少なくとも構成され、該導電性薄膜は前記非単結
晶領域上まで延在して電気的結線を形成していることを
特徴とする半導体装置。
が連続して設けられた第１の半導体薄膜と、該薄膜の単
結晶領域の少なくとも一部と電気的に接触した導電性薄
膜とで少なくとも構成され、該導電性薄膜は前記非単結
晶領域上まで延在して電気的結線を形成していることを
特徴とする半導体装置。
（２）前記導電性薄膜は第１の絶縁膜を介して前記非単
結晶領域上まで延在して電気結線を形成していることを
特徴とする前項（１）に記載の半導体装置。
結晶領域上まで延在して電気結線を形成していることを
特徴とする前項（１）に記載の半導体装置。
（３） 前記基板は単結晶基板またはその表面に半導
体の結晶薄膜が設けられた基板であり、前記非単結晶領
域は基板上に更に設けられた第２の絶縁膜上に堆積され
、前記単結晶領域は該第２の絶縁膜の開口部に表面を露
出した単結晶基板または前記結晶薄膜と接触する接触領
域を有することを特徴とする前項（１）に記載の半導体
装置。
体の結晶薄膜が設けられた基板であり、前記非単結晶領
域は基板上に更に設けられた第２の絶縁膜上に堆積され
、前記単結晶領域は該第２の絶縁膜の開口部に表面を露
出した単結晶基板または前記結晶薄膜と接触する接触領
域を有することを特徴とする前項（１）に記載の半導体
装置。
（４）前記単結晶領域は複数個設けられ、前記単結晶基
板の前記接触領域または前記第２の単結晶薄膜の接触領
域とオーム性接触を有する領域と、整流性接合を有する
かまたは領域内に整流性接合を有する領域とから成るこ
とを特徴とする半導体装置。である。
板の前記接触領域または前記第２の単結晶薄膜の接触領
域とオーム性接触を有する領域と、整流性接合を有する
かまたは領域内に整流性接合を有する領域とから成るこ
とを特徴とする半導体装置。である。
次に、本発明の実施例について説明する。
第１図は、本発明の第１の実施例の概略構成図で、半導
体結晶基板ｌＯの上に第２の絶縁膜１）が設けられてお
り、第２の絶縁膜ｌｌ中に開口１）ｇが設けられている
。所は上部半導体薄膜であり、上記開口１）ｇを介して
半導体結晶基板１０と接触している部分１０１は単結晶
領域となっており、単結晶領域１０１と隣接している半
導体薄膜…の部分は多結晶領域１０２となっており、さ
らに単結晶領域１０１より離れた部分はアモルファス状
の領域１０８である。単結晶領域１０１への配線は導電
性薄膜１２０を絶縁膜１２１を介するかまたは半導体薄
膜…へ直接接触させて形成することによって行われる。
体結晶基板ｌＯの上に第２の絶縁膜１）が設けられてお
り、第２の絶縁膜ｌｌ中に開口１）ｇが設けられている
。所は上部半導体薄膜であり、上記開口１）ｇを介して
半導体結晶基板１０と接触している部分１０１は単結晶
領域となっており、単結晶領域１０１と隣接している半
導体薄膜…の部分は多結晶領域１０２となっており、さ
らに単結晶領域１０１より離れた部分はアモルファス状
の領域１０８である。単結晶領域１０１への配線は導電
性薄膜１２０を絶縁膜１２１を介するかまたは半導体薄
膜…へ直接接触させて形成することによって行われる。
半導体薄膜側がガリウムヒ素またはガリウムリン等の半
絶縁性基板を実現することのできるような材料である場
合は、多結晶領域１０２またはアモルファス状の領域１
０Ｂは絶縁膜１）に次ぐ高抵抗特性を示すので配線１２
０がそのまま接触しても通常の回路動作を損うｉ′！ど
の電流は流れない。
絶縁性基板を実現することのできるような材料である場
合は、多結晶領域１０２またはアモルファス状の領域１
０Ｂは絶縁膜１）に次ぐ高抵抗特性を示すので配線１２
０がそのまま接触しても通常の回路動作を損うｉ′！ど
の電流は流れない。
第２図は、本発明の他の実施例の概略構成図で、単結晶
領域１０１中にｐｎ接合を作るためｐ型領域１）０、Ｗ
型領域１）１を形成した例を示し、電型領域１）１は下
層の半導体基板１０に作られた領域１２とオーム性接触
を有し、この領域１２から図示はされていないが必要と
あれば導電性薄膜によるル型領域Ｉｌｌへの配線を行う
ことができる。ｐ型領域１）０への配線は半導体薄膜側
の単結晶部分の表面にはｐｎ接合が露出していないから
非単結晶領域から連続して単結晶領域まで配線を行って
もメサ型ダイオードの側面で心配されるような配線によ
る短絡現象は生じない。
領域１０１中にｐｎ接合を作るためｐ型領域１）０、Ｗ
型領域１）１を形成した例を示し、電型領域１）１は下
層の半導体基板１０に作られた領域１２とオーム性接触
を有し、この領域１２から図示はされていないが必要と
あれば導電性薄膜によるル型領域Ｉｌｌへの配線を行う
ことができる。ｐ型領域１）０への配線は半導体薄膜側
の単結晶部分の表面にはｐｎ接合が露出していないから
非単結晶領域から連続して単結晶領域まで配線を行って
もメサ型ダイオードの側面で心配されるような配線によ
る短絡現象は生じない。
下層半導体薄膜または半導体基板の領域１２からの電気
接続を実現するためには、第３図に示すように、半導体
基板の領域１２上に単結晶半導体薄膜領域１）２を形成
し、この単結晶領域１）２が前記半導体基板の領域１２
と同一導電形で互に整流性バリアを形成しない程度の仕
事関数差を持つ材料関係であれば（ル型シリコンとル型
ガリウムリン、電型ＧａＡｓ連続しているので、導電性
薄Ｊｌｌｌによる配線は大きな段差による断線を心配す
ることなく形成することができる。この場合半導体基板
の領域１２は第２に示した実施例でのｐｎダイオードの
ル型端子としての領域でもよいし、例えば、半導体基板
中に形成されたトランジスタの１領域でもよい。なお、
単結晶領域１）２と半導体基板の領域１２がそれぞれの
半導体の縮退濃度である場合はｐＸ”どちらの導電形で
もオーム性接触を得ることができる。
接続を実現するためには、第３図に示すように、半導体
基板の領域１２上に単結晶半導体薄膜領域１）２を形成
し、この単結晶領域１）２が前記半導体基板の領域１２
と同一導電形で互に整流性バリアを形成しない程度の仕
事関数差を持つ材料関係であれば（ル型シリコンとル型
ガリウムリン、電型ＧａＡｓ連続しているので、導電性
薄Ｊｌｌｌによる配線は大きな段差による断線を心配す
ることなく形成することができる。この場合半導体基板
の領域１２は第２に示した実施例でのｐｎダイオードの
ル型端子としての領域でもよいし、例えば、半導体基板
中に形成されたトランジスタの１領域でもよい。なお、
単結晶領域１）２と半導体基板の領域１２がそれぞれの
半導体の縮退濃度である場合はｐＸ”どちらの導電形で
もオーム性接触を得ることができる。
次に、具体的な材料における実施例について説明する。
基板１０がシリコンで半導体薄膜１００がガリウムリン
である場合、以下のような結果が得られている。
である場合、以下のような結果が得られている。
シリコン基板（（１００）面）上に約５０００＾の８１
０２ を成長させ一部の表面から５ｉＱｚを選択的に 除去した。この基板を化学処理、乾燥した後高真空分子
線蒸着装置中に導入し８００℃６０分の基板加熱処理を
行った。その後、基板温度を５５０℃に下げリンおよび
ガリウムのセルからそれぞれの分子線を発生させＧＬＬ
Ｐの薄膜をように開口部での断差は第６図に示した従来
例に比べて大きなものではなく、シかも、滑かであった
。このＧ５１Ｐ薄膜中には電型不純物としてのｓｉが約
１０１７個／−添加されており単結晶部分では不純物濃
度に相当するキャリア濃度を観測することができた。
０２ を成長させ一部の表面から５ｉＱｚを選択的に 除去した。この基板を化学処理、乾燥した後高真空分子
線蒸着装置中に導入し８００℃６０分の基板加熱処理を
行った。その後、基板温度を５５０℃に下げリンおよび
ガリウムのセルからそれぞれの分子線を発生させＧＬＬ
Ｐの薄膜をように開口部での断差は第６図に示した従来
例に比べて大きなものではなく、シかも、滑かであった
。このＧ５１Ｐ薄膜中には電型不純物としてのｓｉが約
１０１７個／−添加されており単結晶部分では不純物濃
度に相当するキャリア濃度を観測することができた。
一方、５ｉＯｚ上のＧａＰはシート抵抗がｌＯ兜ｌＯΩ
／口程度であり、この膜の上に電気配線を行っても電気
特性に大きな支障を与えるほどの抵抗にはならなかった
。ＧａＰの他ＫＳｉ上に単結晶の成長が可能な半導体薄
膜としてＧａ Ａ ｓおよびＡｚＰがあり、これらの材
料に対しても５ｉ０２上での半導体薄膜の抵抗値は単結
晶の値に比べて著しく大きい値を示した。
／口程度であり、この膜の上に電気配線を行っても電気
特性に大きな支障を与えるほどの抵抗にはならなかった
。ＧａＰの他ＫＳｉ上に単結晶の成長が可能な半導体薄
膜としてＧａ Ａ ｓおよびＡｚＰがあり、これらの材
料に対しても５ｉ０２上での半導体薄膜の抵抗値は単結
晶の値に比べて著しく大きい値を示した。
第４図は、ｓｉゲートＭＯ８ＦＥＴを形成し、ｓｉ基板
上のＧａＰ薄膜Ｉ Ａ Ｅ Ｄを形成した実施例の概略
構成図である。ＳｉゲートＭＯ８ＦＥＴはｐ型（１００
）面０．５〜ｌΩ・側のｓｉ基板中に形成されている。
上のＧａＰ薄膜Ｉ Ａ Ｅ Ｄを形成した実施例の概略
構成図である。ＳｉゲートＭＯ８ＦＥＴはｐ型（１００
）面０．５〜ｌΩ・側のｓｉ基板中に形成されている。
フィールド酸化膜１）は６ｏｏｏＸ１ｓｉゲー）ＭＯＳ
ＦＥＴのゲート絶縁膜２０は２００Ａ、ポリシリコンゲ
ー）２１Ｘ ２２は５０００＾、Ｃソース・ドレイン１
２．１８．１４．１５は０．５５μ鴇の接合深さを有す
る。各ＭＯ８ＦＥＴのソース・ドレイン上の８ｉ０２に
開口を設け、上記の方法に従っ、てＧｚＰ薄膜を約’ｌ
、ｐｍ成長させた。
ＦＥＴのゲート絶縁膜２０は２００Ａ、ポリシリコンゲ
ー）２１Ｘ ２２は５０００＾、Ｃソース・ドレイン１
２．１８．１４．１５は０．５５μ鴇の接合深さを有す
る。各ＭＯ８ＦＥＴのソース・ドレイン上の８ｉ０２に
開口を設け、上記の方法に従っ、てＧｚＰ薄膜を約’ｌ
、ｐｍ成長させた。
ＧａＰ薄膜は電型不純物を約１０１７個／ｄ添加されて
いてル型となりている。ドレインまたはソース１２上の
単結晶ＧａＰ領域１００中には亜鉛と酸素を選択拡散し
て形成されたρ旙接合を設けである。３′＋ソース・ド
レインｌｆ３．１４．１５ の開口部に形成されたル型
単結晶ＧｇＰ上にはオーミック′ＢＬ極１）２．１２８
．１２４が設けられている。これらの配線は各トランジ
スタのソースドレイン領域と集積回路の他の部分の配線
として用いられている。ｐｎ接合を構成するＰ型頭域１
）０上に設けられた導電性薄膜１２５は＆ 基板上に集
積されたＧｇＰ Ｌ Ｅ Ｄのアノード端子として使用
される。図中には２つのトランジスタと１つのＬＥＤｔ
、か示していないが領域１）０．１）１で構成されるＬ
ＥＤ ＤＬは基ｉ域１２．１８および絶縁ゲート２１
で構成されるＦ’ｇＴＱムで選択駆動される。基板、
領域１４．１５、絶縁ゲート２２で構成されるＦＥＴＱ
ａ は集積回路中のトランジスタの代表として示され
ている。第４図の実施例で説明したＳｉゲートＭＯ８Ｆ
ＥＴ上にＧａＰを成長させてＧｅＬＰ薄膜を除去せずに
配線した集積素子の特性は第５図の出力特性に示される
ように、直流特性の劣化がなく集積回路中のエレン）ｏ
ニクス素子として十分使えることが明らかとなった。
いてル型となりている。ドレインまたはソース１２上の
単結晶ＧａＰ領域１００中には亜鉛と酸素を選択拡散し
て形成されたρ旙接合を設けである。３′＋ソース・ド
レインｌｆ３．１４．１５ の開口部に形成されたル型
単結晶ＧｇＰ上にはオーミック′ＢＬ極１）２．１２８
．１２４が設けられている。これらの配線は各トランジ
スタのソースドレイン領域と集積回路の他の部分の配線
として用いられている。ｐｎ接合を構成するＰ型頭域１
）０上に設けられた導電性薄膜１２５は＆ 基板上に集
積されたＧｇＰ Ｌ Ｅ Ｄのアノード端子として使用
される。図中には２つのトランジスタと１つのＬＥＤｔ
、か示していないが領域１）０．１）１で構成されるＬ
ＥＤ ＤＬは基ｉ域１２．１８および絶縁ゲート２１
で構成されるＦ’ｇＴＱムで選択駆動される。基板、
領域１４．１５、絶縁ゲート２２で構成されるＦＥＴＱ
ａ は集積回路中のトランジスタの代表として示され
ている。第４図の実施例で説明したＳｉゲートＭＯ８Ｆ
ＥＴ上にＧａＰを成長させてＧｅＬＰ薄膜を除去せずに
配線した集積素子の特性は第５図の出力特性に示される
ように、直流特性の劣化がなく集積回路中のエレン）ｏ
ニクス素子として十分使えることが明らかとなった。
以上詳細に説明したように、本発明は少なくとも２つの
半導体結晶層または１つの半導体結晶層と単結晶基板上
に２種類の素子を形成した集積回路を構成するときに、
上部の半導体層の素子形成領域部分を単結晶領域としそ
の他のフィールド部分は多結晶かあるいはアモルファス
とし素子間の相互配線を大きな段差を横切ることなく行
えるようにすることによりエレクトロニクス素子と、光
素子を高密度にモノリシックに集積することを可能とし
た優れた効果を有するものである。
半導体結晶層または１つの半導体結晶層と単結晶基板上
に２種類の素子を形成した集積回路を構成するときに、
上部の半導体層の素子形成領域部分を単結晶領域としそ
の他のフィールド部分は多結晶かあるいはアモルファス
とし素子間の相互配線を大きな段差を横切ることなく行
えるようにすることによりエレクトロニクス素子と、光
素子を高密度にモノリシックに集積することを可能とし
た優れた効果を有するものである。
さらに、配線の断線による収率の低下をきたさない高性
能、高収率の集積回路を実現することができる。
能、高収率の集積回路を実現することができる。
第１図は本発明の一実施例の概略構成図、第２図は本発
明の他の実施例の概略構成図、第８図は本発明のさらに
他の実施例の概略構成図、第４図゛は本発明のさらに他
の実施例の概略構図、第５図は本発明の集積素子の出力
特性を説明するための図、第６図は従来例の素子の概略
構図である。 図中、ＩＯは半導体基板、１）は絶縁膜、１）αは開口
、１２は半導体基板の領域、１８．１４．１５は夫々？
ソース・ドレイン、２０はゲート絶縁膜、２１．２２は
夫々絶縁ゲート、１００は上部半導体膜、ｌＯｌは単結
晶領域、１０２は多結晶領域、１０８はアモルファス状
領域、１）０はｐ属領域、１）１はル型領域、１）２は
単結晶領域、１２０は導電線薄膜、１２１は絶縁膜、１
２２．１２８．１２４は夫々オーミック電極、１８０は
半絶縁ＧａＡｓ基板、１８１はＭＱＷｔ／−ザ、１３２
はＦ Ｆｉ Ｔ −１゜１３ｆ３ Ｊｄ Ｆ Ｅ Ｔ
−２テある。 １” し−一一一一 第４図 第５図
明の他の実施例の概略構成図、第８図は本発明のさらに
他の実施例の概略構成図、第４図゛は本発明のさらに他
の実施例の概略構図、第５図は本発明の集積素子の出力
特性を説明するための図、第６図は従来例の素子の概略
構図である。 図中、ＩＯは半導体基板、１）は絶縁膜、１）αは開口
、１２は半導体基板の領域、１８．１４．１５は夫々？
ソース・ドレイン、２０はゲート絶縁膜、２１．２２は
夫々絶縁ゲート、１００は上部半導体膜、ｌＯｌは単結
晶領域、１０２は多結晶領域、１０８はアモルファス状
領域、１）０はｐ属領域、１）１はル型領域、１）２は
単結晶領域、１２０は導電線薄膜、１２１は絶縁膜、１
２２．１２８．１２４は夫々オーミック電極、１８０は
半絶縁ＧａＡｓ基板、１８１はＭＱＷｔ／−ザ、１３２
はＦ Ｆｉ Ｔ −１゜１３ｆ３ Ｊｄ Ｆ Ｅ Ｔ
−２テある。 １” し−一一一一 第４図 第５図
Claims (4)
- （１）基板と、該基板上に単結晶領域と非単結晶領域と
が連続して設けられた第１の半導体薄膜と、該薄膜の単
結晶領域の少なくとも一部と電気的に接触した導電性薄
膜とで少なくとも構成され、該導電性薄膜は前記非単結
晶領域上まで延在して電気的結線を形成していることを
特徴とする半導体装置。 - （２）前記導電性薄膜は第１の絶縁膜を介して前記非単
結晶領域上まで延在して電気結線を形成していることを
特徴とする特許請求の範囲第（１）項記載の半導体装置
。 - （３）前記基板は単結晶基板またはその表面に半導体の
結晶薄膜が設けられた基板であり、前記非単結晶領域は
前記基板上に更に設けられた第２の絶縁膜上に堆積され
、前記単結晶領域は該第２の絶縁膜の開口部に表面を露
出した単結晶基板または前記結晶薄膜と接触する接触領
域を有することを特徴とする特許請求の範囲第（１）項
記載の半導体装置。 - （４）前記単結晶領域は複数個設けられ、前記単結晶基
板の前記接触領域または前記第２の単結晶薄膜の接触領
域とオーム性接触を有する領域と、整流性接合を有する
かまたは領域内に整流性接合を有する領域とから成るこ
とを特徴とする特許請求の範囲第（１）項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224102A JPH0789582B2 (ja) | 1985-10-08 | 1985-10-08 | 光―電子集積回路構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224102A JPH0789582B2 (ja) | 1985-10-08 | 1985-10-08 | 光―電子集積回路構造の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284554A true JPS6284554A (ja) | 1987-04-18 |
| JPH0789582B2 JPH0789582B2 (ja) | 1995-09-27 |
Family
ID=16808572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60224102A Expired - Lifetime JPH0789582B2 (ja) | 1985-10-08 | 1985-10-08 | 光―電子集積回路構造の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789582B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338278A (en) * | 1976-09-20 | 1978-04-08 | Fujitsu Ltd | Semiconductor device |
| JPS5694622A (en) * | 1979-12-27 | 1981-07-31 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5834943A (ja) * | 1981-08-26 | 1983-03-01 | Nec Corp | 半導体装置の製造方法 |
| JPS59228715A (ja) * | 1983-06-10 | 1984-12-22 | Fujitsu Ltd | 選択的エピタキシヤル成長方法 |
-
1985
- 1985-10-08 JP JP60224102A patent/JPH0789582B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338278A (en) * | 1976-09-20 | 1978-04-08 | Fujitsu Ltd | Semiconductor device |
| JPS5694622A (en) * | 1979-12-27 | 1981-07-31 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5834943A (ja) * | 1981-08-26 | 1983-03-01 | Nec Corp | 半導体装置の製造方法 |
| JPS59228715A (ja) * | 1983-06-10 | 1984-12-22 | Fujitsu Ltd | 選択的エピタキシヤル成長方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789582B2 (ja) | 1995-09-27 |
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