JPH0773109B2 - 半導体デバイス製造方法 - Google Patents
半導体デバイス製造方法Info
- Publication number
- JPH0773109B2 JPH0773109B2 JP4094970A JP9497092A JPH0773109B2 JP H0773109 B2 JPH0773109 B2 JP H0773109B2 JP 4094970 A JP4094970 A JP 4094970A JP 9497092 A JP9497092 A JP 9497092A JP H0773109 B2 JPH0773109 B2 JP H0773109B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- etching
- mask
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 23
- 229910052738 indium Inorganic materials 0.000 claims description 9
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 150000002739 metals Chemical class 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 3
- 238000000034 method Methods 0.000 description 28
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 238000000059 patterning Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000005693 optoelectronics Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- FPIPGXGPPPQFEQ-OVSJKPMPSA-N all-trans-retinol Chemical compound OC\C=C(/C)\C=C\C=C(/C)\C=C\C1=C(C)CCCC1(C)C FPIPGXGPPPQFEQ-OVSJKPMPSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- -1 AuBe and AuGe Chemical class 0.000 description 1
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000011717 all-trans-retinol Substances 0.000 description 1
- 235000019169 all-trans-retinol Nutrition 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000001314 profilometry Methods 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスの製造
方法に関し、特に、少なくとも一つのインジウム含有ヘ
テロエピタキシャル半導体層を有するデバイスの製造方
法に関する。
方法に関し、特に、少なくとも一つのインジウム含有ヘ
テロエピタキシャル半導体層を有するデバイスの製造方
法に関する。
【０００２】
【従来の技術】ヘテロ接合バイポーラトランジスタ（Ｈ
ＢＴ）のようなインジウム含有（通常ＩｎＰ系）半導体
デバイスは、従来のＧａＡｓ系デバイスに比べて重要な
長所を有することが知られている。例えば、ＧａＡｓ系
によるＨＢＴに対するＩｎＰ系ＨＢＴの長所として、高
速動作、低ターンオン電圧（従って低電力動作）、スケ
ーラビリティ、高基板熱伝導率等が挙げられる。さら
に、ＩｎＰ系ＨＢＴは、産業的に重要な１．３〜１．５
５μm波長帯で動作するＩｎＰ系レーザ及び他の光エレ
クトロニクス構成要素と、より簡単に集積化することが
可能である。ＩｎＰ系ＨＢＴに関する紹介記事について
は、例えば、A.F.J.Leviらによる、Proceedings of the
2nd International Conference on InP and Related M
aterials, Denver, Colorado, pp. 6-12、１９９０年４
月が挙げられる。
ＢＴ）のようなインジウム含有（通常ＩｎＰ系）半導体
デバイスは、従来のＧａＡｓ系デバイスに比べて重要な
長所を有することが知られている。例えば、ＧａＡｓ系
によるＨＢＴに対するＩｎＰ系ＨＢＴの長所として、高
速動作、低ターンオン電圧（従って低電力動作）、スケ
ーラビリティ、高基板熱伝導率等が挙げられる。さら
に、ＩｎＰ系ＨＢＴは、産業的に重要な１．３〜１．５
５μm波長帯で動作するＩｎＰ系レーザ及び他の光エレ
クトロニクス構成要素と、より簡単に集積化することが
可能である。ＩｎＰ系ＨＢＴに関する紹介記事について
は、例えば、A.F.J.Leviらによる、Proceedings of the
2nd International Conference on InP and Related M
aterials, Denver, Colorado, pp. 6-12、１９９０年４
月が挙げられる。
【０００３】
【発明が解決しようとする課題】インジウム含有半導体
デバイスの物理の解明と、それらのデバイスに必要とさ
れる多層構造のエピタキシャル成長方法については検討
が進んでいる一方、ＩｎＰ系ＨＢＴの従来プロセス方法
は工業的に導入するには適していない。従って、デバイ
スの集積化への要求を満たし、特に臨界的なアライメン
ト行程を必要とせず、長所となるデバイスの特性を実現
することによって、工業的に導入するのに適した、イン
ジウム含有ＨＢＴの製造方法が望まれる。本発明はその
ような方法に関する。
デバイスの物理の解明と、それらのデバイスに必要とさ
れる多層構造のエピタキシャル成長方法については検討
が進んでいる一方、ＩｎＰ系ＨＢＴの従来プロセス方法
は工業的に導入するには適していない。従って、デバイ
スの集積化への要求を満たし、特に臨界的なアライメン
ト行程を必要とせず、長所となるデバイスの特性を実現
することによって、工業的に導入するのに適した、イン
ジウム含有ＨＢＴの製造方法が望まれる。本発明はその
ような方法に関する。
【０００４】
【定義と語彙】“コンタクト金属層”とは、半導体デバ
イスと接触するのに有効なあらゆる金属層のことで、例
としては、ＡｕＢｅ及びＡｕＧｅのようなＡｕ含有金
属、ケイ化タングステンのようなＷ含有金属である。
イスと接触するのに有効なあらゆる金属層のことで、例
としては、ＡｕＢｅ及びＡｕＧｅのようなＡｕ含有金
属、ケイ化タングステンのようなＷ含有金属である。
【０００５】“マスク金属層”とは、ドライエッチング
媒体中でのエッチングに対し、十分な耐性を有する金属
層である。
媒体中でのエッチングに対し、十分な耐性を有する金属
層である。
【０００６】“十分な耐性を有する”とは、ドライエッ
チング媒体中において、材料のエッチング速度が十分低
いために、相応するエッチング段階の完了時にその材料
の少なくとも一部が残存することを意味する。図解的に
示すと、半導体層の一部を覆う金属層を、ドライエッチ
ング媒体中でエッチングする際に、エッチング段階の完
了時に金属層厚が零まで減少してしまわない場合に、
“エッチングに十分な耐性を有する”と定義する。
チング媒体中において、材料のエッチング速度が十分低
いために、相応するエッチング段階の完了時にその材料
の少なくとも一部が残存することを意味する。図解的に
示すと、半導体層の一部を覆う金属層を、ドライエッチ
ング媒体中でエッチングする際に、エッチング段階の完
了時に金属層厚が零まで減少してしまわない場合に、
“エッチングに十分な耐性を有する”と定義する。
【０００７】“層のパターニング”とは、層の既定の部
分を除去し、層の一部を残存させるあらゆる操作であ
る。エッチングによる層の露出領域の除去は、従来のパ
ターニング技術によって行われる。他のパターニング技
術としては、しばしば“リフトオフ”と呼ばれる、パタ
ーン化されたプロセス層（例、パターン化されたレジス
ト層）と共に材料層を均一に成長し、適切な手段によっ
て成長材料層及びプロセス層を除去する方法である。
分を除去し、層の一部を残存させるあらゆる操作であ
る。エッチングによる層の露出領域の除去は、従来のパ
ターニング技術によって行われる。他のパターニング技
術としては、しばしば“リフトオフ”と呼ばれる、パタ
ーン化されたプロセス層（例、パターン化されたレジス
ト層）と共に材料層を均一に成長し、適切な手段によっ
て成長材料層及びプロセス層を除去する方法である。
【０００８】“インジウム含有”半導体デバイスとは、
少なくとも一つのヘテロエピタキシャル半導体層がＩｎ
を主要成分として含むような、半導体デバイス（電子デ
バイスと同様光エレクトロニクスデバイスも含む）であ
る。
少なくとも一つのヘテロエピタキシャル半導体層がＩｎ
を主要成分として含むような、半導体デバイス（電子デ
バイスと同様光エレクトロニクスデバイスも含む）であ
る。
【０００９】
【課題を解決するための手段】本発明は、特許請求の範
囲の各請求項に示されるように、パターン化された金属
層をエッチマスクとして用いる半導体層のエッチングを
含む、半導体デバイスの製造方法に関する。
囲の各請求項に示されるように、パターン化された金属
層をエッチマスクとして用いる半導体層のエッチングを
含む、半導体デバイスの製造方法に関する。
【００１０】本発明の実施例では、半導体基板上に複数
のインジウム含有ヘテロエピタキシャル層を有する半導
体を用いる。本方法ではさらに、半導体の少なくとも一
部にコンタクト金属層を成長し、コンタクト金属層をパ
ターニングし、デバイス完成のためにさらに複数の従来
の段階（例として、複数のフォトリソグラフィー、エッ
チング、金属処理、カプセル化、パッケージング）を行
うものである。本方法の特徴として、また、パターン化
されないコンタクト金属層上にマスク金属層を成長し、
２つの金属層を単一パターニング段階でパターニング
し、適切なドライエッチング媒体に、パターン化された
金属層を有する半導体を曝し、ヘテロエピタキシャル層
の少なくとも一部を除去することである。
のインジウム含有ヘテロエピタキシャル層を有する半導
体を用いる。本方法ではさらに、半導体の少なくとも一
部にコンタクト金属層を成長し、コンタクト金属層をパ
ターニングし、デバイス完成のためにさらに複数の従来
の段階（例として、複数のフォトリソグラフィー、エッ
チング、金属処理、カプセル化、パッケージング）を行
うものである。本方法の特徴として、また、パターン化
されないコンタクト金属層上にマスク金属層を成長し、
２つの金属層を単一パターニング段階でパターニング
し、適切なドライエッチング媒体に、パターン化された
金属層を有する半導体を曝し、ヘテロエピタキシャル層
の少なくとも一部を除去することである。
【００１１】本方法の実施は、Ｉｎ含有半導体デバイス
の製造に限定されることはないが、本発明のここでの実
施例としては、Ｉｎ系ＨＢＴを例とするようなデバイス
の製造方法とする。実施例は、他のＩｎ含有デバイスの
製造及びレーザのような光エレクトロニクスデバイスを
含んだデバイス製造にも、簡単に適用することができ
る。マスク金属としてはＴｉ及びＡｌが可能であるが、
Ｔｉがより好ましい。
の製造に限定されることはないが、本発明のここでの実
施例としては、Ｉｎ系ＨＢＴを例とするようなデバイス
の製造方法とする。実施例は、他のＩｎ含有デバイスの
製造及びレーザのような光エレクトロニクスデバイスを
含んだデバイス製造にも、簡単に適用することができ
る。マスク金属としてはＴｉ及びＡｌが可能であるが、
Ｔｉがより好ましい。
【００１２】
本発明の方法による実施例を、尺度構成が良く、高利
得、高遮断周波数の特性を有するＩｎＰ系ＨＢＴの製造
方法に適用する。以下に詳細に示す。
得、高遮断周波数の特性を有するＩｎＰ系ＨＢＴの製造
方法に適用する。以下に詳細に示す。
【００１３】図１に示されるように、半絶縁性ＩｎＰ基
板上に多層ヘテロエピタキシャル層が成長されている。
図中で、１１はＩｎＰ基板、１２は４００ｎｍ ｎ
+（１．５ｘ１０19ｃｍ-3）ＩｎＧａＡｓサブコレクタ
層、１３は４００ｎｍ ｎ-（６ｘ１０16ｃｍ-3）Ｉｎ
ＧａＡｓコレクタ層、１４は１５０ｎｍ ｐ+（１ｘ１
０19ｃｍ-3）ＩｎＧａＡｓベース層、１５は１０ｎｍ非
ドープＩｎＧａＡｓスペーサ層、１６は２００ｎｍ ｎ
（７．５ｘ１０17ｃｍ-3）ＡｌＩｎＡｓエミッタ層、１
７は５０ｎｍ ｎ+（１．５ｘ１０19ｃｍ-3）ＡｌＩｎ
Ａｓエミッタキャップ層、１８は２００ｎｍ ｎ+（３
ｘ１０19ｃｍ-3）ＩｎＧａＡｓエミッタキャップ層であ
る。成長は市販のＭＢＥ装置によって５００℃で行っ
た。３元系層は格子整合の、それぞれＡｌ0.48Ｉｎ0.52
Ａｓ及びＩｎ0.53Ｇａ0.47Ａｓである。Ｓｉ及びＢｅの
ソースとして、それぞれｎ及びｐドープのものを用い
る。
板上に多層ヘテロエピタキシャル層が成長されている。
図中で、１１はＩｎＰ基板、１２は４００ｎｍ ｎ
+（１．５ｘ１０19ｃｍ-3）ＩｎＧａＡｓサブコレクタ
層、１３は４００ｎｍ ｎ-（６ｘ１０16ｃｍ-3）Ｉｎ
ＧａＡｓコレクタ層、１４は１５０ｎｍ ｐ+（１ｘ１
０19ｃｍ-3）ＩｎＧａＡｓベース層、１５は１０ｎｍ非
ドープＩｎＧａＡｓスペーサ層、１６は２００ｎｍ ｎ
（７．５ｘ１０17ｃｍ-3）ＡｌＩｎＡｓエミッタ層、１
７は５０ｎｍ ｎ+（１．５ｘ１０19ｃｍ-3）ＡｌＩｎ
Ａｓエミッタキャップ層、１８は２００ｎｍ ｎ+（３
ｘ１０19ｃｍ-3）ＩｎＧａＡｓエミッタキャップ層であ
る。成長は市販のＭＢＥ装置によって５００℃で行っ
た。３元系層は格子整合の、それぞれＡｌ0.48Ｉｎ0.52
Ａｓ及びＩｎ0.53Ｇａ0.47Ａｓである。Ｓｉ及びＢｅの
ソースとして、それぞれｎ及びｐドープのものを用い
る。
【００１４】以上によって用意された半導体は、表面の
酸化物の除去と金属の付着を良好に行うために、Ａｒ+
イオン照射を行った。イオン加速電圧は、キャップ層の
損傷を避けるために、低く（例１００Ｖ）することが望
ましい。その後、従来のプロセス層（図２の２００）を
キャップ層上に形成し、従来技術によってプロセス層を
パターニングして、半導体領域（例２ｘ４μm2領域）を
露出してその領域がエミッタコンタクトとなるようにす
る。３００ｎｍのＡｕＧｅ層を、上記の表面に蒸着し、
Ｔｉを５０ｎｍ電子ビーム成長する。上記によって得ら
れた構造を図２に示す。２１及び２２は、それぞれＡｕ
Ｇｅ（コンタクト金属）層及びＴｉ（マスク金属）層で
ある。プロセス層（２００）及びその上の層２１及び２
２は、従来のリフトオフ技術によって除去され、図３の
構造が得られる。層２１及び２２の残存部は次のエッチ
ング段階でのマスクとして用いられる。
酸化物の除去と金属の付着を良好に行うために、Ａｒ+
イオン照射を行った。イオン加速電圧は、キャップ層の
損傷を避けるために、低く（例１００Ｖ）することが望
ましい。その後、従来のプロセス層（図２の２００）を
キャップ層上に形成し、従来技術によってプロセス層を
パターニングして、半導体領域（例２ｘ４μm2領域）を
露出してその領域がエミッタコンタクトとなるようにす
る。３００ｎｍのＡｕＧｅ層を、上記の表面に蒸着し、
Ｔｉを５０ｎｍ電子ビーム成長する。上記によって得ら
れた構造を図２に示す。２１及び２２は、それぞれＡｕ
Ｇｅ（コンタクト金属）層及びＴｉ（マスク金属）層で
ある。プロセス層（２００）及びその上の層２１及び２
２は、従来のリフトオフ技術によって除去され、図３の
構造が得られる。層２１及び２２の残存部は次のエッチ
ング段階でのマスクとして用いられる。
【００１５】エッチング段階には、露出したＩｎＧａＡ
ｓ層１８領域のドライエッチングが含まれ、ＣＨ4／Ｈ2
／Ａｒの放電を利用する、ＰＬＡＳＭＡ ＴＨＥＲＭ
ＳＬ７７２電子サイクロトロン共鳴（ＥＣＲ）システム
によって行われた。他のドライエッチング技術（例、反
応性イオンエッチング）も用いることが可能であるが、
ＥＣＲエッチングはその低バイアス電圧を本方法で用い
ることができるため好ましい。低バイアス電圧は、露出
した半導体表面の損傷を最小限にすることが期待でき
る。さらに、他のエッチング媒体（例、ＣＣｌ2Ｆ2含有
媒体）もある状況では可能であるが、ＣＨ4／Ｈ2／Ａｒ
は垂直な側壁が得られ、アンダーカットが十分抑制され
平坦な表面が得られるために好ましい媒体である。
ｓ層１８領域のドライエッチングが含まれ、ＣＨ4／Ｈ2
／Ａｒの放電を利用する、ＰＬＡＳＭＡ ＴＨＥＲＭ
ＳＬ７７２電子サイクロトロン共鳴（ＥＣＲ）システム
によって行われた。他のドライエッチング技術（例、反
応性イオンエッチング）も用いることが可能であるが、
ＥＣＲエッチングはその低バイアス電圧を本方法で用い
ることができるため好ましい。低バイアス電圧は、露出
した半導体表面の損傷を最小限にすることが期待でき
る。さらに、他のエッチング媒体（例、ＣＣｌ2Ｆ2含有
媒体）もある状況では可能であるが、ＣＨ4／Ｈ2／Ａｒ
は垂直な側壁が得られ、アンダーカットが十分抑制され
平坦な表面が得られるために好ましい媒体である。
【００１６】エッチング条件の具体例を以下に示す：操
作圧１ｍＴｏｒｒ、ガスフローレート３０ｓｃｃｍ、５
ＣＨ4／１７Ｈ2／８Ａｒの混合ガス、マイクロ波電力１
３０Ｗ、基板バイアス電圧はＩｎＧａＡｓ層厚の８０％
が除去されるまでは１００Ｖ、その後は７５Ｖとする。
これらの条件においては、ＩｎＧａＡｓに対するエッチ
ングレートは約５ｎｍ／ｍｉｎであり、ＡｌＩｎＡｓ及
びＴｉに対してはほぼ零となる。層１８の層厚を１００
％除去した後、他の条件はそのままでＤＣバイアスを１
５０Ｖに増加させた。この条件下で、ＡｌＩｎＡｓは約
３ｎｍ／ｍｉｎのエッチング速度でエッチングされた。
この条件下でＩｎＧａＡｓも（約８ｎｍ／ｍｉｎのエッ
チング速度で）エッチングされるため、この段階を詳細
に観察することが重要である。これは、分光測定のよう
な非接触方法が製造環境には好ましいが、例えば探針プ
ロファイロメトリーを用いることができる。マスク領域
のポリマー堆積物は、半導体エッチングの完了時に、試
料のバイアス電圧２５Ｖ、マイクロ波電力３００Ｗの、
５０ｓｃｃｍＥＣＲ Ｏ2プラズマによって除去され
る。この結果得られる構造を図４に示す。
作圧１ｍＴｏｒｒ、ガスフローレート３０ｓｃｃｍ、５
ＣＨ4／１７Ｈ2／８Ａｒの混合ガス、マイクロ波電力１
３０Ｗ、基板バイアス電圧はＩｎＧａＡｓ層厚の８０％
が除去されるまでは１００Ｖ、その後は７５Ｖとする。
これらの条件においては、ＩｎＧａＡｓに対するエッチ
ングレートは約５ｎｍ／ｍｉｎであり、ＡｌＩｎＡｓ及
びＴｉに対してはほぼ零となる。層１８の層厚を１００
％除去した後、他の条件はそのままでＤＣバイアスを１
５０Ｖに増加させた。この条件下で、ＡｌＩｎＡｓは約
３ｎｍ／ｍｉｎのエッチング速度でエッチングされた。
この条件下でＩｎＧａＡｓも（約８ｎｍ／ｍｉｎのエッ
チング速度で）エッチングされるため、この段階を詳細
に観察することが重要である。これは、分光測定のよう
な非接触方法が製造環境には好ましいが、例えば探針プ
ロファイロメトリーを用いることができる。マスク領域
のポリマー堆積物は、半導体エッチングの完了時に、試
料のバイアス電圧２５Ｖ、マイクロ波電力３００Ｗの、
５０ｓｃｃｍＥＣＲ Ｏ2プラズマによって除去され
る。この結果得られる構造を図４に示す。
【００１７】選択化学エッチング（Ｋ2Ｃｒ2Ｏ7、Ｈ2Ｏ
及びＨ3ＰＯ4含有）によって、図５に示されるように、
ＩｎＧａＡｓ層１８の下の、ＡｌＩｎＡｓ（１６、１
７）を若干アンダーカットする。これは、（後に成長さ
れる）ベースコンタクトのエミッタ１６からの分離を確
実にするために行った。特性サイズの損失を避けるため
に、アンダーカットは最小限にされることが好ましい。
例として、多くの場合に０．２μm以下のアンダーカッ
トが望ましいことが分かった。
及びＨ3ＰＯ4含有）によって、図５に示されるように、
ＩｎＧａＡｓ層１８の下の、ＡｌＩｎＡｓ（１６、１
７）を若干アンダーカットする。これは、（後に成長さ
れる）ベースコンタクトのエミッタ１６からの分離を確
実にするために行った。特性サイズの損失を避けるため
に、アンダーカットは最小限にされることが好ましい。
例として、多くの場合に０．２μm以下のアンダーカッ
トが望ましいことが分かった。
【００１８】次に、従来のレジスト層（図６の２０１）
を成長し、図６に示されるように従来リソグラフィー技
術によって窓構造をそこに設けた。上記によって用意さ
れたウェハ表面に、図７に示されるように電子ビーム蒸
着によって、１２０ｎｍのＡｕＧｅ（コンタクト金属）
層７０を成長し、その後２００ｎｍのＴｉ（マスク金
属）層７１を成長する。
を成長し、図６に示されるように従来リソグラフィー技
術によって窓構造をそこに設けた。上記によって用意さ
れたウェハ表面に、図７に示されるように電子ビーム蒸
着によって、１２０ｎｍのＡｕＧｅ（コンタクト金属）
層７０を成長し、その後２００ｎｍのＴｉ（マスク金
属）層７１を成長する。
【００１９】レジスト層２０１の（従来技術による）除
去の後（図８参照）、前述の条件とほぼ同様の条件によ
るＥＣＲエッチングによって、ベースメサを形成した。
得られた構造を図９に示す。スペーサ層１５上に配置さ
れた層７０及び層７１の部分は、セルフアラインマスク
として用いられる。さらに、マスク金属層７１は、プラ
ズマエッチング中のエミッタ−ベース接合の損傷を保護
するために用いられる。
去の後（図８参照）、前述の条件とほぼ同様の条件によ
るＥＣＲエッチングによって、ベースメサを形成した。
得られた構造を図９に示す。スペーサ層１５上に配置さ
れた層７０及び層７１の部分は、セルフアラインマスク
として用いられる。さらに、マスク金属層７１は、プラ
ズマエッチング中のエミッタ−ベース接合の損傷を保護
するために用いられる。
【００２０】その後、マスク金属層７１が従来方法（希
釈ＨＦ）によって除去され、図１０に示される構造が得
られる。図中７０１は、ベースコンタクトである。
釈ＨＦ）によって除去され、図１０に示される構造が得
られる。図中７０１は、ベースコンタクトである。
【００２１】ＡｕＧｅコレクタコンタクト（１１０）
が、クエン酸、過酸化水素水エッチング液に短時間浸し
た後、（リフトオフを用いて）サブコレクタ上に成長さ
れ、図１１に示されるように、以上によって得られた構
造を覆う、従来のパターン化されたレジスト層１１１が
形成される。その後、前述のエッチング方法によってコ
レクタメサを形成し、デバイス間が分離されるようにす
る。次に、パターン化されたレジスト層１１１が除去さ
れる。図１２に得られた構造を示す。
が、クエン酸、過酸化水素水エッチング液に短時間浸し
た後、（リフトオフを用いて）サブコレクタ上に成長さ
れ、図１１に示されるように、以上によって得られた構
造を覆う、従来のパターン化されたレジスト層１１１が
形成される。その後、前述のエッチング方法によってコ
レクタメサを形成し、デバイス間が分離されるようにす
る。次に、パターン化されたレジスト層１１１が除去さ
れる。図１２に得られた構造を示す。
【００２２】次に、全ウェハ上に窒化シリコン層を成長
する。具体例としては、プラズマ熱分解法（ＰＥ−ＣＶ
Ｄ）による従来手段によって行うことができる。窒化層
から各エミッタ、ベース、コレクタコンタクトまで空隙
がエッチング（従来のＣＦ4反応性イオンエッチングプ
ロセスを用いる）され、ＴｉＰｔＡｕ金属が成長され空
隙を介してコンタクトと接続される。
する。具体例としては、プラズマ熱分解法（ＰＥ−ＣＶ
Ｄ）による従来手段によって行うことができる。窒化層
から各エミッタ、ベース、コレクタコンタクトまで空隙
がエッチング（従来のＣＦ4反応性イオンエッチングプ
ロセスを用いる）され、ＴｉＰｔＡｕ金属が成長され空
隙を介してコンタクトと接続される。
【００２３】上記によって製造されたデバイスを、従来
技術によって試験した。電流利得の典型値はエミッタサ
イズ（最小エミッタサイズは２ｘ４μm2であるが、本発
明による方法ではより小さなエミッタのデバイスを製造
可能である）に依存せず７０以上であった。また、エミ
ッタサイズに依存しない一様なターンオン電圧も測定さ
れた。デバイスの一例では（２ｘ４μm2エミッタサイ
ズ）、短絡電流電流利得が１となる周波数（ｆT）が５
７ＧＨｚまで、最大利用電力利得が１となる周波数（ｆ
max）が３５ＧＨｚであった。
技術によって試験した。電流利得の典型値はエミッタサ
イズ（最小エミッタサイズは２ｘ４μm2であるが、本発
明による方法ではより小さなエミッタのデバイスを製造
可能である）に依存せず７０以上であった。また、エミ
ッタサイズに依存しない一様なターンオン電圧も測定さ
れた。デバイスの一例では（２ｘ４μm2エミッタサイ
ズ）、短絡電流電流利得が１となる周波数（ｆT）が５
７ＧＨｚまで、最大利用電力利得が１となる周波数（ｆ
max）が３５ＧＨｚであった。
【００２４】
【発明の効果】以上に述べたように、本発明では、エミ
ッタ層をエミッタキャップ層よりもアンダーカットし、
エミッタキャップ層の外側部分にベース電極を形成した
ため、このベース電極はエミッタ層と接触せず、臨界的
なアライメント行程を必要とせず、工業的に導入するの
に適した、インジウム系ＨＢＴの製造方法を提供するこ
とができる。
ッタ層をエミッタキャップ層よりもアンダーカットし、
エミッタキャップ層の外側部分にベース電極を形成した
ため、このベース電極はエミッタ層と接触せず、臨界的
なアライメント行程を必要とせず、工業的に導入するの
に適した、インジウム系ＨＢＴの製造方法を提供するこ
とができる。
【図１】本発明による実施例の、ＨＢＴの製造段階を示
す図である。
す図である。
【図２】本発明による実施例の、ＨＢＴの製造段階を示
す図である。
す図である。
【図３】本発明による実施例の、ＨＢＴの製造段階を示
す図である。
す図である。
【図４】本発明による実施例の、ＨＢＴの製造段階を示
す図である。
す図である。
【図５】本発明による実施例の、ＨＢＴの製造段階を示
す図である。
す図である。
【図６】本発明による実施例の、ＨＢＴの製造段階を示
す図である。
す図である。
【図７】本発明による実施例の、ＨＢＴの製造段階を示
す図である。
す図である。
【図８】本発明による実施例の、ＨＢＴの製造段階を示
す図である。
す図である。
【図９】本発明による実施例の、ＨＢＴの製造段階を示
す図である。
す図である。
【図１０】本発明による実施例の、ＨＢＴの製造段階を
示す図である。
示す図である。
【図１１】本発明による実施例の、ＨＢＴの製造段階を
示す図である。
示す図である。
【図１２】本発明による実施例の、ＨＢＴの製造段階を
示す図である。
示す図である。
１１ ＩｎＰ基板 １２ ＩｎＧａＡｓサブコレクタ層 １３ ＩｎＧａＡｓコレクタ層 １４ ＩｎＧａＡｓベース層 １５ ＩｎＧａＡｓスペーサ層 １６ ＡｌＩｎＡｓエミッタ層 １７ ＡｌＩｎＡｓエミッタキャップ層 １８ ＩｎＧａＡｓエミッタキャップ層 ２１ ＡｕＧｅ層 ２２ Ｔｉ層 ７０ ＡｕＧｅコンタクト金属層 ７１ Ｔｉマスク金属層 １１０ ＡｕＧｅコレクタコンタクト １１１ パターン化されたレジスト層 ２００ レジスト層 ２０１ レジスト層 ７０１ ベースコンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/205 (72)発明者 ステファン ジョン ペアトン アメリカ合衆国 07901 ニュージャージ ー サミット、ユークリッド アヴェニュ ー 19 アパートメント ３ (72)発明者 ファン レン アメリカ合衆国 07059 ニュージャージ ー ウォーレン、バークシャー ドライブ 13 (56)参考文献 特開 平３−153043（ＪＰ，Ａ) 特開 平２−98937（ＪＰ，Ａ) 特開 平２−297942（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 ａ）基板（１１）上に、インジウムを含
むコレクタ層（１２，１３）と、ベース層（１４，１
５）と、エミッタ層（１６）と、エミッタキャップ層
（１７、１８）とからなるヘテロエピタキシャル層を形
成するステップ（図１）と、 前記エミッタキャップ層（１７、１８）の内の少なくと
も１層は、前記エミッタ層（１６）とは化学的組成が異
なり 、 ｂ）前記エミッタキャップ層（１８）上の所定領域にコ
ンタクト金属層（２１）とマスク金属層（２２）を堆積
するステップ（図２，３）と、前記マスク金属（２２）
はコンタクト金属（２１）とは化学的組成が異 なり、後続のドライエッチング媒体によるエッチングに
対し十分耐性を有する金属から選択され、 ｃ）前記コンタクト金属層（２１）とマスク金属層（２
２）とをマスクとして用いて、その下のエミッタ層（１
６）とエミッタキャップ層（１７，１８）をエッチング
するステップ（図４）と、 ｄ）前記エミッタ層（１６）と前記エミッタキャップ層
（１７、１８）の内前記エミッタ層（１６）と化学的組
成が同一のエミッタキャップ層（１７）とを選択的にエ
ッチングするステップ（図５）と、この選択的エッチングにより、前記エミッタ層（１６）
を前記エミッタキャップ層（１８）よりも高速にエッチ
ングし、その結果前記エミッタキャップ層（１８）は、
前記エミッタ層（１６）より突出し、 ｅ）前記ベース層（１４，１５）上に、前記エミッタ層
（１６）から離間して、コンタクト金属層（７０）を堆
積するステップ（図６，７）と、 からなることを特徴とする半導体デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/680,953 US5168071A (en) | 1991-04-05 | 1991-04-05 | Method of making semiconductor devices |
| US680953 | 1991-04-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109756A JPH05109756A (ja) | 1993-04-30 |
| JPH0773109B2 true JPH0773109B2 (ja) | 1995-08-02 |
Family
ID=24733186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4094970A Expired - Fee Related JPH0773109B2 (ja) | 1991-04-05 | 1992-03-23 | 半導体デバイス製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5168071A (ja) |
| EP (1) | EP0507434B1 (ja) |
| JP (1) | JPH0773109B2 (ja) |
| DE (1) | DE69220830T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0478923B1 (en) * | 1990-08-31 | 1997-11-05 | Texas Instruments Incorporated | Method of fabricating self-aligned heterojunction bipolar transistors |
| EP0503473A3 (en) * | 1991-03-12 | 1992-10-28 | Texas Instruments Incorporated | Method of dry etching ina1as and ingaas lattice matched to inp |
| JPH05152318A (ja) * | 1991-11-29 | 1993-06-18 | Nec Corp | ヘテロ接合バイポーラトランジスタとその製造方法 |
| US5278083A (en) * | 1992-10-16 | 1994-01-11 | Texas Instruments Incorporated | Method for making reliable connections to small features of integrated circuits |
| US5700701A (en) * | 1992-10-30 | 1997-12-23 | Texas Instruments Incorporated | Method for reducing junction capacitance and increasing current gain in collector-up bipolar transistors |
| US5434091A (en) * | 1992-10-30 | 1995-07-18 | Texas Instruments Incorporated | Method for making collector up bipolar transistors having reducing junction capacitance and increasing current gain |
| US5627105A (en) * | 1993-04-08 | 1997-05-06 | Varian Associates, Inc. | Plasma etch process and TiSix layers made using the process |
| JP2720813B2 (ja) * | 1994-10-04 | 1998-03-04 | 日本電気株式会社 | 半導体装置の製造方法および半導体装置 |
| US6010937A (en) * | 1995-09-05 | 2000-01-04 | Spire Corporation | Reduction of dislocations in a heteroepitaxial semiconductor structure |
| US6083841A (en) * | 1997-05-15 | 2000-07-04 | Rohm Co., Ltd. | Method of etching gallium-nitride based compound semiconductor layer and method of manufacturing semiconductor light emitting device utilizing the same |
| AU2001286620A1 (en) * | 2000-08-22 | 2002-03-04 | The Regents Of The University Of California | Aigaassb/inp distributed bragg reflector |
| US7259444B1 (en) | 2004-07-20 | 2007-08-21 | Hrl Laboratories, Llc | Optoelectronic device with patterned ion implant subcollector |
| JP2006073692A (ja) | 2004-09-01 | 2006-03-16 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183726A (ja) * | 1984-03-02 | 1985-09-19 | Toshiba Corp | 半導体装置の電極パタ−ンの形成方法 |
| US4541893A (en) * | 1984-05-15 | 1985-09-17 | Advanced Micro Devices, Inc. | Process for fabricating pedestal interconnections between conductive layers in an integrated circuit |
| JPS63132452A (ja) * | 1986-11-24 | 1988-06-04 | Mitsubishi Electric Corp | パタ−ン形成方法 |
| JPH0824123B2 (ja) * | 1987-04-17 | 1996-03-06 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS63276267A (ja) * | 1987-05-08 | 1988-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5007984A (en) * | 1987-09-28 | 1991-04-16 | Mitsubishi Denki Kabushiki Kaisha | Method for etching chromium film formed on substrate |
| EP0353719A3 (de) * | 1988-08-05 | 1991-04-10 | Siemens Aktiengesellschaft | Metallkontakt mit überhängenden Kanten und Herstellungsverfahren |
| JP3057679B2 (ja) * | 1988-10-05 | 2000-07-04 | ソニー株式会社 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
| JP2630445B2 (ja) * | 1988-10-08 | 1997-07-16 | 富士通株式会社 | 半導体装置 |
| US4917759A (en) * | 1989-04-17 | 1990-04-17 | Motorola, Inc. | Method for forming self-aligned vias in multi-level metal integrated circuits |
| JPH02297942A (ja) * | 1989-05-11 | 1990-12-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| FR2652200A1 (fr) * | 1989-09-21 | 1991-03-22 | Philips Lab Electronique | Procede de realisation d'un circuit semiconducteur integre incluant un transistor bipolaire a heterojonction et/ou des resistances enterrees. |
| JPH03153043A (ja) * | 1989-11-10 | 1991-07-01 | Fujitsu Ltd | 高速半導体装置 |
-
1991
- 1991-04-05 US US07/680,953 patent/US5168071A/en not_active Expired - Lifetime
-
1992
- 1992-02-03 EP EP92300893A patent/EP0507434B1/en not_active Expired - Lifetime
- 1992-02-03 DE DE69220830T patent/DE69220830T2/de not_active Expired - Fee Related
- 1992-03-23 JP JP4094970A patent/JPH0773109B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69220830D1 (de) | 1997-08-21 |
| EP0507434A2 (en) | 1992-10-07 |
| EP0507434B1 (en) | 1997-07-16 |
| DE69220830T2 (de) | 1998-01-02 |
| JPH05109756A (ja) | 1993-04-30 |
| EP0507434A3 (en) | 1994-09-21 |
| US5168071A (en) | 1992-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6294018B1 (en) | Alignment techniques for epitaxial growth processes | |
| EP0408252A2 (en) | Heterojunction bipolar transistor | |
| JP3386207B2 (ja) | Ｉｉｉ−ｖ族物質のヘテロ構造のエッチング方法 | |
| JPH0773109B2 (ja) | 半導体デバイス製造方法 | |
| US5296389A (en) | Method of fabricating a heterojunction bipolar transistor | |
| US5330932A (en) | Method for fabricating GaInP/GaAs structures | |
| Fullowan et al. | AlInAs/InGaAs based heterojunction bipolar transistors fabricated by electron cyclotron resonance etch | |
| US6803248B2 (en) | Chemistry for etching quaternary interface layers on InGaAsP mostly formed between GaAs and InxGa(1-x)P layers | |
| Ren et al. | 0.25-mu m pseudomorphic HEMTs processed with damage-free dry-etch gate-recess technology | |
| Pearton et al. | Surface recombination velocities on processed InGaP p‐n junctions | |
| JP3143965B2 (ja) | 半導体装置の製造方法 | |
| JP2890729B2 (ja) | バイポーラトランジスタおよびその製造方法 | |
| JP2861415B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP3135003B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JP3350426B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JP2817663B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP2830409B2 (ja) | バイポーラトランジスタおよびその製造方法 | |
| Glaeser et al. | Fabrication and characterization of ZnSe/GaAs heterostructure bipolar transistors grown by molecular beam epitaxy | |
| KR100352375B1 (ko) | 이종접합 쌍극자 트랜지스터의 제조방법 | |
| JP3422069B2 (ja) | ドライエッチング方法 | |
| JPH02188964A (ja) | 半導体装置およびその製造方法 | |
| JP2615983B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| Fullowan et al. | Dry Etch Self-Aligned AlInAs/InGaAs Heterojunction Bipolar Transistors | |
| Barker et al. | Extremely high peak specific transconductance AlGaAs/GaAs heterojunction bipolar transistors | |
| JP2000124226A (ja) | ヘテロ接合バイポーラトランジスタ及びかかるトランジスタを形成する方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |