JP2006073692A - ヘテロ接合バイポーラトランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】さらなる微細化の可能なセルフアラインＨＢＴとその製造方法を提供する。
【解決手段】本発明のヘテロ接合バイポーラトランジスタの製造方法では、まず、基板１の上に、コレクタコンタクト層２、コレクタ層３、ベース層４、ベース保護層５、エミッタ層６およびエミッタコンタクト層７、ＷＳｉ層８を順次形成する。その後、ＷＳｉ層８の上にレジストパターン９を形成し、レジストパターン９をマスクとしてＷＳｉ層８のパターニングを行う。その後、レジストパターン９をマスクとして、ＩＣＰ方式ドライエッチングにより、エミッタコンタクト層７とエミッタ層６とを順次除去する。ドライエッチングによってエミッタコンタクト層７およびエミッタ層６を除去することにより、エミッタ層６の側面を上面に対してほぼ垂直にすることができる。
【選択図】図１
【解決手段】本発明のヘテロ接合バイポーラトランジスタの製造方法では、まず、基板１の上に、コレクタコンタクト層２、コレクタ層３、ベース層４、ベース保護層５、エミッタ層６およびエミッタコンタクト層７、ＷＳｉ層８を順次形成する。その後、ＷＳｉ層８の上にレジストパターン９を形成し、レジストパターン９をマスクとしてＷＳｉ層８のパターニングを行う。その後、レジストパターン９をマスクとして、ＩＣＰ方式ドライエッチングにより、エミッタコンタクト層７とエミッタ層６とを順次除去する。ドライエッチングによってエミッタコンタクト層７およびエミッタ層６を除去することにより、エミッタ層６の側面を上面に対してほぼ垂直にすることができる。
【選択図】図１
Description
本発明は、ヘテロ接合バイポーラトランジスタとその製造方法に関し、特に、セルフアラインヘテロ接合バイポーラトランジスタとその製造方法に関する。
ＨＢＴにおいて、寄生抵抗および寄生容量を減らし、高速化、高集積化および低消費電力化を図るためには、トランジスタ寸法の微細化が必要である。トランジスタ寸法の微細化のためにはセルフアラインＨＢＴが有利であり、このセルフアラインＨＢＴの製造プロセスの中でも特に、エミッタを構成する半導体層にアンダーカット領域を形成する方法が盛んに用いられている。この製造プロセスでは、エミッタを構成する半導体層の上にエミッタ電極を形成した後に、半導体層に対してサイドエッチングを行うことによりエミッタ電極よりも窪んだアンダーカット領域を形成する。その後、電極形成用金属膜を蒸着して、この膜からエミッタ電極とベース電極とを同時にかつ分離して形成する。この方法によると、微細寸法のメサ構造を有するエミッタ領域とベース電極との距離を極力近づけることができるため、寄生ベース抵抗を大幅に低減させることができる。
エミッタを構成する半導体層にサイドエッチングを行う最も簡便な方法は、エミッタ電極をエッチングマスクとして、選択的にウェットエッチングを行う方法である。一般的に、ＧａＡｓやＩｎＰを中心とする化合物半導体に対してウェットエッチングを行う場合には、化合物半導体は、その結晶面方位により台形状または逆台形状（上底の方が下底より長い形状）になる。これは、エミッタ層とその上下に配置する層との密着面積を考慮した場合に、微細化の限界となる。そのため、特許文献１では、ＩｎＧａＡｓベース層を有する微細セルフアラインＩｎＰ／ＩｎＧａＡｓＨＢＴを実現するために、エミッタメサ断面構造において、Ｔ字形積層エミッタ電極として最適な材料や熱処理条件を開示している。
前記従来の技術による製造方法について図４（ａ）〜（ｃ）を参照しながら説明する。図４（ａ）〜（ｃ）は、従来のセルフアラインＨＢＴの製造工程を示す断面図である。
従来の製造方法では、まず図４（ａ）に示す工程で、ＩｎＰ基板１１３の上に、コレクタコンタクト層１１４、コレクタ層１１５、ベース層１１６、エミッタ層１１７、エミッタコンタクト層１１８を順次積層した後、スパッタ法によりエミッタコンタクト層１１８の上全体にＷＳｉ層１１９を堆積し、リフトオフ法により、ＷＳｉ層１１９の上にＴｉ／Ｐｔ電極層１２０を形成する。
次に、図４（ｂ）に示す工程で、Ｔｉ／Ｐｔ電極層１２０をマスクにして、六フッ化硫黄（ＳＦ6）ガスを用いたＲＩＥ法を行うことにより、ＷＳｉ層１１９のうち露出する部分を選択的に除去した後、ＷＳｉ層１１９のうちＴｉ／Ｐｔ電極層２０に覆われている部分に対してサイドエッチングを行う。これにより、Ｔｉ／Ｐｔ電極層１２０と、Ｔｉ／Ｐｔ電極層１２０よりも小さい面積のＷＳｉ層１１９とからなるＴ字形積層エミッタ電極１２１が形成される。
次に、Ｔ字形積層エミッタ電極１２１をエッチングマスクとして、以下の３ステップのエッチングを行う。まず、不活性ガスで希釈された塩素／アルゴン（Ｃｌ2／Ａｒ）混合ガスを用いたＥＣＲ−ＲＩＥにより、エミッタコンタクト層１１８に対して深さ方向（基板面と垂直方向）の異方性エッチングを行う。引き続いて、クエン酸、過酸化水素水および水から構成される選択ウェットエッチング液を用いて、エミッタコンタクト層１１８に対してサイドエッチングを行う。これにより、エミッタコンタクト層１１８には、Ｔ字形積層エミッタ電極１２１に対して窪んだアンダーカット部１２５が形成される。さらに、塩酸およびリン酸から構成されるウェットエッチング液を用いて、ＩｎＰエミッタ層１１７に対して選択的なエッチングを行うことにより、ＩｎＰエミッタ層１１７のうちエミッタコンタクト層１１８によって覆われていない領域を除去して、ＩｎＧａＡｓベース層１１６を露出させる。
次に、図４（ｃ）に示す工程で、Ｔ字形積層エミッタ電極１２１の上面およびＩｎＧａＡｓベース層１１６の上に、電子ビーム蒸着によってＰｔ／Ｔｉ／Ｐｔ／Ａｕ層からなるベース電極形成用金属層１２２を形成する。以上の工程によって、セルフアラインエミッタ／ベースメサ構造を有する半導体装置を製造することができる。
特開平１１−１８６２７８号公報（特許第３３５０４２６号）
上述したように、従来の製造方法では、寸法制御性を高め、かつ、エミッタ／ベース短絡を防ぐために、エミッタ層にアンダーカット部１２５を形成するためのエッチングとして、異方性のドライエッチングと、その後のウエットエッチングとを行っている。しかしながら、このウエットエッチングによってエミッタコンタクト層１１８が台形形状となり、微細化に制約が生じてしまう。
本発明は、さらなる微細化の可能なセルフアラインＨＢＴとその製造方法を提供することを目的とする。
本発明のヘテロ接合バイポーラトランジスタの製造方法は、基板上に、コレクタ層、ベース層、ベース保護層、エミッタ層、エミッタコンタクト層および第１の金属膜を順次積層する工程（ａ）と、前記工程（ａ）の後に、前記第１の金属膜の上の一部に第１のレジストを形成する工程（ｂ）と、前記工程（ｂ）の後に、前記第１のレジストをマスクとして前記第１の金属膜をパターニングする工程（ｃ）と、前記工程（ｃ）の後に、前記第１のレジストをマスクとして、前記エミッタコンタクト層よりも前記エミッタ層に対する選択比が高い条件で前記ベース保護層が露出するまでドライエッチングを行うことにより、前記エミッタ層の幅を前記エミッタコンタクト層よりも狭くする工程（ｄ）と、前記工程（ｄ）の後、前記第１のレジストを除去して前記第１の金属膜を露出させる工程（ｅ）と、前記工程（ｅ）の後、前記第１の金属膜の上と、前記ベース保護層のうち露出する部分の上とを開口する第２のレジストを形成して、第２の金属膜を堆積した後、前記第２のレジストと、前記第２の金属膜のうち前記第２のレジストの上における部分とを除去する工程（ｆ）とを備えることを特徴とする。
これにより、工程（ｄ）においてドライエッチングを行うと、従来のウェットエッチングの場合と比較して、一度除去された粒子が再度エミッタ層に付着しにくくすることができる。したがって、エミッタ層の側壁を、その結晶方位に関係なく基板表面に対してより垂直に近くすることができる。そのため、エミッタ層とベース層との短絡を引き起こすことがなく、かつ、微細化の可能なヘテロ接合バイポーラトランジスタを得ることができる。これにより、ＨＢＴの寄生抵抗および寄生容量を低減することによって高速化が可能となるとともに、高集積化および低消費電力化も実現することができる。
前記工程（ｄ）では、塩素を含むガスを用いて前記ドライエッチングを行ってもよい。
前記工程（ｄ）では、四塩化ケイ素を含むガスを用いて前記ドライエッチングを行ってもよい。
前記工程（ｃ）の後であって前記工程（ｄ）の前に、前記第１のレジストをマスクとしてドライエッチングを行うことにより、前記エミッタコンタクト層の少なくとも一部を除去する工程（ｇ）をさらに備えていてもよい。この場合には、工程（ｇ）において予めエミッタコンタクト層を除去しておくことができるので、工程（ｄ）において、エミッタコンタクト層よりもエミッタ層に対する選択比が高い条件でドライエッチングを行っても、エミッタコンタクト層が残存することがない。
前記工程（ｇ）では、アルゴンおよび塩素を含むガスを用いて前記ドライエッチングを行ってもよい。この場合には、エミッタコンタクト層にＩｎが含まれている場合に、Ｉｎを含む膜に対する選択性を高めることができる。
本発明のヘテロ接合バイポーラトランジスタは、コレクタ領域層と、前記コレクタ領域層の上に設けられたベース層と、前記ベース層の上に設けられたベース保護層と、前記ベース保護層における一部の上に設けられたベース電極と、前記ベース保護層における他部の上に設けられ、前記ベース層とヘテロ接合するエミッタ層と、前記エミッタ層の上に設けられたエミッタコンタクト層と、前記エミッタコンタクト層の上方に設けられたエミッタ電極とを備え、前記エミッタ層の側面はドライエッチングにより成形され、前記エミッタ層の側面は上面に対して実質的に垂直であって、かつ、前記エミッタ層の幅は前記エミッタコンタクト層の幅よりも狭いことを特徴とする。
この構造では、ドライエッチングによりエミッタ層の側面が成形されているため、エミッタ層の側壁が、その結晶方位に関係なく基板表面に対してより垂直に近くなっている。そのため、エミッタ層とベース層との短絡が引き起こされることなく、かつ、微細化が可能である。これにより、ＨＢＴの寄生抵抗、寄生容量を低減することによって高速化が可能となるとともに、高集積化および低消費電力化も実現することができる。
前記エミッタ層がＧａおよびＡｓを含み、前記ベース保護層がＩｎを含むことが好ましい。
前記ベース保護層がＩｎＧａＰからなることが好ましい。
前記エミッタコンタクト層がＩｎを含むことが好ましい。
前記エミッタコンタクト層がＩｎＧａＡｓからなることが好ましい。
本発明のヘテロ接合バイポーラトランジスタおよびその製造方法では、エミッタ層とベース層と短絡が引き起こされることなく、かつ、微細化が可能となる。
以下に、本発明の実施の形態について、図１（ａ）〜（ｃ）および図２（ａ）〜（ｃ）を参照しながら具体的に説明する。図１（ａ）〜（ｃ）および図２（ａ）〜（ｃ）は、本発明の実施形態における半導体装置の製造工程を示す断面図である。
本発明の半導体装置の製造工程では、まず図１（ａ）に示す工程で、ＧａＡｓ基板１の上に、ｎ+型ＧａＡｓコレクタコンタクト層２、ｎ+型ＧａＡｓコレクタ層３、ｐ+型ＧａＡｓベース層４、ｎ+型ＩｎＧａＰベース保護層５、ｎ+型ＧａＡｓエミッタ層６およびｎ+型ＩｎＧａＡｓエミッタコンタクト層７を順次エピタキシャル成長させる。
次に、図１（ｂ）に示す工程で、スパッタ法により、ｎ+型ＩｎＧａＡｓエミッタコンタクト層７の上全体に、膜厚１００ｎｍのＷＳｉ層８を堆積した後、ＷＳｉ層８の上にレジストパターン９を形成して、レジストパターン９をマスクとしてＣＦ4／ＳＦ6ガスを用いたＩＣＰ方式ドライエッチングを行うことにより、ＷＳｉ層８を選択的にエッチングする。
次に、図１（ｃ）に示す工程で、ＩＣＰ方式ドライエッチングにより、ｎ+型ＩｎＧａＡｓエミッタコンタクト層７とｎ+型ＧａＡｓエミッタ層６とを順次除去する。
ｎ+型ＩｎＧａＡｓエミッタコンタクト層７のエッチングは、塩素ガス流量１０ｓｃｃｍ（ｍｌ／ｍｉｎ）、Ａｒガス流量４０ｓｃｃｍ、圧力０．７Ｐａ、ＩＣＰコイルへの投入電力１５０Ｗ、基板バイアス電力１００Ｗ、基板ステージの冷媒温度６０℃の条件で行い、ＧａＡｓ基板１とステージの間にＨｅを溜め込むことにより熱交換を促進する。この条件において、ＩｎＧａＡｓに対するエッチングレートは約６０ｎｍ／ｍｉｎであった。この条件下では、ＩｎＧａＡｓおよびＧａＡｓは、ほぼレジストパターン９どおりの寸法に異方性エッチングされる。また、この条件下では、ＧａＡｓは約１３０ｎｍ／ｍｉｎのエッチングレートでエッチングされる。ＧａＡｓが過剰に除去されるのを防止するためには、分光測定などによりエッチング終点を検出して、ＩｎＧａＡｓを完全に取り除き、なるべくオーバーエッチングを少なくすることが望ましい。
ｎ+型ＧａＡｓエミッタ層６のエッチングは、塩素ガス流量１００ｓｃｃｍ、圧力２Ｐａ、ＩＣＰコイルへの投入電力２００Ｗ、基板バイアス電力３５Ｗ、基板ステージの冷媒温度６０℃の条件で行い、ＧａＡｓ基板１とステージの間にＨｅを溜め込むことで熱交換を促進する。この条件において、ＧａＡｓに対するエッチングレートは約３４０ｎｍ／ｍｉｎであるのに対し、ＩｎＧａＡｓおよびＩｎＧａＰに対するエッチングレートは１０ｎｍ／ｍｉｎ以下であるので、ＧａＡｓの選択性を十分に確保できる。この条件で、３００ｎｍのｎ+型ＧａＡｓエミッタ層６に対して、約３０％オーバーエッチング相当の１分９秒の間エッチングを行うと、図１（ｃ）に示すように、エミッタ層６には片側約０．５μｍのアンダーカット２１が形成される。
なお、上述の説明では、エミッタコンタクト層７のエッチングにはＣｌ2／Ａｒガスを用い、エミッタ層６のエッチングにはＣｌ2ガスを用いた。ここで、ＧａやＡｓに比べてＩｎは塩素との反応性が低いため、Ｉｎを含む層のエッチングにはＡｒ等のスパッタ性エッチングを促進するガスを添加することが望ましい。また、ＧａＡｓのエッチングにおいて、Ｉｎを含む膜との選択性が必要な場合は、Ａｒガスを添加しないことが望ましい。
次に、図２（ａ）に示す工程で、レジストパターン９を有機溶媒により取り除き、エミッタ電極とベース電極を形成したい領域、つまりＷＳｉ層８とその両側方の領域に開口２２を有するレジストパターン１０を形成する。その後、図２（ｂ）に示す工程で、蒸着法により、ウェハ表面にＰｔ／Ｔｉ／Ｐｔ／Ａｕの順番に金属層１１を形成させる。このとき、開口２２内のＷＳｉ層８およびベース保護層５の上と、レジストパターン１０の上とに金属層１１ａ, １１ｂ, １１ｃが形成される。なお、金属層１１ａはエミッタ電極となり、金属層１１ｂはベース電極となる。その後、図２（ｃ）に示す工程でレジストパターン１０を除去することにより、セルフアラインＨＢＴ構造を得ることができる。
この後、ベース電極である金属層１１ｂのＰｔをベース保護層に熱拡散させて、ベース層４と金属層１１ｂとを電気的に接続する。
その後、エッチングを行うことにより、ベース保護層５、ベース層４およびコレクタ層３の一部を除去してコレクタコンタクト層２を露出させた後、蒸着リフトオフを行うことにより、コレクタコンタクト層２の上にコレクタ電極１２を形成する工程を経て図３に示すトランジスタを得ることができる。図３は、本発明の実施形態における半導体装置の構造を示す断面図である。
その後、エッチングを行うことにより、ベース保護層５、ベース層４およびコレクタ層３の一部を除去してコレクタコンタクト層２を露出させた後、蒸着リフトオフを行うことにより、コレクタコンタクト層２の上にコレクタ電極１２を形成する工程を経て図３に示すトランジスタを得ることができる。図３は、本発明の実施形態における半導体装置の構造を示す断面図である。
本実施形態では、エミッタ電極とベース電極とを同時に形成したが、工程の順序を変更することで、エミッタ、ベースおよびコレクタ電極を同時に形成することも可能である。つまり、図１（ｃ）に示す工程でアンダーカット２１を形成した後に、エッチングを行うことにより、ベース保護層５、ベース層４およびコレクタ層３の一部を除去してコレクタコンタクト層２を露出させ、その後に、ＷＳｉ層８とその両側方の領域およびコレクタコンタクト層２を開口するレジスト（図示せず）を形成して金属膜（図示せず）を形成すれば、エミッタ、ベースおよびコレクタ電極を同時に形成することができる。
また、本実施例ではエミッタ長方向の長さが２μｍのレジストパターン９を用い、約１μｍのエミッタ長を得ることができた。さらに微細な構造が必要な場合には、レジストパターン９の長さやエミッタ層６のエッチング条件を変更することで対応可能である。
その具体的な方法としては、以下のエッチング条件変更がある。第１の方法はエッチング時間を減ずる方法である。オーバーエッチングを約１５％にすることで、アンダーカットを約０．４μｍとすることができる。第２の方法はステージ冷媒温度を下げる方法である。ステージ冷媒温度を下げると、反応生成物が側壁に付着しやすくなり、アンダーカット量が減少する。冷媒温度を２０℃にすることで、アンダーカット量を約０．３μｍとすることができる。第３の方法は低蒸気圧の反応生成物を増やすガスを添加する方法である。例えば、エッチングガスを塩素単ガスから、塩素流量１０ｓｃｃｍで四塩化ケイ素流量５０ｓｃｃｍの混合ガスに変更することで、アンダーカット量が約０．２μｍとなる。その他にもアンダーカット量を小さくする方法として、バイアス電力を増して異方性を増す方法等がある。
以上のように、本発明によれば、図１（ｃ）に示す工程においてドライエッチングを行っているので、従来のウェットエッチングの場合と比較して、一度除去された粒子が再度エミッタ層６に付着しにくくすることができる。したがって、エミッタ層６の側壁を基板表面に対してより垂直に近くすることができる。そのため、エミッタ層６とベース層４とが短絡を引き起こすことがなく、かつ、微細化の可能なヘテロ接合バイポーラトランジスタを得ることができる。これにより、ＨＢＴの寄生抵抗、寄生容量を低減することによって高速化が可能となるとともに、高集積化および低消費電力化も実現することができる。
本発明のヘテロ接合バイポーラトランジスタおよびその製造方法では、エミッタ層とベース層と短絡が引き起こされることなく、かつ、微細化が可能となる点で、産業上の利用可能性は高い。
１ ＧａＡｓ基板
２ ｎ+型ＧａＡｓコレクタコンタクト層
３ ｎ+型ＧａＡｓコレクタ層
４ ｐ+型ＧａＡｓベース層
５ ｎ+型ＩｎＧａＰベース保護層
６ ｎ+型ＧａＡｓエミッタ層
７ ｎ+型ＩｎＧａＡｓエミッタコンタクト層
８ ＷＳｉ層
９ レジストパターン
１０ レジストパターン
１１, １１ａ, １１ｂ 金属層
１２ コレクタ電極
２０ Ｔｉ／Ｐｔ電極層
２１ アンダーカット
２２ 開口
２ ｎ+型ＧａＡｓコレクタコンタクト層
３ ｎ+型ＧａＡｓコレクタ層
４ ｐ+型ＧａＡｓベース層
５ ｎ+型ＩｎＧａＰベース保護層
６ ｎ+型ＧａＡｓエミッタ層
７ ｎ+型ＩｎＧａＡｓエミッタコンタクト層
８ ＷＳｉ層
９ レジストパターン
１０ レジストパターン
１１, １１ａ, １１ｂ 金属層
１２ コレクタ電極
２０ Ｔｉ／Ｐｔ電極層
２１ アンダーカット
２２ 開口
Claims (10)
- 基板上に、コレクタ層、ベース層、ベース保護層、エミッタ層、エミッタコンタクト層および第１の金属膜を順次積層する工程（ａ）と、
前記工程（ａ）の後に、前記第１の金属膜の上の一部に第１のレジストを形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１のレジストをマスクとして前記第１の金属膜をパターニングする工程（ｃ）と、
前記工程（ｃ）の後に、前記第１のレジストをマスクとして、前記エミッタコンタクト層よりも前記エミッタ層に対する選択比が高い条件で前記ベース保護層が露出するまでドライエッチングを行うことにより、前記エミッタ層の幅を前記エミッタコンタクト層よりも狭くする工程（ｄ）と、
前記工程（ｄ）の後、前記第１のレジストを除去して前記第１の金属膜を露出させる工程（ｅ）と、
前記工程（ｅ）の後、前記第１の金属膜の上と、前記ベース保護層のうち露出する部分の上とを開口する第２のレジストを形成して、第２の金属膜を堆積した後、前記第２のレジストと、前記第２の金属膜のうち前記第２のレジストの上における部分とを除去する工程（ｆ）と
を備えることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。 - 前記工程（ｄ）では、塩素を含むガスを用いて前記ドライエッチングを行うことを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタの製造方法。
- 前記工程（ｄ）では、四塩化ケイ素を含むガスを用いて前記ドライエッチングを行うことを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタの製造方法。
- 前記工程（ｃ）の後であって前記工程（ｄ）の前に、前記第１のレジストをマスクとしてドライエッチングを行うことにより、前記エミッタコンタクト層の少なくとも一部を除去する工程（ｇ）をさらに備えることを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタの製造方法。
- 前記工程（ｇ）では、アルゴンおよび塩素を含むガスを用いて前記ドライエッチングを行うことを特徴とする請求項４記載のヘテロ接合バイポーラトランジスタの製造方法。
- コレクタ領域層と、
前記コレクタ領域層の上に設けられたベース層と、
前記ベース層の上に設けられたベース保護層と、
前記ベース保護層における一部の上に設けられたベース電極と、
前記ベース保護層における他部の上に設けられ、前記ベース層とヘテロ接合するエミッタ層と、
前記エミッタ層の上に設けられたエミッタコンタクト層と、
前記エミッタコンタクト層の上方に設けられたエミッタ電極とを備え、
前記エミッタ層の側面はドライエッチングにより成形され、前記エミッタ層の側面は上面に対して実質的に垂直であって、かつ、前記エミッタ層の幅は前記エミッタコンタクト層の幅よりも狭いことを特徴とするヘテロ接合バイポーラトランジスタ。 - 前記エミッタ層がＧａおよびＡｓを含み、前記ベース保護層がＩｎを含むことを特徴とする請求項６記載のヘテロ接合バイポーラトランジスタ。
- 前記ベース保護層がＩｎＧａＰからなることを特徴とする請求項７記載のヘテロ接合バイポーラトランジスタ。
- 前記エミッタコンタクト層がＩｎを含むことを特徴とする請求項６記載のヘテロ接合バイポーラトランジスタ。
- 前記エミッタコンタクト層がＩｎＧａＡｓからなることを特徴とする請求項９記載のヘテロ接合バイポーラトランジスタ。
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