JPH0348430A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0348430A JPH0348430A JP18395489A JP18395489A JPH0348430A JP H0348430 A JPH0348430 A JP H0348430A JP 18395489 A JP18395489 A JP 18395489A JP 18395489 A JP18395489 A JP 18395489A JP H0348430 A JPH0348430 A JP H0348430A
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- semiconductor layer
- insulating
- insulating semiconductor
- layer
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- Pending
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- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 25
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 24
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
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- 150000003376 silicon Chemical class 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関し，特に半導体基板上にトラン
ジスタとマイクロストリップ線路が一体化された半導体
装置に関する。
ジスタとマイクロストリップ線路が一体化された半導体
装置に関する。
（従来の技術）
マイクロ波集積回路は小型軽量で通信衛星，航空機等の
移動局に適したマイクロ波回路として開発されてきた． 現在，このマイクロ波集積回路として周波数特性，雑音
特性のすぐれたひ化ガリウム（ＧａＡＳ）単結晶基板上
に電界効果トランジスター（ＦＥＴ）伝送線路，抵抗素
子，容量素子等のマイクロ波集積回路要素を集積したモ
ノリシック・マイクロ波集積回路（ＭＭＩＣ）が開発さ
れている。
移動局に適したマイクロ波回路として開発されてきた． 現在，このマイクロ波集積回路として周波数特性，雑音
特性のすぐれたひ化ガリウム（ＧａＡＳ）単結晶基板上
に電界効果トランジスター（ＦＥＴ）伝送線路，抵抗素
子，容量素子等のマイクロ波集積回路要素を集積したモ
ノリシック・マイクロ波集積回路（ＭＭＩＣ）が開発さ
れている。
従来のＭＭＩＣにおいて，ＧａＡｓＦＥＴ，抵抗素子，
容量素子等はＧａＡｓ基板表面の片面に形成されており
，また．伝送線路は．前記ＧａＡＳ基板表面の配線電極
と裏面に被着された接地金属電極膜との間で形成される
マイクロストリップ線路が用いられていた． 以下に従来例を第４図及び第５図を参照しながら説明す
る。第４図は従来の装置の第１の面を示す平面図，第５
図は第４図のＡ−Ａ線に沿って切断した部分を示す断面
図である。
容量素子等はＧａＡｓ基板表面の片面に形成されており
，また．伝送線路は．前記ＧａＡＳ基板表面の配線電極
と裏面に被着された接地金属電極膜との間で形成される
マイクロストリップ線路が用いられていた． 以下に従来例を第４図及び第５図を参照しながら説明す
る。第４図は従来の装置の第１の面を示す平面図，第５
図は第４図のＡ−Ａ線に沿って切断した部分を示す断面
図である。
半絶縁性ＧａＡｓ基板表面の第ｌの面倒にマイクロ波集
積回路が形成されおり，第２の面倒には裏面電極膜９が
形成されている． 第１の面倒にはマイクロストリップ線路を構威する配線
７．８が形成されており，配線７と配線８との間には能
動素子であるＦＥＴが設けられている。ＦＥＴは，ゲー
ト５，チャネル２．ソース３，ドレイン４，を有してい
る。人力側線路として配線７がＦＥＴのゲート５と接続
されており，配１８は出力側線路としてＦＥＴのドレイ
ン４と接続されている。また，ソース３上にはソース端
子６が形成されている．第１の面上に形成されたこれら
の配線と第２の面上に形成された裏面電極膜９によって
マイクロストリップ線路が形成されている． （発明が解決レようとする課題） しかしながら上述の従来技術には，以下に述べる問題が
あった。
積回路が形成されおり，第２の面倒には裏面電極膜９が
形成されている． 第１の面倒にはマイクロストリップ線路を構威する配線
７．８が形成されており，配線７と配線８との間には能
動素子であるＦＥＴが設けられている。ＦＥＴは，ゲー
ト５，チャネル２．ソース３，ドレイン４，を有してい
る。人力側線路として配線７がＦＥＴのゲート５と接続
されており，配１８は出力側線路としてＦＥＴのドレイ
ン４と接続されている。また，ソース３上にはソース端
子６が形成されている．第１の面上に形成されたこれら
の配線と第２の面上に形成された裏面電極膜９によって
マイクロストリップ線路が形成されている． （発明が解決レようとする課題） しかしながら上述の従来技術には，以下に述べる問題が
あった。
従来のＭＭＩＣは均一な厚みを有する半絶縁性ＧａＡｓ
基仮に形成されていたために，ＦＥＴ等の能動素子の熱
抵抗を下げる目的で該ＧａＡｓ基板の厚みを薄くすると
．マイクロストリップ線路の伝送路損失が著しく増加す
るために高周波利得が低下するという問題があった。逆
に．マイクロストリップ線路の伝送路損失を低減するた
めに該ＧａＡｓ基板の厚みを厚くすると，ＦＥＴ等の能
動素子の熱抵抗が増加してしまうために発熱の問題が生
じた． 本発明は上記課題を解決するためになされたものであり
．その目的とするところは，ＦＥＴ等の能動素子の熱抵
抗が小さく，かつマイクロストリップ線路の伝送路損失
の少ない半導体装置を提供することにある． （課題を解決するための手段） 本発明は半導体装置であって，高不純物濃度半導体基板
と，該半導体基板の第１の面上に形成された第１の半絶
縁性半導体層と．該半導体基板の第２の面上に形成され
た第２の半絶縁性半導体層と．該第１の半絶縁性半導体
層に形成された配線及び受動素子と，該第２の半絶縁性
半導体層に形成された能動素子とを備え，該第１の半絶
縁性半導体層の層厚が該第２の半絶縁性半導体層の層厚
よりも厚く，該第１の半絶縁性半導体層に形成された該
配線と該第２の半絶縁性半導体層に形成され該能動素子
が該高不純物濃度半導体基板と該第１及び第２の半絶縁
性半導体層に開口されたスルーホールを介して接続され
ており，そのことにより上記目的が達成される。
基仮に形成されていたために，ＦＥＴ等の能動素子の熱
抵抗を下げる目的で該ＧａＡｓ基板の厚みを薄くすると
．マイクロストリップ線路の伝送路損失が著しく増加す
るために高周波利得が低下するという問題があった。逆
に．マイクロストリップ線路の伝送路損失を低減するた
めに該ＧａＡｓ基板の厚みを厚くすると，ＦＥＴ等の能
動素子の熱抵抗が増加してしまうために発熱の問題が生
じた． 本発明は上記課題を解決するためになされたものであり
．その目的とするところは，ＦＥＴ等の能動素子の熱抵
抗が小さく，かつマイクロストリップ線路の伝送路損失
の少ない半導体装置を提供することにある． （課題を解決するための手段） 本発明は半導体装置であって，高不純物濃度半導体基板
と，該半導体基板の第１の面上に形成された第１の半絶
縁性半導体層と．該半導体基板の第２の面上に形成され
た第２の半絶縁性半導体層と．該第１の半絶縁性半導体
層に形成された配線及び受動素子と，該第２の半絶縁性
半導体層に形成された能動素子とを備え，該第１の半絶
縁性半導体層の層厚が該第２の半絶縁性半導体層の層厚
よりも厚く，該第１の半絶縁性半導体層に形成された該
配線と該第２の半絶縁性半導体層に形成され該能動素子
が該高不純物濃度半導体基板と該第１及び第２の半絶縁
性半導体層に開口されたスルーホールを介して接続され
ており，そのことにより上記目的が達成される。
（実施例）
以下に本発明を実施例について第１図ないし第３図を参
照しながら説明する。第１図は本発明実施例の第１の面
を示す平面図．第２図はその第２の面を示す底面図．第
３図は第１図のＡ−Ａ線に沿って切断した部分を示す断
面図である。
照しながら説明する。第１図は本発明実施例の第１の面
を示す平面図．第２図はその第２の面を示す底面図．第
３図は第１図のＡ−Ａ線に沿って切断した部分を示す断
面図である。
不純物が高濃度にドープされた低抵抗のシリコン基板ｌ
Ｏの第１の面上に第１の半絶縁性ＧａＡＳ Ｊｉ １
ａがエビタキシャル技術を用いて形成され，また，シリ
コン基板１０の第２の面上に第２の半絶縁性ＧａＡｓｉ
［ｂが同様にして形成されている． 第１のＧａＡｓ層１ａの層厚は約１００μｍ，また第２
のＧａＡｓＪｉｌｂの層厚は約ｌＯ〜２０μ鴎である。
Ｏの第１の面上に第１の半絶縁性ＧａＡＳ Ｊｉ １
ａがエビタキシャル技術を用いて形成され，また，シリ
コン基板１０の第２の面上に第２の半絶縁性ＧａＡｓｉ
［ｂが同様にして形成されている． 第１のＧａＡｓ層１ａの層厚は約１００μｍ，また第２
のＧａＡｓＪｉｌｂの層厚は約ｌＯ〜２０μ鴎である。
第１及び第２のＧａＡｓ層を成長させる前に，シリコン
基板１０にはスルーホールｌｌａ，１２ａが形成されて
いるので，エビタキシャル威長後．第１のＧａＡｓ層表
面と第２のＧａＡｓ層表面はスルーホールｌｌａ，１２
ａを介して連続している。
基板１０にはスルーホールｌｌａ，１２ａが形成されて
いるので，エビタキシャル威長後．第１のＧａＡｓ層表
面と第２のＧａＡｓ層表面はスルーホールｌｌａ，１２
ａを介して連続している。
第２のＧａＡｓ層１ｂには， ’／−，２．３， ｝
’Ｌ／イン４，チャネル２及びゲート５を有するＦＥＴ
（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）が形成されている。また第２のＧａＡｓ層ｌｂには
ソース３と接続されたソース端子６，ドレイン４と接続
されたドレイン端子１４及びゲート５に接続されたゲー
ト端子１５が設けられている．シリコン基板１０ととも
にマイクロストリップ線路をＦＩＩ威する配線７．８が
層厚の厚い第１のＧａＡｓ層ｌａ上に形成されている。
’Ｌ／イン４，チャネル２及びゲート５を有するＦＥＴ
（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）が形成されている。また第２のＧａＡｓ層ｌｂには
ソース３と接続されたソース端子６，ドレイン４と接続
されたドレイン端子１４及びゲート５に接続されたゲー
ト端子１５が設けられている．シリコン基板１０ととも
にマイクロストリップ線路をＦＩＩ威する配線７．８が
層厚の厚い第１のＧａＡｓ層ｌａ上に形成されている。
このシリコン基板１は高濃度に不純物がドープされた低
抵抗層であり，従来のＭＭ Ｉ Ｃの裏面電極の機能を
果たす。
抵抗層であり，従来のＭＭ Ｉ Ｃの裏面電極の機能を
果たす。
上記第１のＧａＡｓ層の１ａ上の配線７，８の各々はス
ルーホールｌｌｂ，１２ｂ内に形成されたスルーホール
配線１１ｃ，１２ｃを介して各々第２のＧａＡｓＮｌｂ
上のゲート端子ｌ５及びドレイン端子ｌ４と接続されて
いる。
ルーホールｌｌｂ，１２ｂ内に形成されたスルーホール
配線１１ｃ，１２ｃを介して各々第２のＧａＡｓＮｌｂ
上のゲート端子ｌ５及びドレイン端子ｌ４と接続されて
いる。
このような構成に於いて，配線７に入力された信号は該
ＦＥＴを介して配線８に出力される。
ＦＥＴを介して配線８に出力される。
本実施例ではマイクロストリップ線路がシリコン基板１
０と，層厚の厚い第１のＧａＡｓＪｉｉｌａ上の配線７
．８によって構威されているためにマイクロストリップ
線路の伝送路損失が低減され，高周波での高い利得が実
現される。
０と，層厚の厚い第１のＧａＡｓＪｉｉｌａ上の配線７
．８によって構威されているためにマイクロストリップ
線路の伝送路損失が低減され，高周波での高い利得が実
現される。
また，ＦＥＴが層厚の薄い第２のＧａＡｓ層ｌｂ上に形
成されているために，ＦＥＴの熱抵抗が低減し動作中の
発熱量が減少する． なお，上記実施例では．高不純物濃度シリコン基板及び
半絶縁性ＧａＡｓ層を例にとり説明したが．他の半導体
材料であっても高不純物濃度半導体基板の両面に，半絶
縁性半導体層を設け．本発明の構或にすれば同様の効果
が得られる．また，上記実施例では．第２の半絶縁性半
導体層に能動素子として１段のＦＥＴを形成していたが
，複数のＦＥＴを形成しても良く，また．他の能動素子
を形成しても良い。
成されているために，ＦＥＴの熱抵抗が低減し動作中の
発熱量が減少する． なお，上記実施例では．高不純物濃度シリコン基板及び
半絶縁性ＧａＡｓ層を例にとり説明したが．他の半導体
材料であっても高不純物濃度半導体基板の両面に，半絶
縁性半導体層を設け．本発明の構或にすれば同様の効果
が得られる．また，上記実施例では．第２の半絶縁性半
導体層に能動素子として１段のＦＥＴを形成していたが
，複数のＦＥＴを形成しても良く，また．他の能動素子
を形成しても良い。
（発明の効果）
このように，本発明によれば，ＦＥＴ等の能動素子が層
厚の薄い第２の半絶縁性半導体層に形成されているので
能動素子の熱抵抗が低減されており，また厚い第１の半
絶縁性半導体層を挟んで高不純物濃度半導体層と該第１
の半絶縁性半導体層上の配線がマイクロストリップ線路
を構威しているためにその伝送路損失は少なく，高い高
周波利得が得られる。
厚の薄い第２の半絶縁性半導体層に形成されているので
能動素子の熱抵抗が低減されており，また厚い第１の半
絶縁性半導体層を挟んで高不純物濃度半導体層と該第１
の半絶縁性半導体層上の配線がマイクロストリップ線路
を構威しているためにその伝送路損失は少なく，高い高
周波利得が得られる。
４．゛ の 【な看゛Ｈ
第ｌ図は本発明実施例の第１の面を示す平面図，第２図
はその第２の面を示す底面図，第３図は第１図のＡ−Ａ
線に沿って切断した部分を示す断面図，第４図は従来の
装置の第１の面を示す平面図．第５図は第４図のＡ−Ａ
線に沿って切断した部分を示す断面図である。
はその第２の面を示す底面図，第３図は第１図のＡ−Ａ
線に沿って切断した部分を示す断面図，第４図は従来の
装置の第１の面を示す平面図．第５図は第４図のＡ−Ａ
線に沿って切断した部分を示す断面図である。
ｌ・・・半絶縁性ＧａＡｓ基板，ｌａ・・・第１の半絶
縁性ＧａＡｓ層，ｌｂ・・・第２の半絶縁性ＧａＡｓ層
．２・・・チャネル．３・・・ソース，４・・・ドレイ
ン，５・・・ゲート．７．８・・・配線，９・・・裏面
電極膜．ｌＯ・・・シリコン基板，ｌｌａ，ｌｌｂ，１
２ａ，１２ｂ・・・スルーホール．ｌｌｃ，１２ｃ・・
・スルーホール配線。
縁性ＧａＡｓ層，ｌｂ・・・第２の半絶縁性ＧａＡｓ層
．２・・・チャネル．３・・・ソース，４・・・ドレイ
ン，５・・・ゲート．７．８・・・配線，９・・・裏面
電極膜．ｌＯ・・・シリコン基板，ｌｌａ，ｌｌｂ，１
２ａ，１２ｂ・・・スルーホール．ｌｌｃ，１２ｃ・・
・スルーホール配線。
以上
Claims (1)
- 【特許請求の範囲】 １、高不純物濃度半導体基板と、 該半導体基板の第１の面上に形成された第１の半絶縁性
半導体層と、 該半導体基板の第２の面上に形成された第２の半絶縁性
半導体層と、 該第１の半絶縁性半導体層に形成された配線及び受動素
子と、 該第２の半絶縁性半導体層に形成された能動素子とを備
え、 該第１の半絶縁性半導体層の層厚が該第２の半絶縁性半
導体層の層厚よりも厚く、 該第１の半絶縁性半導体層に形成された該配線と該第２
の半絶縁性半導体層に形成され該能動素子が、該高不純
物濃度半導体基板と該第１及び第２の半絶縁性半導体層
に開口されたスルーホールを介して接続されている、 半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18395489A JPH0348430A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18395489A JPH0348430A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348430A true JPH0348430A (ja) | 1991-03-01 |
Family
ID=16144723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18395489A Pending JPH0348430A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348430A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102200A (ja) * | 1991-10-03 | 1993-04-23 | Mitsubishi Electric Corp | 半導体装置 |
| US5357121A (en) * | 1991-10-14 | 1994-10-18 | Mitsubishi Denki Kabushiki Kaisha | Optoelectronic integrated circuit |
| FR2832855A1 (fr) * | 2001-11-27 | 2003-05-30 | St Microelectronics Sa | Circuit monolithique double face |
| US6830970B2 (en) | 2001-10-10 | 2004-12-14 | Stmicroelectronics, S.A. | Inductance and via forming in a monolithic circuit |
-
1989
- 1989-07-17 JP JP18395489A patent/JPH0348430A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102200A (ja) * | 1991-10-03 | 1993-04-23 | Mitsubishi Electric Corp | 半導体装置 |
| US5357121A (en) * | 1991-10-14 | 1994-10-18 | Mitsubishi Denki Kabushiki Kaisha | Optoelectronic integrated circuit |
| US6830970B2 (en) | 2001-10-10 | 2004-12-14 | Stmicroelectronics, S.A. | Inductance and via forming in a monolithic circuit |
| FR2832855A1 (fr) * | 2001-11-27 | 2003-05-30 | St Microelectronics Sa | Circuit monolithique double face |
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