JPH0344039A

JPH0344039A - 半導体装置

Info

Publication number: JPH0344039A
Application number: JP17939989A
Authority: JP
Inventors: Takao Hasegawa; 隆生長谷川
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-07-12
Filing date: 1989-07-12
Publication date: 1991-02-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は半導体装置に関し、特に基板の両面側にモノリ
シック・マイクロ波集積回路が形成された半導体装置に
関する。

（従来の技術）マイクロ波集積回路は小型軽量で通信衛星、航空機等の
移動局に適したマイクロ波回路として開発されてきた。

現在、このマイクロ波集積回路として周波数特性、雑音
特性のすぐれたひ化ガリウム（ＧａＡｓ　）単結晶基板
上に電界効果トランジスター（ＦＥＴ　）　。

伝送線路、抵抗素子、容量素子等のマイクロ波集積回路
要素を集積したモノリシック・マイクロ波集積回路（Ｍ
ＭＩＣ）が開発されている。

従来のＭＭＩＣにおいて、　ＧａＡｓＦＥＴ　、抵抗素
子、容量素子等はＧａＡｓ基板表面の片面に形成されて
おりまた。伝送線路は、前記ＧａＡｓ基板表面の配線電
極と裏面に被着された接地金属電極膜との間で形成され
るマイクロストリップ線路が用いられていた。

以下に従来例を第７図及び第８図を参照しながら説明す
る。

半絶縁性ＧａＡｓ基板表面の第１の面倒にマイクロ波集
積回路が形成されおり、第２の面倒には接地金属電極膜
１５が形成されている。

第１の面倒にはマイクロストリップ線路を構成する配線
１２．１３．１４が形成されており、配線１２と配線１
３との間には１段目ＦＥＴが設けられ、配線１３と配線
１４との間には２段目ＦＩＥＴが設ｉノられている。

１段目及び２段目ＦＥＴは、ゲート５，１０．チャネル
２，７．ソース３，８．ドレイン４，９を有している。

入力端線路として配線１２が第１段目ＮＥＴのゲート５
と接続されており、配線１４は出力側線路として２段目
ＦＥＴのドレイン９と接続されている。配線１３は１段
面ＦＥＴのドレイン４と２段目ＦＥＴのゲー）１０を接
続しており、１段目ＦＥＴの出力を２段ＦＥＴの入力部
へ伝える。第１の面上に形成されたこれらの配線と第２
の面上に形成された接地金属電極膜１５によってマイク
ロストリップ線路が形成されている。

（発明が解決しようとする課題）しかしながら、上述の従来技術には次のような問題があ
った。半絶縁性ＧａＡｓ基板Ｉの片側の面のみを素子形
成の主面としているため広いチップ面積を必要として、
半導体装置の小型化を図ることが困難であった。又入出
力間の適切な電磁遮蔽を行うことができなかった。

本発明は上記課題を解決するためになされたものであり
、その目的とするところは、チップ面積の縮少が可能で
素子間の電磁遮断が有効に行える半導体装置を提供する
ことにある。

（課題を解決するための手段）本発明は半導体装置であって高不純物濃度半導体基板と
、該半導体基板の第１の面上に形成された第１の半絶縁
性半導体層と２該半導体基板の第２の面上に形成された
第２の半絶縁性半導体層と該第１及び第２の半絶縁性半
導体層に形成されたマイクロ波集積回路要素を備え、該
第１の半絶縁性半導体層に形成されたマイクロ波集積回
路要素と該第２の半絶縁性半導体層に形成されたマイク
ロ波集積回路要素が配線を介して接続され、そのことに
より上記目的が遠戚される。

（作用）本発明は上記した構成により、高不純物濃度の低抵抗半
導体基板をマイクロストリップ線路の接地側として用い
ることによってチップ両面にＦＥＴ抵抗素子、容量素子
、マイクロストリップ線路等のマイクロ波集積回路要素
を備えることができチップ面積を縮小し小型化を図るこ
とが可能となる。また、入出力を各々別の半導体層上に
形成することにより人出力の良好な電磁遮蔽を図ること
が可能となる。

（実施例）以下に本発明の実施例について説明する。

第１図は２本発明実施例装置の第１の面を示す平面図、
第２図はその第２の面を示す底面図、第３図はそのＡ−
Ａ線に沿って切断した部分を示す断面図である。

第３図に示すように１貫通した開孔部（スルーホール）
１９ａを有する高濃度に不純物がドープされたＳｉ基板
１６の両面にエピタキシャル成長技術を用いて、該Ｓｉ
基板の第１の面側には第１の半絶縁性ＧａＡｓ層１ａが
、そして第２の面側には第２の半絶縁性ＧａＡｓ層１ｂ
が形成されている。スルーホール１９ａ内壁に於いても
半絶縁性ＧａＡｓ層が成長するために、第１の半絶縁性
ＧａＡｓ層１ａと第２の半絶縁性ＧａＡｓ層１ｂは該開
孔部１９ａを介して連続しており、スルーホール１９ｂ
が形成されている。第１のＧａＡｓ層１ａには１段目Ｆ
ＥＴが設けられており第２のＧａＡｓ層１ｂには２段目
ＦＥＴが設けられている。

各々のＰＥＴはゲート５，１０．チャネル２．７゜ソー
ス３，８．ドレイン４，９を有している。配線１２は１
段目ＦＥＴのゲート５と接続され、配線１４は２段目Ｆ
ＥＴのドレイン９と接続されている。また、１段目ＦＥ
Ｔのドレイン４は配線１３ａ、スルーホール配線１７及
び配線１３ｂを介して、２段目ＦＥＴのゲー）１０と接
続されている。

高不純物濃度Ｓｉ基板１６と、配線１２．１．３ａ、　
１７１３ｂ、１４によってマイクロ波ストリップ回路が
形成されている。また、第２の半絶縁性ＧａＡｓ１ｉｌ
に形成したバイアホール１８を介して高不純物濃度Ｓｉ
基板１６は接地されている。

上記構成によって、チップ面積の大幅な縮少が実現され
る。

また、入出力が異なる面内に形成されているため、電磁
放射を原因とする入出力間の帰還による特性悪化が防が
れる。

次に他の実施例について説明する。第４図は本実施例装
置の第１の面を示す平面図、第５図はその第２の面を示
す底面図、第６図はそのＡ−Ａ線に沿って切断した部分
を示す断面図である。前記実施例との差異は１本実施例
では、第６図に示すように高不純物濃度Ｓｉ基板１６及
び半絶縁性ＧａＡｓ層にスルーホールが設けられておら
ず、第１のＧａＡｓ層ｌａ上の１段目ＦＥＴと第２のＧ
ａＡｓＪＷ　１　ｂの２段目ＦＥＴ　とが、ワイヤ２３
とパッケージ２０上のメタル２１及びハンプ２２を介し
て接続されていることにある。

本実施例では、　Ｓｉ基板及びＧａＡｓ層中にスルーホ
ール１９ａ、１９ｂが形成されていないために、Ｓｉ基
板とスルーホール配線１７との間のＧａＡｓ層に絶縁破
壊が起こりに＜＜、製造歩留り及び信頼性が向上する。

なお、上記実施例では、高不純物濃度半導体Ｓｉ基板及
び半絶縁性ＧａＡｓ層を例にとり説明したが。

他の半導体材料であっても高不純物濃度半導体基板の両
面に、半絶縁性半導体層を設ければ同様の効果が得られ
る。

また、上記実施例では、第１及び第２の半絶縁性半導体
層に各々１段づつのＦＥＴを形成していたが、複数のＦ
ＥＴを各々の半導体層上に形成しても良く、また、他の
回路要素を含む集積回路を形成しても良い。

（発明の効果）このように本発明によれば、高不純物濃度半導体基板の
両面に形成した半絶縁性半導体層の各々にマイクロ波集
積回路要素を備えているのでチップ面積の縮小が図れる
。

また、該回路要素を半導体層の各面に分離して設けるこ
とによって回路要素間の良好な電磁遮蔽を得ることがで
きる。

４、　゛　　の　　　な舌゛Ｈ第１図は実施例装置の第１の面を示す平面図。

第２図はその装置の第２の面を示す底面図、第３図はそ
の装置の線Ａ−Ａに沿って切断した部分を示す断面図、
第４図は他の実施例装置の第１の面を示す平面図、第５
図はその装置の第２の面を示す底面図、第６図はその装
置を線Ａ−Ａに沿って切断した部分を示す断面図、第７
図は従来の装置の第１の面を示す底面図、第８図はその
装置の線Ａ−Ａに沿って切断した部分を示す断面図。

１・・・半絶縁性ＧａＡｓ基板、ｌａ・・・第１の半絶
縁性ＧａＡｓ層、ｌｂ・・・第２の半絶縁性ＧａＡｓ層
、２．７・・・チャネル、３．８・・・ソース、４．９
・・・ドレイン。

５．１０−・・ゲート、　　１２．　１３．　１４．　
１３ａ、　　１３ｂ、　　１７−配線、１５・・・裏面
電極、１６・・・高不純物濃度Ｓｉ基板。

１８・・・バイアホール、１９ａ、１９ｂ・・・スルー
ホール。

以上

Claims

【特許請求の範囲】１、高不純物濃度半導体基板と、該半導体基板の第１の面上に形成された第１の半絶縁性
半導体層と、該半導体基板の第２の面上に形成された第２の半絶縁性
半導体層と、該第１及び第２の半絶縁性半導体層に形成されたマイク
ロ波集積回路要素を備え、該第１の半絶縁性半導体層に形成されたマイクロ波集積
回路要素と該第２の半絶縁性半導体層に形成されたマイ
クロ波集積回路要素が配線を介して接続されている半導体装置。