JPH0618197B2 - 超伝導モノリシックマイクロ波集積回路 - Google Patents
超伝導モノリシックマイクロ波集積回路Info
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- JPH0618197B2 JPH0618197B2 JP62191798A JP19179887A JPH0618197B2 JP H0618197 B2 JPH0618197 B2 JP H0618197B2 JP 62191798 A JP62191798 A JP 62191798A JP 19179887 A JP19179887 A JP 19179887A JP H0618197 B2 JPH0618197 B2 JP H0618197B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P3/00—Waveguides; Transmission lines of the waveguide type
- H01P3/02—Waveguides; Transmission lines of the waveguide type with two longitudinal conductors
- H01P3/08—Microstrips; Strip lines
- H01P3/081—Microstriplines
-
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/825—Apparatus per se, device per se, or process of making or operating same
- Y10S505/866—Wave transmission line, network, waveguide, or microwave storage device
Description
【発明の詳細な説明】 (産業上の利用分野) 本発明はマイクロ波回路に関し、特に超伝導体を用いた
モノリシックマイクロ波集積回路に関するものである。
モノリシックマイクロ波集積回路に関するものである。
(従来の技術) 近年GaAsなどの化合物半導体を半絶縁化した基板上に分
布定数線路、集中定数インダクタおよびキャパシタ、抵
抗などの受動素子ならびに、イオン注入法あるいは分子
線エピタキシー法、有機金属気相成長法などにより能動
層を形成されたFETあるいはバイポーラトランジスタな
どの能動素子を構成したモノリシックマイクロ波集積回
路(MMIC)の研究開発が活発に行なわれている。
布定数線路、集中定数インダクタおよびキャパシタ、抵
抗などの受動素子ならびに、イオン注入法あるいは分子
線エピタキシー法、有機金属気相成長法などにより能動
層を形成されたFETあるいはバイポーラトランジスタな
どの能動素子を構成したモノリシックマイクロ波集積回
路(MMIC)の研究開発が活発に行なわれている。
このようなMMICの典型的な従来例がアイイーイーイート
ランザクションオンマイクロウェーブセオリーアンドテ
クニック(IEEETRANSACTIONS ON MICROWAVE THEORY AND
TECHNIQUES)巻MTT-33,1985 年11 月 号1231ページから
1235ページに示されている。この従来例の一部分である
3段増幅器の部分を第3図、第4図を用いてあらためて説
明する。
ランザクションオンマイクロウェーブセオリーアンドテ
クニック(IEEETRANSACTIONS ON MICROWAVE THEORY AND
TECHNIQUES)巻MTT-33,1985 年11 月 号1231ページから
1235ページに示されている。この従来例の一部分である
3段増幅器の部分を第3図、第4図を用いてあらためて説
明する。
第3図において半絶縁性GaAs基板6上にGaAsFET4が、3個
設けられ、これらのFETの間が、マイクロストリップ導
体5、平行平板キャパシタ3からなる受動素子群で結ばれ
ている。7は接地用パッドである。チップ寸法は1.5ｍｍ
×1.7ｍｍで、チップ圧さは150μｍである。チップ裏面
全体には金属薄膜が設けられている。この構造のマイク
ロ波等価回路は第4図の様になり、12GHz帯3段FET増幅基
を構成している。1は入力端子、2は出力端子であり第3
図と同一部分は同一符号を用いて示した。
設けられ、これらのFETの間が、マイクロストリップ導
体5、平行平板キャパシタ3からなる受動素子群で結ばれ
ている。7は接地用パッドである。チップ寸法は1.5ｍｍ
×1.7ｍｍで、チップ圧さは150μｍである。チップ裏面
全体には金属薄膜が設けられている。この構造のマイク
ロ波等価回路は第4図の様になり、12GHz帯3段FET増幅基
を構成している。1は入力端子、2は出力端子であり第3
図と同一部分は同一符号を用いて示した。
(発明が解決しようとする問題点) 第3図にも示したようにチップの中で能動素子の占める
面積は極めて小さく、大部分の面積はマイクロストリッ
プ回路によって占められている。これは以下の理由によ
って生ずる。
面積は極めて小さく、大部分の面積はマイクロストリッ
プ回路によって占められている。これは以下の理由によ
って生ずる。
(1)ストリップ導体の幅Ｗは伝送損失を考慮すると50μ
ｍ以下にすることはできない。加えて50μｍ以上のＷを
用いて通常用いられるマイクロストリップ線路の特性イ
ンピーダンス50〜100Ωを実現すするためには、εｒ≒1
2の半絶縁性GaAs基板の厚みは150μｍ程度にする必要が
ある。このとき複数のマイクロストリップ線路間の寄生
結合を防ぐためには、マイクロストリップ導体間の距離
を基板厚の3倍程度(すなわち450μｍ程度)以上に保つ必
要がある。
ｍ以下にすることはできない。加えて50μｍ以上のＷを
用いて通常用いられるマイクロストリップ線路の特性イ
ンピーダンス50〜100Ωを実現すするためには、εｒ≒1
2の半絶縁性GaAs基板の厚みは150μｍ程度にする必要が
ある。このとき複数のマイクロストリップ線路間の寄生
結合を防ぐためには、マイクロストリップ導体間の距離
を基板厚の3倍程度(すなわち450μｍ程度)以上に保つ必
要がある。
(2)マイクロストリップ線路の誘電体厚およびストリッ
プ導体幅を等尺でスケールダウンしても特性インピーダ
ンスおよび伝搬定数(損失無しを仮定)は変化しない。こ
のことはGaAsのチップ厚を薄くした場合、ストリップ導
体の幅は小さくできるが、ストリップ線路長を短くする
ことはできないことを意味する。
プ導体幅を等尺でスケールダウンしても特性インピーダ
ンスおよび伝搬定数(損失無しを仮定)は変化しない。こ
のことはGaAsのチップ厚を薄くした場合、ストリップ導
体の幅は小さくできるが、ストリップ線路長を短くする
ことはできないことを意味する。
以上の2つの理由により従来のMMICではチップ面積の大
部分をマイクロストリップ線路が占めており、チップの
超小型化が不可能となっていた。
部分をマイクロストリップ線路が占めており、チップの
超小型化が不可能となっていた。
本発明の目的は前記欠点を除去しマイクロストリップ線
路を超小型化することによって超小型MMICを提供するこ
とにある。
路を超小型化することによって超小型MMICを提供するこ
とにある。
(問題点を解決するための手段) 本発明の超伝導モノリシックマイクロ波集積回路は、半
絶縁性化合物半導体基板上に能動素子と受動素子とを搭
載したモノリシックマイクロ波集積回路チップにおい
て、チップ内の受動回路素子部分の前記基板表面に第1
の超伝導薄膜およびその上に誘電体薄膜が多層構成さ
れ、さらに該誘電体薄膜上に第2の超伝導薄膜から構成
されるマイクロストリップ導体が構成されていることを
特徴としている。
絶縁性化合物半導体基板上に能動素子と受動素子とを搭
載したモノリシックマイクロ波集積回路チップにおい
て、チップ内の受動回路素子部分の前記基板表面に第1
の超伝導薄膜およびその上に誘電体薄膜が多層構成さ
れ、さらに該誘電体薄膜上に第2の超伝導薄膜から構成
されるマイクロストリップ導体が構成されていることを
特徴としている。
(作用) 本発明においては、ストリップ導体および接地導体が超
伝導体で構成され、ストリップ線路用誘電体が誘電体薄
膜で構成されているため低損失の超小型ストリップ線路
を有するモノリシックマイクロ波集積回路が実現でき
る。
伝導体で構成され、ストリップ線路用誘電体が誘電体薄
膜で構成されているため低損失の超小型ストリップ線路
を有するモノリシックマイクロ波集積回路が実現でき
る。
超伝導マイクロストリップ線路の特性インピーダンスZo
は と近似できる。この式において は真空の波動インピーダンス、εｓは誘電体の比誘電
体、ｈは誘電体の厚さ、Ｗはストリップ導体の幅、λ2,
λ2は各々超伝導ストリップ導体12と超伝導体薄膜11の
ロンドン浸入長で、t1,t2は各々の超伝導ストリップ導
体12と超伝導体薄膜11の厚さである。Kfはフリッジ係数
で端部効果を補正する係数である。
は と近似できる。この式において は真空の波動インピーダンス、εｓは誘電体の比誘電
体、ｈは誘電体の厚さ、Ｗはストリップ導体の幅、λ2,
λ2は各々超伝導ストリップ導体12と超伝導体薄膜11の
ロンドン浸入長で、t1,t2は各々の超伝導ストリップ導
体12と超伝導体薄膜11の厚さである。Kfはフリッジ係数
で端部効果を補正する係数である。
(1)式より誘電体の厚さｈを小さくすれば(例えば1000Å
〜10000Å)ストリップ導体の幅Ｗを細くしてもMMICに必
要な50〜100Ω程度の低い特性インピーダンスを実現で
きる。前述したように複数のマイクロストリップ線路の
不要結合を避けるためには、マイクロストリップ導体間
の距離を3h程度保てばよく、その値は例えば3000Å〜30
000Å程度になり極めて小さくなる。このことは集積度
を上げることができることを意味する。なおＷを小さく
しても超伝導体を用いているため、伝送損失は極めて小
さくなり実用上問題はない。
〜10000Å)ストリップ導体の幅Ｗを細くしてもMMICに必
要な50〜100Ω程度の低い特性インピーダンスを実現で
きる。前述したように複数のマイクロストリップ線路の
不要結合を避けるためには、マイクロストリップ導体間
の距離を3h程度保てばよく、その値は例えば3000Å〜30
000Å程度になり極めて小さくなる。このことは集積度
を上げることができることを意味する。なおＷを小さく
しても超伝導体を用いているため、伝送損失は極めて小
さくなり実用上問題はない。
(実施例) 次に本願発明の実施例について図面を参照して説明す
る。
る。
第1図、第2図は本願発明の実施例の構造を示すもので、
特に第1図は模式的断面構造図を示し、第2図は、第3図
の従来例のMMICに本願発明を適用した場合を示す。
特に第1図は模式的断面構造図を示し、第2図は、第3図
の従来例のMMICに本願発明を適用した場合を示す。
第1図において半絶縁性GaAs基板18上に超伝導体薄膜11
が設けられ、その上に誘電体薄膜20が設けられている。
前記誘電体薄膜20上には超伝導ストリップ導体12並びに
キャパシタの上部電極となる超伝導キャパシタ電極22が
設けられている。超伝導ストリップ導体12はFETのゲー
ト電極19の引き出し電極と接続されている。13は選択イ
オン注入ｎ型半導体層で14はFETのドレイン電極、15は
ソース電極である。また前記超伝導体薄膜11とチップ裏
面金属23とはバイアホール17を介して電気的に接続され
ている。
が設けられ、その上に誘電体薄膜20が設けられている。
前記誘電体薄膜20上には超伝導ストリップ導体12並びに
キャパシタの上部電極となる超伝導キャパシタ電極22が
設けられている。超伝導ストリップ導体12はFETのゲー
ト電極19の引き出し電極と接続されている。13は選択イ
オン注入ｎ型半導体層で14はFETのドレイン電極、15は
ソース電極である。また前記超伝導体薄膜11とチップ裏
面金属23とはバイアホール17を介して電気的に接続され
ている。
なお一例として超伝導薄膜にはYBa2Cu3O7からなる臨界
温度90Ｋの薄膜を用いている。
温度90Ｋの薄膜を用いている。
次に本願発明の第2の実施例として、上記誘電体薄膜20
を高誘電率誘電体とした場合について述べる。
を高誘電率誘電体とした場合について述べる。
この超伝導マイクロストリップ線路の伝搬速度ｖは と表わすことができる。ｃは真空中の光速である。(2)
式よりεsを大きくとればｖを小さくすることができ、
線路上の波長を小さくできる。このことはMMICにおいて
所要マイクロストリップ線路長を短くできることを意味
し、MMICの小型化に大きく寄与する。高誘電率誘電体を
用いることにより平行平板キャパシタの寸法も小さくす
ることができる。
式よりεsを大きくとればｖを小さくすることができ、
線路上の波長を小さくできる。このことはMMICにおいて
所要マイクロストリップ線路長を短くできることを意味
し、MMICの小型化に大きく寄与する。高誘電率誘電体を
用いることにより平行平板キャパシタの寸法も小さくす
ることができる。
超伝導体薄膜11は接地面(アース)となるが、この接地を
最短距離で取るためにはバイアホール接地が有効であ
る。
最短距離で取るためにはバイアホール接地が有効であ
る。
以上の本発明を用いて第4図の等価回路をMMIC構成で実
現すると第2図にのようになる。同図において参照番号
は第4図と共通であるが、マイクロストリップ導体は超
伝導マイクロストリップ導体55に替わり、破斜線部56は
第1図の11で示され超伝導体薄膜と、20で示された誘電
体薄膜との多層部に相当する。なお第2図における誘電
体薄膜は酸化チタン、酸化バリウムを主成分としたεs
＝40の高誘電率誘電体を用いている。このためεs＝12.
7のGaAsを用いたストリップ線路に比べて、線路長を約
４４%短縮できる。第2図においては超伝導マイクロスト
リップ導体の幅ｗは5〜1μm程度である。以上説明した
ように、損失を増加させることなく(むしろ大幅に低下
させ)大幅にマイクロストリップ回路の小型替が実現さ
れている。第3図従来例と同等の回路が約1/4のチップ面
積で実現されている。
現すると第2図にのようになる。同図において参照番号
は第4図と共通であるが、マイクロストリップ導体は超
伝導マイクロストリップ導体55に替わり、破斜線部56は
第1図の11で示され超伝導体薄膜と、20で示された誘電
体薄膜との多層部に相当する。なお第2図における誘電
体薄膜は酸化チタン、酸化バリウムを主成分としたεs
＝40の高誘電率誘電体を用いている。このためεs＝12.
7のGaAsを用いたストリップ線路に比べて、線路長を約
４４%短縮できる。第2図においては超伝導マイクロスト
リップ導体の幅ｗは5〜1μm程度である。以上説明した
ように、損失を増加させることなく(むしろ大幅に低下
させ)大幅にマイクロストリップ回路の小型替が実現さ
れている。第3図従来例と同等の回路が約1/4のチップ面
積で実現されている。
(発明の効果) 以上説明したように本発明は従来に比べて、MMICチップ
上のマイクロストリップ回路の寸法を大幅に小さくでき
る。このためMMICチップを超小型化でき、マイクロ波機
器の量産に大きく寄与できる。
上のマイクロストリップ回路の寸法を大幅に小さくでき
る。このためMMICチップを超小型化でき、マイクロ波機
器の量産に大きく寄与できる。
第1図、第2図は本発明実施例の超伝導モノリシックマイ
クロ波集積回路を示す斜視図および平面図であり、第3
図は従来例のモノリシックマイクロ波集積回路を示す平
面図である。第4図は第2図、第3図の等価回路図であ
る。 これらの図において11は超伝導体薄膜、12は超伝導スト
リップ導体、20は誘電体薄膜、18は半絶縁性GaAs基板、
3はキャパシタ、4はFETである。
クロ波集積回路を示す斜視図および平面図であり、第3
図は従来例のモノリシックマイクロ波集積回路を示す平
面図である。第4図は第2図、第3図の等価回路図であ
る。 これらの図において11は超伝導体薄膜、12は超伝導スト
リップ導体、20は誘電体薄膜、18は半絶縁性GaAs基板、
3はキャパシタ、4はFETである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 3/60 ＺＡＡ 8522−5Ｊ
Claims (3)
- 【請求項１】半絶縁性化合物半導体基板上に能動素子と
受動素子とを搭載したモノリシックマイクロ波集積回路
チップにおいて、チップ内の受動回路素子部分の前記基
板表面に第1の超伝導薄膜およびその上に誘電体薄膜が
多層構成され、さらに該誘電体薄膜上に第2の超伝導薄
膜から構成されるマイクロストリップ導体が構成されて
いることを特徴とする超伝導モノリシックマイクロ波集
積回路。 - 【請求項２】特許請求範囲第1項記載の第1の超伝導薄膜
がバイアホールによりチップ裏面と電気的に接続されて
いることを特徴とする特許請求範囲第1項記載の超伝導
モノリシックマイクロ波集積回路。 - 【請求項３】誘電体薄膜が高誘電率誘電体によって形成
されていることを特徴とする特許請求範囲第1項記載の
超伝導モノリシックマイクロ波集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62191798A JPH0618197B2 (ja) | 1987-07-30 | 1987-07-30 | 超伝導モノリシックマイクロ波集積回路 |
| US07/223,525 US4837536A (en) | 1987-07-30 | 1988-07-25 | Monolithic microwave integrated circuit device using high temperature superconductive material |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62191798A JPH0618197B2 (ja) | 1987-07-30 | 1987-07-30 | 超伝導モノリシックマイクロ波集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6435935A JPS6435935A (en) | 1989-02-07 |
| JPH0618197B2 true JPH0618197B2 (ja) | 1994-03-09 |
Family
ID=16280713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62191798A Expired - Lifetime JPH0618197B2 (ja) | 1987-07-30 | 1987-07-30 | 超伝導モノリシックマイクロ波集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4837536A (ja) |
| JP (1) | JPH0618197B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051811A (en) * | 1987-08-31 | 1991-09-24 | Texas Instruments Incorporated | Solder or brazing barrier |
| US4980580A (en) * | 1989-03-27 | 1990-12-25 | Microelectronics And Computer Technology Corporation | CMOS interconnection circuit |
| JPH0321101A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 半導体集積回路 |
| US5164359A (en) * | 1990-04-20 | 1992-11-17 | Eaton Corporation | Monolithic integrated circuit having compound semiconductor layer epitaxially grown on ceramic substrate |
| US5024993A (en) * | 1990-05-02 | 1991-06-18 | Microelectronics & Computer Technology Corporation | Superconducting-semiconducting circuits, devices and systems |
| US5202752A (en) * | 1990-05-16 | 1993-04-13 | Nec Corporation | Monolithic integrated circuit device |
| US5215959A (en) * | 1990-09-21 | 1993-06-01 | University Of California, Berkeley | Devices comprised of discrete high-temperature superconductor chips disposed on a surface |
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| US5291157A (en) * | 1992-11-20 | 1994-03-01 | Ael Defense Corp. | Low parasitic capacitance superconductor circuit node |
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-
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