JPH0321101A

JPH0321101A - 半導体集積回路

Info

Publication number: JPH0321101A
Application number: JP1155392A
Authority: JP
Inventors: Kunihiko Kanazawa; 邦彦金澤; Masahiro Hagio; 萩尾　正博
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1989-06-16
Filing date: 1989-06-16
Publication date: 1991-01-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業」二の利用分野本発明はマイクロ波等高周波通信機器に不可欠なマイク
ロ波，ミリ波帯川の半導体集積回路ｌこ関ずるものてあ
る。

従来の技術近年、通信情報網が広がり、衛星放送，衛星通信，ＣＡ
ＴＶなとのニュー・メディアが注１１されている。これ
らの高周波を用いる通信機器では、その小型化のために
ＩＣ化が進んでいる。

・、従来、マイクＩ」波，ミリ波｛ｌ＋の分布定数回路
は、マイクロストリップ・ラインやコプレーナー・ライ
ンを用いて形成され、能動素子を含めて、このＩＣをモ
ノリシック・マイクロ波ＩＣ（ＭＭＩＣ）と呼んている
。半導体基板には主にＧ　ａ　Ａ　ｓが用いられてきた
。

第３図に従来のコプレーナー・ラインを用いたＭＭ　Ｉ
　Ｃの断面図を示す。１は半導体基板で、ＧａＡｓが主
に用いられる。この」−にＦＥＴが５のＦＥＴのゲート
とＧのＦＥＴのソースおよび１・レインにより形成され
る。半導体基板上に保護膜１０を形成して、その上に、
金属を用いて、３のコプレーナー・ラインの信壮ライン
と、４のコプレーナー・ラインの接地ラインが形威され
、マイクロ波分布定数回路を構成する。↓Ｏの保護膜は
通常、誘電体であるＳｉ（ｈやＳｉ：＋Ｎ４膜が用いら
れ、その比誘電率はそれぞれ４と７であり、Ｇ　ａ　Ａ
　ｓ半樽体基板の比誘電率１２．６より小さい。又、１
０の保護膜は厚さも１μｍ以下と薄く、マイクロ波回路
の定数は、ほぼＧ　ａ　Ａ　ｓ基板の比誘電率と厚さて
決まっている。

ところが、衛星放送用の１２ＧＨＺ帯低雑音増幅器ＭＭ
　Ｉ　Ｃ等を構成すると、そのチップ・サイズは１　〜
２　＋ｎｍ角以上、つまり３　ｍｍ２〜５　ｍｍ２にも
およんでしまい、非常にチップ・コス１・が高まり、実
用化されていなかった。

第４図に従来のマイクロストリップ・ラインを用いたＭ
Ｍ　Ｉ　Ｃの断面図を示す。■は半導体基板で、その上
に第３図の例と全く同様にＦＥＴとマイクロストリップ
・ライン７が形成される。ちがう点は、前者は表面のみ
て回路が構成されたのに対し、マイクロス１・リップ・
ラインを用いるときは、半導体裏面に裏面金属８を形成
しこれを接地して、もう一方の電極として使用する。

ところが、この場合は、コプレーナー・ラインを使う場
合より、さらに１０〜３０％程度、回路が大きくなり、
非常にチップ・サイズが大きくなってしまう欠点があっ
た。つまり、これにより実用化困難であった。

発明が解決しようとする課題上記のように、従来のＭＭ　Ｉ　Ｃは、非常にチップ・
サイズが大きい欠点を有していた。

本発明ては、上記課題に鑑み、非常に小型のＭＭ　Ｉ　
Ｃを形成する半導体集積回路を提供し、実用化への道を
開くものてある。

課題を解決するための手段上記課題を解決するために、本発明の半導体集積回路で
は、半導体基板の比誘電率より大きい比誘電率を持つ誘
電体を半導体基板上に形成し、この上にコプレーナー・
ラインを形成してマイクロ波同路を構成する。

作用この比誘電率の大きい誘電体を用いることにより、この
誘電体上の電気波長が短くなり、コプレーナー・ライン
で構成されるマイクロ波回路長が短かくなって、チップ
サイズを１０分の１程度以下に小型化できる作用がある
。

実施例以下に本発明の一実施例について図を参照しながら説明
する。

第１図は本発明の実施例における誘電体を有するコプレ
ーナー・ラインを有するＭＭ　Ｉ　Ｃの断面図を示す図
である。１つの半導体基板に上に、２の比誘電率の大き
い誘電体を形成し、その上に、３のコプレーナー・ライ
ンの信号ラインと４のコプレーナー・ラインの接地ライ
ンを形成する。能動素子のＦＥＴは、半導体基板上に５
のＦ’　Ｅ　′Ｆのゲートと、６のＦＥＴのソースおよ
びドレインにより形成される。半導体基板としては、主
にＧａＡｓ基板が用いられるが、最近用いられているＡ
ｅＧａＡｓ／ＧａＡｓヘテロ接合基板を用いて、ＨＥＭ
Ｔ’，ＨＢＴを形成してもよい。あるいは、Ｉ　ｎ　Ｐ
基板を用いて、さらに移動度を高めることも可能である
。

ところで、２の誘電体としては、半導体基板の比誘電率
より大きい比誘電率のものを使う。例えば、比誘電率が
７０〜１００のＢａ○−ＰｂＯＮｄ２　０３−Ｔｉ０２
や、Ｔｉ０２やＢａＯＮｄ２０３−Ｔｉ０２や、Ｂａ○
−Ｓｍ２０３Ｔｉ０２や（ＢａＳｒ）Ｏ−Ｓｍ２０３−
Ｔｉ０２やＮｄ２　Ｔｉ２０７　−Ｂａ−Ｐｂ）Ｔｉｅ
３Ｔｉ０２等を用いることが可能である。このとき、こ
の比誘電率εｅｆｆによって、この上の配線上の電気波
長は１　／　Ｖ１］曾１一倍になるので、ＧａＡｓ基板
上よりも１／３程度になり、チップ面積にしてｌ／１０
程度にまで、縮小化することが可能となる。この誘電体
は、マグネトロン・スパッタ装着等によりスパッタリン
グにて形成する。また、能動素子としてのＦＥＴの電極
は９の配線金属にて配線される。このＭＭ　Ｉ　Ｃの特
徴は、チップ・サイズが著しく小さいだけでなく、片面
のみの配線等によって形成できることである。この点は
、よくもちいられるマイクロストリップ・ラインにない
特徴である。

第２図は本発明の実施例における誘電体を半導体基板に
張り合わせたコプレーナー・ラインを有するＭ．ＭＩＣ
の断面図を示す図である。ＦＥＴのゲート５やＦＥＴの
ソースおよびドレイン６を形成した半導体基板上に、１
１の張り合わせ金属を用いて、２の比誘電率の大きい誘
電体を張り合わせる。そして、この上に、コプレーナー
・ラインの信号ライン３とコプレーナー・ラインの接地
ラ５６イン４を形成する。Ｆ　Ｅ　Ｔとこれらのラインは９の
配線金属て桔ばれる。第１図の実施例とのノク；は、誘
電体を堆積法で形成せずに半導体上に張り合わせる点に
ある。張り合わせ金属としては、Ａ　ｕ−Ｓ　ｎやＡｎ
やＳｎ−Ｐｂなと用いられ、湿度を」一げることで接着
される。この実施例の特徴は、厚い誘電体が利用できる
点にあり、１００〜４００μｍといった厚さが利用でき
る。また、張り合わせ金属を接地ずれば、コプレーナー
・ラインのみならず、マイクＩコスＩ・リップ・ライン
を５１１：用して形成することが可能となる。この場合
も同様に、比誘電率７０〜１００といった誘電体を用い
ることで、電気波長が短くなり、チップ面積にして従来
の１／ＩＯ以下に縮小化するこどが可能となる。

以」二の説明においては、比誘電率７０〜１００の誘電
体で説明して来たが、従来のＧａＡｓ基板の比誘電率１
２．６より大きい比誘電率、例えば２０〜６０程度にし
ても、電気波長はそれた｛Ｊ短くなり、チップ面積が大
幅に縮小化されるのは言う」；てもない。

このように、半導体基板上に比誘電率の大きい誘電体を
形成して、コプレーナー・ラインを用いて、表面にのみ
、マイクロ波回路を構成する方式は、大幅にチップ面積
を小型化できる。

発明の効果以上のように、半導体基板の比誘電率より大きい比誘電
率を持つ誘電体を半導体基板」二に形成し、この誘電体
」二に金属よりなるコプレーナー・ラインから成るマイ
クロ波回路を形戒することによって、チップ面積の大幅
な縮小化が可能となる。特に、比誘電率７０〜１００程
度の誘電体を用いれば、チップ面積は従来の１／１０以
下に縮小化でき、その実川的効果は絶大なものがある。

【図面の簡単な説明】

第１図は本発明の一実施例に誘電体を有するコプレーナ
ー・ラインを有するＭＭＩＣの断面図を示す図、第２図
は第２の実施例における誘電体を半導体火仮に張り合わ
せたコプレーナー・ラインを有するＭＭ　Ｉ　Ｃの断面
図を示す図、第３図は従来のコプレーナー・ラインを用
いたＭＭ　Ｉ　Ｃの断面図、第４図は従来のマイクロス
１・リップラインを用いたＭＭＩＣの断面図を示す図て
ある。７・・・・・・マイクロストリップ・ライン、８・・・
・・・裏面金属、１０・・・・・・保護膜。

Claims

【特許請求の範囲】

　半導体基板の比誘電率より大きい比誘電率を持つ誘電
体が半導体基板上にあり、上記誘電体上に金属よりなる
コプレーナー・ラインを有することを特徴とする半導体
集積回路。