JP2916600B2 - モノリシックマイクロ波発振回路 - Google Patents
モノリシックマイクロ波発振回路Info
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、モノリシックマイクロ波集積回路（以下、
MMICという。）に利用される。
MMICという。）に利用される。
本発明はモノリシックマイクロ波発振回路に関し、特
に、発振回路を他の回路から遮蔽することにより高密度
の集積を可能とする回路レイアウトパターンを有するモ
ノリシックマイクロ波発振回路に関する。
に、発振回路を他の回路から遮蔽することにより高密度
の集積を可能とする回路レイアウトパターンを有するモ
ノリシックマイクロ波発振回路に関する。
マイクロ波装置の小型計量化、および高信頼度化を目
指して、各種のMMICが研究開発されている。発振回路に
関しても、文献（１）〜（５）に挙げるように発振回路
をガリウムヒ素（GaAs）半導体で１チップに集積したMM
IC発振回路の報告がある。
指して、各種のMMICが研究開発されている。発振回路に
関しても、文献（１）〜（５）に挙げるように発振回路
をガリウムヒ素（GaAs）半導体で１チップに集積したMM
IC発振回路の報告がある。
（１）ビー．エヌ．スコット他“ＸおよびKu帯モノリシ
ック電圧制御発振器”（B.N.Scott et.al.:“Monolithi
c voltage controlled oscillator for X and Ku−ban
d",IEEE trans.Microwave Theory Tech.,vol.MTT−30,p
p.1386−1410,Oct.1973. （２）ジェー．エス．ジョシ他“モノリシックマイクロ
ウェーブGaAsFET発振器”（J.S.Joshiet.al.:“Monolit
hic microwave gallium arse−nide FET oscillators",
IEEE trans.Electron Devices,vol.ED−28,pp.158−16
2,Feb.1981.） （３）エイチ．キュー．テサラング他“Ｊ−帯における
モノリシックGaAsFFT発振器の動作”（H.Q.Tserng et.a
l.:“Performance of monolithic GaAs FET oscillator
s at J−band",IEEE Trans. Elctron Devices,vol.ED−28,pp.163−165,Feb.1981.） （４）テー．オーヒラ他“低雑音局部発振器用MMIC14GH
zVCOおよびミラー周波数デバイダ”（T.Ohira at.al.:
“MMIC 14GHz VCO and Millerfrequency divider for l
ow−noise local oscillators",IEEE trans.Microwave
Theory Tech.vol.MTT−35,pp.657−662,July1987.） （５）エム．ムラグチ他“Ku帯GaAsモノリシック電圧制
御発振器”（M.Muraguchi et.al.:“A Ku−band GaAs M
onolithic voltage controlled oscillator",IECE Tran
s.,vol.E−70,pp.261−263,Apr.1987.） 〔発明が解決しようとする問題点〕 ところで、実際のマイクロ波装置では、発振回路を単
体に用いることは稀であり、多くの場合、発振回路を分
周回路や周波数変換回路など他の回路と組み合わせて用
いることになる。そこで、さらに高密度集積を考慮する
と、発振回路と他の回路を同一チップに上に集積するこ
とが有効となってくる。
ック電圧制御発振器”（B.N.Scott et.al.:“Monolithi
c voltage controlled oscillator for X and Ku−ban
d",IEEE trans.Microwave Theory Tech.,vol.MTT−30,p
p.1386−1410,Oct.1973. （２）ジェー．エス．ジョシ他“モノリシックマイクロ
ウェーブGaAsFET発振器”（J.S.Joshiet.al.:“Monolit
hic microwave gallium arse−nide FET oscillators",
IEEE trans.Electron Devices,vol.ED−28,pp.158−16
2,Feb.1981.） （３）エイチ．キュー．テサラング他“Ｊ−帯における
モノリシックGaAsFFT発振器の動作”（H.Q.Tserng et.a
l.:“Performance of monolithic GaAs FET oscillator
s at J−band",IEEE Trans. Elctron Devices,vol.ED−28,pp.163−165,Feb.1981.） （４）テー．オーヒラ他“低雑音局部発振器用MMIC14GH
zVCOおよびミラー周波数デバイダ”（T.Ohira at.al.:
“MMIC 14GHz VCO and Millerfrequency divider for l
ow−noise local oscillators",IEEE trans.Microwave
Theory Tech.vol.MTT−35,pp.657−662,July1987.） （５）エム．ムラグチ他“Ku帯GaAsモノリシック電圧制
御発振器”（M.Muraguchi et.al.:“A Ku−band GaAs M
onolithic voltage controlled oscillator",IECE Tran
s.,vol.E−70,pp.261−263,Apr.1987.） 〔発明が解決しようとする問題点〕 ところで、実際のマイクロ波装置では、発振回路を単
体に用いることは稀であり、多くの場合、発振回路を分
周回路や周波数変換回路など他の回路と組み合わせて用
いることになる。そこで、さらに高密度集積を考慮する
と、発振回路と他の回路を同一チップに上に集積するこ
とが有効となってくる。
ところが、モノリシックマイクロ波発振回路は、Ｑ値
がこ10程度と低いので、発振特性が他の回路の影響を受
けやすい。すなわち、発振回路を分周回路や周波数変換
回路など他の回路と同一チップ上に高密度で集積する場
合、 隣接する他の回路配線パターンとの電磁的結合によっ
て、発振周波数が発振回路単体の場合からずれてしま
う。極端な場合には発振が停止してしまう可能性もあ
る。
がこ10程度と低いので、発振特性が他の回路の影響を受
けやすい。すなわち、発振回路を分周回路や周波数変換
回路など他の回路と同一チップ上に高密度で集積する場
合、 隣接する他の回路配線パターンとの電磁的結合によっ
て、発振周波数が発振回路単体の場合からずれてしま
う。極端な場合には発振が停止してしまう可能性もあ
る。
隣接する他の回路から周波数の異なる信号が発振回路
内に混入し、不要スプリアスが発生する原因となる。
内に混入し、不要スプリアスが発生する原因となる。
という二つの欠点があった。
本発明の目的は、前記の欠点を除去することにより、
高密度MMICの構成に適したモノリシックマイクロ波発振
回路を提供することにある。
高密度MMICの構成に適したモノリシックマイクロ波発振
回路を提供することにある。
本発明は、半導体増幅素子とこの半導体増幅素子とと
もに発振回路を構成する前記半導体増幅素子以外の素子
とを含む発振回路領域が半導体基板上に形成され、この
半導体基板の前記発振回路領域が設けられた面に、前記
半導体増幅素子への電源供給線となる第一の第一層配
線、前記半導体増幅素子から発振出力を取り出す第二の
第一層配線、および前記発振回路への制御信号を入力す
る第三の第一層配線を備えたモノリシックマイクロ波発
振回路において、前記半導体基板の前記発振回路領域が
設けられた面に前記発振回路領域を囲んで形成された第
二層配線を備え、この第二層配線は、前記第一ないし第
三の第一層配線が前記発振回路領域と外部とを接続する
領域で、前記第一ないし第三の第一層配線との間にそれ
ぞれ前記発振回路の発振動作に寄与する容量が形成され
るように、前記第一ないし第三の第一層配線に誘電体膜
を挿んで積層され、前記第三の第一層配線からの制御信
号が入力される前記半導体増幅素子の制御電極は導電性
の素子を介して少なくとも高周波的に前記第二層配線に
接続されたことを特徴とする。
もに発振回路を構成する前記半導体増幅素子以外の素子
とを含む発振回路領域が半導体基板上に形成され、この
半導体基板の前記発振回路領域が設けられた面に、前記
半導体増幅素子への電源供給線となる第一の第一層配
線、前記半導体増幅素子から発振出力を取り出す第二の
第一層配線、および前記発振回路への制御信号を入力す
る第三の第一層配線を備えたモノリシックマイクロ波発
振回路において、前記半導体基板の前記発振回路領域が
設けられた面に前記発振回路領域を囲んで形成された第
二層配線を備え、この第二層配線は、前記第一ないし第
三の第一層配線が前記発振回路領域と外部とを接続する
領域で、前記第一ないし第三の第一層配線との間にそれ
ぞれ前記発振回路の発振動作に寄与する容量が形成され
るように、前記第一ないし第三の第一層配線に誘電体膜
を挿んで積層され、前記第三の第一層配線からの制御信
号が入力される前記半導体増幅素子の制御電極は導電性
の素子を介して少なくとも高周波的に前記第二層配線に
接続されたことを特徴とする。
本発明は、ソース出力型のFET回路が容量性の負荷に
対して発振条件を満たすことに着眼し、これを利用する
ことにより発振回路の周囲を第二層配線で完全に囲むこ
とを可能にしている。
対して発振条件を満たすことに着眼し、これを利用する
ことにより発振回路の周囲を第二層配線で完全に囲むこ
とを可能にしている。
すなわち、接地電極である前記第二層配線で完全に囲
まれた閉領域内に、トランジスタと受動素子を全てレイ
アウトすることにより外部との遮蔽を行う。そして、外
部への発振出力の取り出しは、前記第二層配線の下を潜
る第一層配線で行う。このとき、前記第一層配線層と前
記第二層配線との間の配線容量を積極的に利用し、発振
条件を満足させている。
まれた閉領域内に、トランジスタと受動素子を全てレイ
アウトすることにより外部との遮蔽を行う。そして、外
部への発振出力の取り出しは、前記第二層配線の下を潜
る第一層配線で行う。このとき、前記第一層配線層と前
記第二層配線との間の配線容量を積極的に利用し、発振
条件を満足させている。
従って、発振回路は前記第二層配線により完全に遮蔽
されるので、隣接する他の回路配線パターンとの電磁的
結による発振特性の変動や不要スプリアスの発生を低減
することが可能となる。
されるので、隣接する他の回路配線パターンとの電磁的
結による発振特性の変動や不要スプリアスの発生を低減
することが可能となる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）は本発明の一実施例の要部を示す模式的
な平面図で、モノリシックマイクロ波集積回路を示し、
その発振回路部分を拡大して示したものである。また第
１図（ｂ）は、第１図（ａ）のＸ−X'模式的断面図およ
び第１図（ｃ）は第１図（ａ）のＹ−Y'模式的断面図で
ある。
な平面図で、モノリシックマイクロ波集積回路を示し、
その発振回路部分を拡大して示したものである。また第
１図（ｂ）は、第１図（ａ）のＸ−X'模式的断面図およ
び第１図（ｃ）は第１図（ａ）のＹ−Y'模式的断面図で
ある。
本実施例は、GaAs半導体基板１上に形成された半導体
増幅素子としてのFET（電界効果トランジスタ）２を備
えたモノリシックマイクロ波発振回路において、 FET2ならびに発振回路を構成する他素子としてのメア
ンダ線からなるインダクタＬ、抵抗R1およびR2ならびに
バラクタ（可変容量ダイオード）３を含む発振回路領域
４を囲んで設けられた第二層配線５と、第二層配線５の
外側から、FET2の出力電極であるドレイン電極（Ｄ）へ
の電源供給線となる第一層配線６、FET2の入力電極であ
るソース電極（Ｓ）から第二層配線５の外側へ発振出力
を取り出す第二の第一層配線７および前記発振回路への
制御信号を第二層配線５の外側から入力する第三の第一
層配線８と、第一層配線６、７および８が第二層配線５
とそれぞれ交差する部分に誘電体膜としての絶縁体膜12
を挿んで設けられた容量C1、C2およびC3とを備え、FET2
の制御電極であるゲート電極（Ｇ）は誘導性の素子であ
るインダクタＬおよび抵抗R1を介して第二層配線５に接
続される。また、第二層配線５は接地される。
増幅素子としてのFET（電界効果トランジスタ）２を備
えたモノリシックマイクロ波発振回路において、 FET2ならびに発振回路を構成する他素子としてのメア
ンダ線からなるインダクタＬ、抵抗R1およびR2ならびに
バラクタ（可変容量ダイオード）３を含む発振回路領域
４を囲んで設けられた第二層配線５と、第二層配線５の
外側から、FET2の出力電極であるドレイン電極（Ｄ）へ
の電源供給線となる第一層配線６、FET2の入力電極であ
るソース電極（Ｓ）から第二層配線５の外側へ発振出力
を取り出す第二の第一層配線７および前記発振回路への
制御信号を第二層配線５の外側から入力する第三の第一
層配線８と、第一層配線６、７および８が第二層配線５
とそれぞれ交差する部分に誘電体膜としての絶縁体膜12
を挿んで設けられた容量C1、C2およびC3とを備え、FET2
の制御電極であるゲート電極（Ｇ）は誘導性の素子であ
るインダクタＬおよび抵抗R1を介して第二層配線５に接
続される。また、第二層配線５は接地される。
なお、第１図（ａ）において、９、10、および11は、
それぞれ同一のGaAs半導体基板１上に設けられた、電源
回路、負荷回路および制御回路で、それぞれ第一の第一
層配線６、７および８に接続される。また、C4は第一層
配線７と負荷回路10とを容量結合で接続するための容量
である。
それぞれ同一のGaAs半導体基板１上に設けられた、電源
回路、負荷回路および制御回路で、それぞれ第一の第一
層配線６、７および８に接続される。また、C4は第一層
配線７と負荷回路10とを容量結合で接続するための容量
である。
ここで、バラクタ３はアノード（Ａ）がインダクタＬ
に接続されカソード（Ｋ）が第三の第一層配線８に接続
され、このカソードは容量C1を介して高周波数に接地さ
れるとともに直流的には制御回路11に接地される。また
電源供給線となる第一の第一層配線６も容量C2を介して
高周波的に接地される。このため第一層配線６および８
は容量C2およびC1を大にするためその面積が大きくなる
よう第二層配線５と交差する部分が大となるよう幅を広
げている。
に接続されカソード（Ｋ）が第三の第一層配線８に接続
され、このカソードは容量C1を介して高周波数に接地さ
れるとともに直流的には制御回路11に接地される。また
電源供給線となる第一の第一層配線６も容量C2を介して
高周波的に接地される。このため第一層配線６および８
は容量C2およびC1を大にするためその面積が大きくなる
よう第二層配線５と交差する部分が大となるよう幅を広
げている。
本発明の特徴は、第１図（ａ）において、特に、発振
回路領域４を囲む第二層配線５と、第一、第二および第
三の第一層配線６、７および８と、容量C1、C2およびC3
を設けたことにある。
回路領域４を囲む第二層配線５と、第一、第二および第
三の第一層配線６、７および８と、容量C1、C2およびC3
を設けたことにある。
次に、本実施例の動作について説明する。
第１図（ａ）のパターンレイアウトを回路図で表すと
第２図に示すようになる。第１図（ａ）の第二層配線５
は第２図の接地記号で表される。Ｌはメアンダ線のイン
ダクタンス、R1はFET2のゲートおよびバラクタ３のアノ
ードを接地電位に保つための高抵抗、R2はFET2のソース
バイアスを与えるための抵抗、C1およびC2は高周波バイ
パス用容量、C3およびC4はFET2のソースから満た負荷を
容量性にするための容量である。
第２図に示すようになる。第１図（ａ）の第二層配線５
は第２図の接地記号で表される。Ｌはメアンダ線のイン
ダクタンス、R1はFET2のゲートおよびバラクタ３のアノ
ードを接地電位に保つための高抵抗、R2はFET2のソース
バイアスを与えるための抵抗、C1およびC2は高周波バイ
パス用容量、C3およびC4はFET2のソースから満た負荷を
容量性にするための容量である。
第２図で、抵抗R1およびR2の抵抗値はそれぞれ所望発
振周波数におけるバラクタ３、容量C3のリアクタンスに
比べて充分高い値に設定してある。また、容量C1および
C2は所望発振周波数において充分低インピーダンスとな
るように設定してある。従って、第２図の回路は高周波
的には第３図に示す高周波等価回路と電気的に等価とな
る。
振周波数におけるバラクタ３、容量C3のリアクタンスに
比べて充分高い値に設定してある。また、容量C1および
C2は所望発振周波数において充分低インピーダンスとな
るように設定してある。従って、第２図の回路は高周波
的には第３図に示す高周波等価回路と電気的に等価とな
る。
第３図の高周波等価回路は、文献（４）中の発振回路
の基本分類の項に述べられているとおり、ドレイン接地
ソース出力型の発振回路であり、誘導性の負性抵抗出力
インピーダンスを有しているので、容量性の負荷を接続
すれば発振回路として動作する。図中の一点鎖線から右
を見たインピーダンスを容量性にするには、通常（負荷
回路の入力VSWRが極端に大きい場合を除いて）、第１図
に示す容量C3とC4の回路とすることで可能である。
の基本分類の項に述べられているとおり、ドレイン接地
ソース出力型の発振回路であり、誘導性の負性抵抗出力
インピーダンスを有しているので、容量性の負荷を接続
すれば発振回路として動作する。図中の一点鎖線から右
を見たインピーダンスを容量性にするには、通常（負荷
回路の入力VSWRが極端に大きい場合を除いて）、第１図
に示す容量C3とC4の回路とすることで可能である。
例えば、具体的には、入力インピーダンスが50ΩでVS
WRが２以下の負荷に対して、ゲートの寸法が100〜200μ
ｍ程度のFETを使用して、発振周波数12G Hz帯の発振回
路を構成する場合には、容量C3とC4の容量値はそれぞれ
0.3pFと0.03pFとなる。この値の容量は、半導体基板上
の第一層配線と第二層配線の層間容量で実現するにはそ
の面積をそれぞれ50μｍ□、と16μｍ□程度でよいの
で、標準的なMMICの製造プロセスで実現可能である。
WRが２以下の負荷に対して、ゲートの寸法が100〜200μ
ｍ程度のFETを使用して、発振周波数12G Hz帯の発振回
路を構成する場合には、容量C3とC4の容量値はそれぞれ
0.3pFと0.03pFとなる。この値の容量は、半導体基板上
の第一層配線と第二層配線の層間容量で実現するにはそ
の面積をそれぞれ50μｍ□、と16μｍ□程度でよいの
で、標準的なMMICの製造プロセスで実現可能である。
なお、本実施例は半導体増幅素子としてFET（電界効
果トランジスタ）を用いた場合について説明したが、本
発明はバイポーラトランジスタの場合にも同様に適用で
きる。
果トランジスタ）を用いた場合について説明したが、本
発明はバイポーラトランジスタの場合にも同様に適用で
きる。
また、本実施例は通常の製造技術を用いて容易に製造
することができる。
することができる。
以上説明したように、本発明は、ドレイン接地ソース
出力型のFET回路が容量性の負荷に対して発振動作をす
ることを利用することにより発振回路の周囲を第二層配
線で完全に囲むことを可能にする。
出力型のFET回路が容量性の負荷に対して発振動作をす
ることを利用することにより発振回路の周囲を第二層配
線で完全に囲むことを可能にする。
すなわち、接地電極である第二層配線で完全に囲まれ
た閉領域内に半導体増幅素子、ダイオードおよび受動素
子を全てレイアウトすることにより外部との遮蔽を行
い、隣接する他の回路配線パターンとの電磁的結合によ
る発振特性の変動や不要スプリアスの発生を低減できる
効果がある。
た閉領域内に半導体増幅素子、ダイオードおよび受動素
子を全てレイアウトすることにより外部との遮蔽を行
い、隣接する他の回路配線パターンとの電磁的結合によ
る発振特性の変動や不要スプリアスの発生を低減できる
効果がある。
従って、本発明を用いることにより、発振回路を内臓
するMMICが従来より高密度に集積されたレイアウトで構
成することができ、その効果は大である。
するMMICが従来より高密度に集積されたレイアウトで構
成することができ、その効果は大である。
第１図（ａ）は本発明の一実施例の要部を示す模式的平
面図。 第１図（ｂ）は第１図のＸ−X'模式的断面図。 第１図（ｃ）は第１図のＹ−Y'模式的断面図。 第２図は前記実施例回路の回路図。 第３図は第２図の高周波等価回路図。 １……GaAs半導体基板、２……FET、３……バラクタ、
４……発振回路領域、５……第二層配線、６、７、８…
…第一層配線、９……電源回路、10……負荷回路、11…
…制御回路、12……絶縁体膜、C1〜C4……容量、Ｌ……
インダクタ、R1、R2……抵抗。
面図。 第１図（ｂ）は第１図のＸ−X'模式的断面図。 第１図（ｃ）は第１図のＹ−Y'模式的断面図。 第２図は前記実施例回路の回路図。 第３図は第２図の高周波等価回路図。 １……GaAs半導体基板、２……FET、３……バラクタ、
４……発振回路領域、５……第二層配線、６、７、８…
…第一層配線、９……電源回路、10……負荷回路、11…
…制御回路、12……絶縁体膜、C1〜C4……容量、Ｌ……
インダクタ、R1、R2……抵抗。
Claims (1)
- 【請求項１】半導体増幅素子とこの半導体増幅素子とと
もに発振回路を構成する前記半導体増幅素子以外の素子
とを含む発振回路領域（４）が半導体基板（１）上に形
成され、 この半導体基板（１）の前記発振回路領域（４）が設け
られた面に、前記半導体増幅素子への電源供給線となる
第一の第一層配線（６）、前記半導体増幅素子から発振
出力を取り出す第二の第一層配線（７）、および前記発
振回路への制御信号を入力する第三の第一層配線（８）
を備えた モノリシックマイクロ波発振回路において、 前記半導体基板（１）の前記発振回路領域（４）が設け
られた面に前記発振回路領域を囲んで形成された第二層
配線（５）を備え、 この第二層配線は、前記第一ないし第三の第一層配線が
前記発振回路領域と外部とを接続する領域で、前記第一
ないし第三の第一層配線との間にそれぞれ前記発振回路
の発振動作に寄与する容量（C1、C2、C3）が形成される
ように、前記第一ないし第三の第一層配線に誘電体膜を
挿んで積層され、 前記第三の第一層配線からの制御信号が入力される前記
半導体増幅素子の制御電極は導電性の素子（Ｌ）を介し
て少なくとも高周波的に前記第二層配線の接続された ことを特徴とするモノリシックマイクロ波発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63207857A JP2916600B2 (ja) | 1988-08-22 | 1988-08-22 | モノリシックマイクロ波発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63207857A JP2916600B2 (ja) | 1988-08-22 | 1988-08-22 | モノリシックマイクロ波発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0256105A JPH0256105A (ja) | 1990-02-26 |
| JP2916600B2 true JP2916600B2 (ja) | 1999-07-05 |
Family
ID=16546683
Family Applications (1)
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|---|---|---|---|
| JP63207857A Expired - Lifetime JP2916600B2 (ja) | 1988-08-22 | 1988-08-22 | モノリシックマイクロ波発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2916600B2 (ja) |
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|---|---|---|---|---|
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Family Cites Families (2)
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-
1988
- 1988-08-22 JP JP63207857A patent/JP2916600B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0256105A (ja) | 1990-02-26 |
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