JPH0256105A - モノリシックマイクロ波発振回路 - Google Patents
モノリシックマイクロ波発振回路Info
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- JPH0256105A JPH0256105A JP20785788A JP20785788A JPH0256105A JP H0256105 A JPH0256105 A JP H0256105A JP 20785788 A JP20785788 A JP 20785788A JP 20785788 A JP20785788 A JP 20785788A JP H0256105 A JPH0256105 A JP H0256105A
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- circuit
- layer wiring
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Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、モノリシックマイクロ波集積回路（以下、Ｍ
ＭＩＣという。）に利用される。
ＭＩＣという。）に利用される。
本発明はモノリシックマイクロ波発振回路に関し、特に
、発振回路を他の回路から遮蔽することにより高密度の
集積を可能とする回路レイアウトパターンを有するモノ
リシックマイクロ波発振回路に関する。
、発振回路を他の回路から遮蔽することにより高密度の
集積を可能とする回路レイアウトパターンを有するモノ
リシックマイクロ波発振回路に関する。
マイクロ波装置の小型計量化、および高信頼度化を目指
して、各種のＭＭＩＣが研究開発されている。発振回路
に関しても、文献（１）〜（５）に挙げるように発振回
路をガリウムヒ素（ＧａＡｓ）半導体で１チツプに集積
したＭＭＩＣ光ＩＣ路の報告がある。
して、各種のＭＭＩＣが研究開発されている。発振回路
に関しても、文献（１）〜（５）に挙げるように発振回
路をガリウムヒ素（ＧａＡｓ）半導体で１チツプに集積
したＭＭＩＣ光ＩＣ路の報告がある。
（１）ピー、エヌ、スコツト他“ＸおよヒＫ ｕ 帯モ
ノリシック電圧制御発振器”（Ｂ、 Ｎ、 ５ｃｏｔｔ
ｅｔ、 ａｔ。
ノリシック電圧制御発振器”（Ｂ、 Ｎ、 ５ｃｏｔｔ
ｅｔ、 ａｔ。
：”Ｍｏｎｏｌｉｔｈｉｃ ｖｏｌｔａｇｅ ｃｏｎｔ
ｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒｆｏｒ Ｘ ａｎ
ｄ Ｋｕ−ｂａｎｄ”、 ［ＥＥＥ ｔｒａｎｓ、 Ｍ
ｌｃｒｏｗａｖｅＴｈｅｏｒｙ Ｔｅｃｈ、、 ｖｏ
ｌ、ＭＴＴ−３０，ｐｐ、１３８６−１４１０． Ｏ
ｃｔ。
ｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒｆｏｒ Ｘ ａｎ
ｄ Ｋｕ−ｂａｎｄ”、 ［ＥＥＥ ｔｒａｎｓ、 Ｍ
ｌｃｒｏｗａｖｅＴｈｅｏｒｙ Ｔｅｃｈ、、 ｖｏ
ｌ、ＭＴＴ−３０，ｐｐ、１３８６−１４１０． Ｏ
ｃｔ。
１９７３゜
（２）ジュー。ニス、ジョシ他“モノリシックマイクロ
ウェーブＧａＡｓＦＥＴ発振器”（Ｊ、Ｓ、 Ｊｏｓｈ
ｉｅｔ、ａｌ、 ：”Ｍｏｎｏｌｉｔｈｉｃ ｍｉ
ｃｒｏｗａｖｅ ｇａｌｌｌｕｍ ａｒｓｅ−ｎｉｄｅ
ＦＥＴ ｏｓｃｉｌｌａｔｏｒｓ 、 ＩＥ
！Ｅ８ ｔｒａｎｓ、 ＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅｓ、 ｖｏｌ、εＤ−２８，ｐｐ、 １５ｇ−
１６２，Ｆｅｂ、１９８１．）（３）エイチ、キュー、
テサラング他“Ｊ−帯におけるモノリシックＧａＡｓＦ
ＥＴ発振器の動作”（ＨｏＱ、Ｔｓｅｒｎｇ ｅｔ、ａ
ｌ、 ：”Ｐｅｒ’ｆｏｒｍａｎｃｅ ｏｆ ｍｏｎｏ
ｌｉ−ｔｈｉｃ ＧａＡｓ ＦＥＴ ｏｓｃｉｌｌａｔ
ｏｒｓ ａｔ Ｊ−ｂａｎｄ”、 ＩＥｉ８Ｆ！７ｒａ
ｎｓ。
ウェーブＧａＡｓＦＥＴ発振器”（Ｊ、Ｓ、 Ｊｏｓｈ
ｉｅｔ、ａｌ、 ：”Ｍｏｎｏｌｉｔｈｉｃ ｍｉ
ｃｒｏｗａｖｅ ｇａｌｌｌｕｍ ａｒｓｅ−ｎｉｄｅ
ＦＥＴ ｏｓｃｉｌｌａｔｏｒｓ 、 ＩＥ
！Ｅ８ ｔｒａｎｓ、 ＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅｓ、 ｖｏｌ、εＤ−２８，ｐｐ、 １５ｇ−
１６２，Ｆｅｂ、１９８１．）（３）エイチ、キュー、
テサラング他“Ｊ−帯におけるモノリシックＧａＡｓＦ
ＥＴ発振器の動作”（ＨｏＱ、Ｔｓｅｒｎｇ ｅｔ、ａ
ｌ、 ：”Ｐｅｒ’ｆｏｒｍａｎｃｅ ｏｆ ｍｏｎｏ
ｌｉ−ｔｈｉｃ ＧａＡｓ ＦＥＴ ｏｓｃｉｌｌａｔ
ｏｒｓ ａｔ Ｊ−ｂａｎｄ”、 ＩＥｉ８Ｆ！７ｒａ
ｎｓ。
Ｂｌｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ｖｏｌ、８０−
２８． ｐｐ、１６３−１６５ 、 Ｆｅｂ。
２８． ｐｐ、１６３−１６５ 、 Ｆｅｂ。
１９８１、 ）
（４）チー、オーヒラ他“低雑音局部発振器用ＭＭＩＣ
１４ＧＨｚＶＣＯおよびミラー周波数デバイダ（Ｔ、０
ｈｉｒａ ｅｔ、ａｌ、 ： ”ＭＭＩＣ１４Ｇ）ｌｚ
ＶＣＯａｎｄ Ｍｉｌｌｅｒｆｒｅｑｕｅｎｃｙ ｄ
ｉｖｉｄｅｒ ｆｏｒ ｌｏｗ−ｎｏｉｓｅ １ｏｃａ
ｌ ｏｓｃｉ−１１ａｔｏｒｓ″、 ＩＥＥ［Ｅ ｔｒ
ａｎｓ、 Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ Ｔｅｃ
ｈ。
１４ＧＨｚＶＣＯおよびミラー周波数デバイダ（Ｔ、０
ｈｉｒａ ｅｔ、ａｌ、 ： ”ＭＭＩＣ１４Ｇ）ｌｚ
ＶＣＯａｎｄ Ｍｉｌｌｅｒｆｒｅｑｕｅｎｃｙ ｄ
ｉｖｉｄｅｒ ｆｏｒ ｌｏｗ−ｎｏｉｓｅ １ｏｃａ
ｌ ｏｓｃｉ−１１ａｔｏｒｓ″、 ＩＥＥ［Ｅ ｔｒ
ａｎｓ、 Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ Ｔｅｃ
ｈ。
ｖｏｌｌＭＴＴ−３５，ｐｐ、６５７−６６２． Ｊｕ
ｌｙ １９８７． ）（５）エム、ムラグチ他“Ｋｕ帯
ＧａＡｓモノリシック電圧制御発振器″ （Ｍ、Ｍｕｒ
ａｇｕｃｈｉ ｅｔ、ａｌ、 ：”Ａ Ｋｕ−ｂａｎｄ
ＧａＡｓ Ｍｏｎｏｌｉｔｈｉｃ ｖｏｌｔａｇｅ
ｃｏｎｔｒｏ−１１ｅｄ ｏｓｃｉｌｌａｔｏｒ’、
ＩＥＣ［Ｅ Ｔｒａｎｓ、 、 ｖａｔ、Ｂ−７０，Ｉ
ｍｐ、 ２６１−２６３、 Ａｐｒ、 １９８７． ） 〔発明が解決しようとする問題点〕 ところで、実際のマイクロ波装置では、発振回路を単体
に用いることは稀であり、多くの場合、発振回路を分周
回路や周波数変換回路など他の回路と組み合わせて用い
ることになる。そこで、さらに高密度集積を考慮すると
、発振回路と他の回路を同一チップに上に集積すること
が有効となってくる。
ｌｙ １９８７． ）（５）エム、ムラグチ他“Ｋｕ帯
ＧａＡｓモノリシック電圧制御発振器″ （Ｍ、Ｍｕｒ
ａｇｕｃｈｉ ｅｔ、ａｌ、 ：”Ａ Ｋｕ−ｂａｎｄ
ＧａＡｓ Ｍｏｎｏｌｉｔｈｉｃ ｖｏｌｔａｇｅ
ｃｏｎｔｒｏ−１１ｅｄ ｏｓｃｉｌｌａｔｏｒ’、
ＩＥＣ［Ｅ Ｔｒａｎｓ、 、 ｖａｔ、Ｂ−７０，Ｉ
ｍｐ、 ２６１−２６３、 Ａｐｒ、 １９８７． ） 〔発明が解決しようとする問題点〕 ところで、実際のマイクロ波装置では、発振回路を単体
に用いることは稀であり、多くの場合、発振回路を分周
回路や周波数変換回路など他の回路と組み合わせて用い
ることになる。そこで、さらに高密度集積を考慮すると
、発振回路と他の回路を同一チップに上に集積すること
が有効となってくる。
ところが、モノリシックマイクロ波発振回路は、Ｑ値が
こ１０程度と低いので、発振特性が他の回路の影響を受
けやすい。すなわち、発振回路を分周回路や周波数変換
回路など他の回路と同一チップ上に高密度で集積する場
合、 ■隣接する他の回路配線パターンとの電磁的結合によっ
て、発振周波数が発振回路単体の場合からずれてしまう
。極端な場合には発振が停止してしまう可能性もある。
こ１０程度と低いので、発振特性が他の回路の影響を受
けやすい。すなわち、発振回路を分周回路や周波数変換
回路など他の回路と同一チップ上に高密度で集積する場
合、 ■隣接する他の回路配線パターンとの電磁的結合によっ
て、発振周波数が発振回路単体の場合からずれてしまう
。極端な場合には発振が停止してしまう可能性もある。
■隣接する他の回路から周波数の異なる信号が発振回路
内に混入し、不要スプリアスが発生する原因となる。
内に混入し、不要スプリアスが発生する原因となる。
という二つの欠点があった。
本発明の目的は、前記の欠点を除去することにより、高
密度ＭＭＩＣの構成に適したモノリシックマイクロ波発
振回路を提供することにある。
密度ＭＭＩＣの構成に適したモノリシックマイクロ波発
振回路を提供することにある。
〔問題点を解決するための手段〕
本発明は、半導体基板上に形成された半導体増幅素子を
備えたモノリシックマイクロ波発振回路において、前記
半導体増幅素子ならびに発振回路を構成する前記素子以
外の素子を含む発振回路領域を囲んで設けられた第二層
配線と、前記第二層配線の外側から前記半導体増幅素子
の出力電極への電源供給線となる第一の第一層配線、前
記半導体増幅素子の入力電極から前記第二層配線の外側
へ発振出力を取り出す第二の第一層配線、および前記発
振回路への制御信号を前記第二層配線の外側から入力す
る第三の第一層配線と、前記第一層配線が前記第二層配
線と交差する部分に誘電体膜を挿んで設けられた容量と
を備え、前記半導体増幅素子の制御電極は誘導性の素子
を介して少なくとも高周波的に前記第二層配線に接続さ
れたことを特徴とする。
備えたモノリシックマイクロ波発振回路において、前記
半導体増幅素子ならびに発振回路を構成する前記素子以
外の素子を含む発振回路領域を囲んで設けられた第二層
配線と、前記第二層配線の外側から前記半導体増幅素子
の出力電極への電源供給線となる第一の第一層配線、前
記半導体増幅素子の入力電極から前記第二層配線の外側
へ発振出力を取り出す第二の第一層配線、および前記発
振回路への制御信号を前記第二層配線の外側から入力す
る第三の第一層配線と、前記第一層配線が前記第二層配
線と交差する部分に誘電体膜を挿んで設けられた容量と
を備え、前記半導体増幅素子の制御電極は誘導性の素子
を介して少なくとも高周波的に前記第二層配線に接続さ
れたことを特徴とする。
本発明は、ソース出力型のＦＥＴ回路が容量性の負荷に
対して発振条件を満たすことに着眼し、これを利用する
ことにより発振回路の周囲を第二層配線で完全に囲むこ
とを可能にしている。
対して発振条件を満たすことに着眼し、これを利用する
ことにより発振回路の周囲を第二層配線で完全に囲むこ
とを可能にしている。
すなわち、接地電極である前記第二層配線で完全に囲ま
れた閉領域内に、トランジスタと受動素子を全てレイア
ウトすることにより外部との遮蔽を行う。そして、外部
への発振出力の取り出しは、前記第二層配線の下を潜る
第一層配線で行う。このとき、前記第一層配線層と前記
第二層配線との間の配線容量を積極的に利用し、発振条
件を満足させている。
れた閉領域内に、トランジスタと受動素子を全てレイア
ウトすることにより外部との遮蔽を行う。そして、外部
への発振出力の取り出しは、前記第二層配線の下を潜る
第一層配線で行う。このとき、前記第一層配線層と前記
第二層配線との間の配線容量を積極的に利用し、発振条
件を満足させている。
従って、発振回路は前記第二層配線により完全に遮蔽さ
れるので、隣接する他の回路配線パターンとの電磁的結
による発振特性の変動や不要スプリアスの発生を低減す
ることが可能となる。
れるので、隣接する他の回路配線パターンとの電磁的結
による発振特性の変動や不要スプリアスの発生を低減す
ることが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）は本発明の一実施例の要部を示す模式的な
平面図で、モノリシックマイクロ波集積回路を示し、そ
の発振回路部分を拡大して示したものである。また第１
図（ｂ）は第１図（ａ）のｘ−ｘ ’模式的断面図およ
び第１図（Ｃ）は第１図（ａ）のＹ−Ｙ ’模式的断面
図である。
平面図で、モノリシックマイクロ波集積回路を示し、そ
の発振回路部分を拡大して示したものである。また第１
図（ｂ）は第１図（ａ）のｘ−ｘ ’模式的断面図およ
び第１図（Ｃ）は第１図（ａ）のＹ−Ｙ ’模式的断面
図である。
本実施例は、ＧａＡｓ半導体基板１上に形成された半導
体増幅素子としてのＦＥＴ （電界効果トランジスタ）
２を備えたモノリシックマイクロ波発振回路において、 ＦＥＴ２ならびに発振回路を構成する他素子としてのメ
アンダ線からなるインダクタ抵抗抵抗Ｒ８右よびＲ２な
らびにバラクタ（可変容量ダイオード）３を含む発振回
路領域４を囲んで設けられた第二層配線５と、第二層配
線５の外側から、ＦＥＴ２の出力電極であるドレイン電
極（Ｄ）への電源供給線となる第一層配線６、ＦＥＴ２
の入力電極であるソース電極（Ｓ）から第二層配線５の
外側へ発振出力を取り出す第二の第一層配線７および前
記発振回路への制御信号を第二層配線５の外側から入力
する第三の第一層配線８と、第一層配線６．７右よび８
が第二層配線５とそれぞれ交差する部分に誘電体膜とし
ての絶縁体膜１２を挿んで設けられた容量Ｃ＋ 、Ｃ２
およびＣ３とを備え、ＦＥＴ２の制御電極であるゲート
電極（Ｇ）は誘導性の素子であるインダクタしおよび抵
抗Ｒ１を介して第二層配線５に接続される。また、第二
層配線５は接地される。
体増幅素子としてのＦＥＴ （電界効果トランジスタ）
２を備えたモノリシックマイクロ波発振回路において、 ＦＥＴ２ならびに発振回路を構成する他素子としてのメ
アンダ線からなるインダクタ抵抗抵抗Ｒ８右よびＲ２な
らびにバラクタ（可変容量ダイオード）３を含む発振回
路領域４を囲んで設けられた第二層配線５と、第二層配
線５の外側から、ＦＥＴ２の出力電極であるドレイン電
極（Ｄ）への電源供給線となる第一層配線６、ＦＥＴ２
の入力電極であるソース電極（Ｓ）から第二層配線５の
外側へ発振出力を取り出す第二の第一層配線７および前
記発振回路への制御信号を第二層配線５の外側から入力
する第三の第一層配線８と、第一層配線６．７右よび８
が第二層配線５とそれぞれ交差する部分に誘電体膜とし
ての絶縁体膜１２を挿んで設けられた容量Ｃ＋ 、Ｃ２
およびＣ３とを備え、ＦＥＴ２の制御電極であるゲート
電極（Ｇ）は誘導性の素子であるインダクタしおよび抵
抗Ｒ１を介して第二層配線５に接続される。また、第二
層配線５は接地される。
なお、第１図（ａ）において、９．１０、および１１は
、それぞれ同一のＧａＡｓ半導体基板１上に設けられた
、電源回路、負荷回路および制御回路で、それぞれ第一
の第一層配線６．７および８に接続される。また、Ｃ４
は第一層配線７と負荷回路１０と。
、それぞれ同一のＧａＡｓ半導体基板１上に設けられた
、電源回路、負荷回路および制御回路で、それぞれ第一
の第一層配線６．７および８に接続される。また、Ｃ４
は第一層配線７と負荷回路１０と。
を容量結合で接続するための容量である。
ここで、バラクタ３はアノード（Ａ）がインダクタしに
接続されカソード（Ｋ）が第三の第一層配線８に接続さ
れ、このカソードは容量Ｃ３を介して高周波数に接地さ
れるとともに直流的には制御回路１１に接地される。ま
た電源供給線となる第一の第一層配線６も容量Ｃ２を介
して高周波的に接地される。このため第一層配線６およ
び８は容量Ｃ２およびＣ１を大にするためその面積が大
きくなるよう第二層配線５と交差する部分が大となるよ
う幅を広げている。
接続されカソード（Ｋ）が第三の第一層配線８に接続さ
れ、このカソードは容量Ｃ３を介して高周波数に接地さ
れるとともに直流的には制御回路１１に接地される。ま
た電源供給線となる第一の第一層配線６も容量Ｃ２を介
して高周波的に接地される。このため第一層配線６およ
び８は容量Ｃ２およびＣ１を大にするためその面積が大
きくなるよう第二層配線５と交差する部分が大となるよ
う幅を広げている。
本発明の特徴は、第１図（ａ）において、特に、発振回
路領域４を囲む第二層配線５と、第一、第二および第三
の第一層配線６．７および８と、容量Ｃ，、Ｃ，および
Ｃ５を設けたことにある。
路領域４を囲む第二層配線５と、第一、第二および第三
の第一層配線６．７および８と、容量Ｃ，、Ｃ，および
Ｃ５を設けたことにある。
次に、本実施例の動作について説明する。
第１図（ａ）のパターンレイアウトを回路図で表すと第
２図に示すようになる。第１図（ａ）の第二層配線５は
第２図の接地記号で表される。Ｌはメアンダ線のインダ
クタンス、Ｒ１はＦＥＴ２のゲートおよびバラクタ３の
アノードを接地電位に保つための高抵抗、Ｒ２はＦＥＴ
２のソースバイアスを与えるための抵抗、ＣＩおよびＣ
２は高周波バイパス用容量、Ｃ１およびＣ４はＦＥＴ２
のソースから見た負荷を容量性にするための容量である
。
２図に示すようになる。第１図（ａ）の第二層配線５は
第２図の接地記号で表される。Ｌはメアンダ線のインダ
クタンス、Ｒ１はＦＥＴ２のゲートおよびバラクタ３の
アノードを接地電位に保つための高抵抗、Ｒ２はＦＥＴ
２のソースバイアスを与えるための抵抗、ＣＩおよびＣ
２は高周波バイパス用容量、Ｃ１およびＣ４はＦＥＴ２
のソースから見た負荷を容量性にするための容量である
。
第２図で、抵抗Ｒ＋およびＲ２の抵抗値はそれぞれ所望
発振周波数におけるバラクタ３、容量Ｃ３のリアクタン
スに比べて充分高い値に設定しである。また、容量Ｃ８
およびＣ２は所望発振周波数において充分低インピーダ
ンスとなるように設定しである。従って、第２図の回路
は高周波的には第３図に示す高周波等価回路と電気的に
等価となる。
発振周波数におけるバラクタ３、容量Ｃ３のリアクタン
スに比べて充分高い値に設定しである。また、容量Ｃ８
およびＣ２は所望発振周波数において充分低インピーダ
ンスとなるように設定しである。従って、第２図の回路
は高周波的には第３図に示す高周波等価回路と電気的に
等価となる。
第３図の高周波等価回路は、文献（４）中の発振回路の
基本分類の項に述べられているとおり、ドレイン接地ソ
ース出力型の発振回路であり、誘導性の負性抵抗出力イ
ンピーダンスを有しているので、容量性の負荷を接続す
れば発振回路として動作する。図中の一点鎖線から右を
見たインピーダンスを容量性にするには、通常（負荷回
路の入力ＶＳＷＲが極端に大きい場合を除いて）、第１
図に示す容量Ｃ４と０４の回路とすることで可能である
。
基本分類の項に述べられているとおり、ドレイン接地ソ
ース出力型の発振回路であり、誘導性の負性抵抗出力イ
ンピーダンスを有しているので、容量性の負荷を接続す
れば発振回路として動作する。図中の一点鎖線から右を
見たインピーダンスを容量性にするには、通常（負荷回
路の入力ＶＳＷＲが極端に大きい場合を除いて）、第１
図に示す容量Ｃ４と０４の回路とすることで可能である
。
例えば、具体的には、入力インピーダンスが５０ΩでＶ
ＳＷＲが２以下の負荷に対して、ゲートの寸法が１００
〜２００μｍ程度のＦＥＴを使用して、発振周波数１２
Ｇｆ（ｚ帯の発振回路を構成する場合には、容量Ｃ５と
０４の容量値はそれぞれ０．３ｐＦと０．０３ｐＦとな
る。この値の容量は、半導体基板上の第一層配線と第二
層配線の層間容量で実現するにはその面積をそれぞれ５
０μ山口、と１６μｍロ程度でよいので、標準的なＭＭ
ＩＣの製造プロセスで実現可能である。
ＳＷＲが２以下の負荷に対して、ゲートの寸法が１００
〜２００μｍ程度のＦＥＴを使用して、発振周波数１２
Ｇｆ（ｚ帯の発振回路を構成する場合には、容量Ｃ５と
０４の容量値はそれぞれ０．３ｐＦと０．０３ｐＦとな
る。この値の容量は、半導体基板上の第一層配線と第二
層配線の層間容量で実現するにはその面積をそれぞれ５
０μ山口、と１６μｍロ程度でよいので、標準的なＭＭ
ＩＣの製造プロセスで実現可能である。
なお、本実施例は半導体増幅素子としてＦＥＴ（電界効
果トランジスタ）を用いた場合について説明したが、本
発明はバイポーラトランジスタの場合にも同様に適用で
きる。
果トランジスタ）を用いた場合について説明したが、本
発明はバイポーラトランジスタの場合にも同様に適用で
きる。
また、本実施例は通常の製造技術を用いて容易に製造す
ることができる。
ることができる。
以上説明したように、本発明は、ドレイン接地ソース出
力型のＦＥＴ回路が容量性の負荷に対して発振動作をす
ることを利用することにより発振回路の周囲を第二層配
線で完全に囲むことを可能にする。
力型のＦＥＴ回路が容量性の負荷に対して発振動作をす
ることを利用することにより発振回路の周囲を第二層配
線で完全に囲むことを可能にする。
すなわち、接地電極である第二層配線で完全に囲まれた
閉領域内に半導体増幅素子、ダイオードおよび受動素子
を全てレイアウトすることにより外部との遮蔽を行い、
隣接する他の回路配線パターンとの電磁的結合による発
振特性の変動や不要スプリアスの発生を低減できる効果
がある。
閉領域内に半導体増幅素子、ダイオードおよび受動素子
を全てレイアウトすることにより外部との遮蔽を行い、
隣接する他の回路配線パターンとの電磁的結合による発
振特性の変動や不要スプリアスの発生を低減できる効果
がある。
従って、本発明を用いることにより、発振回路を内蔵す
るＭＭＩＣが従来より高密度に集積されたレイアウトで
構成することができ、その効果は大である。
るＭＭＩＣが従来より高密度に集積されたレイアウトで
構成することができ、その効果は大である。
１＊回塔
第１図（ａ）は本発明の一実施例の要部を示す模式第１
図（ｂ）は第１図のｘ−ｘ’模式的断面図。 第１図（Ｃ）は第１図のＹ−Ｙ’模式的断面図。 第２図は前記実施例回路の回路図。 第３図は第２図の高周波等価回路図。 １・・・ＧａＡｓ半導体基板、２・・・ＦＥＴ、３・・
・バラクタ、４・・・発振回路領域、５・・・第二層配
線、６．７．８・・・第一層配線、９・・・電源回路、
１０・・・負荷回路、１１・・・制御回路、１２・・・
絶縁体膜、Ｃ，−Ｃ，・・・容量、Ｌ・・・インダクタ
、Ｒ＋ 、Ｒ２・・・抵抗。 扇 ２ 図 特許出願人 日本電信電話株式会社 ７．−代理人
弁理士 井 出 直 孝、′箆 ３ 図
図（ｂ）は第１図のｘ−ｘ’模式的断面図。 第１図（Ｃ）は第１図のＹ−Ｙ’模式的断面図。 第２図は前記実施例回路の回路図。 第３図は第２図の高周波等価回路図。 １・・・ＧａＡｓ半導体基板、２・・・ＦＥＴ、３・・
・バラクタ、４・・・発振回路領域、５・・・第二層配
線、６．７．８・・・第一層配線、９・・・電源回路、
１０・・・負荷回路、１１・・・制御回路、１２・・・
絶縁体膜、Ｃ，−Ｃ，・・・容量、Ｌ・・・インダクタ
、Ｒ＋ 、Ｒ２・・・抵抗。 扇 ２ 図 特許出願人 日本電信電話株式会社 ７．−代理人
弁理士 井 出 直 孝、′箆 ３ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板（１）上に形成された半導体増幅素子（
２）を備えたモノリシックマイクロ波発振回路において
、 前記半導体増幅素子ならびに発振回路を構成する前記素
子以外の素子を含む発振回路領域（４）を囲んで設けら
れた第二層配線（５）と、 前記第二層配線の外側から前記半導体増幅素子の出力電
極への電源供給線となる第一の第一層配線（６）、前記
半導体増幅素子の入力電極から前記第二層配線の外側へ
発振出力を取り出す第二の第一層配線（７）、および前
記発振回路への制御信号を前記第二層配線の外側から入
力する第三の第一層配線（８）と、 前記第一層配線が前記第二層配線と交差する部分に誘電
体膜を挿んで設けられた容量（Ｃ＿１、Ｃ＿２、Ｃ＿３
）と を備え、 前記半導体増幅素子の制御電極は誘導性の素子（Ｌ）を
介して少なくとも高周波的に前記第二層配線に接続され
た ことを特徴とするモノリシックマイクロ波発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63207857A JP2916600B2 (ja) | 1988-08-22 | 1988-08-22 | モノリシックマイクロ波発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63207857A JP2916600B2 (ja) | 1988-08-22 | 1988-08-22 | モノリシックマイクロ波発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0256105A true JPH0256105A (ja) | 1990-02-26 |
| JP2916600B2 JP2916600B2 (ja) | 1999-07-05 |
Family
ID=16546683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63207857A Expired - Lifetime JP2916600B2 (ja) | 1988-08-22 | 1988-08-22 | モノリシックマイクロ波発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2916600B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507719A (ja) * | 2002-09-13 | 2006-03-02 | ティーエルシー プレシジョン ウェイファー テクノロジー， インコーポレイテッド | 集積回路発振器 |
| US8638035B2 (en) | 2010-01-11 | 2014-01-28 | Samsung Electronics Co., Ltd. | Terahertz radiation sources and methods of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58179033A (ja) * | 1982-04-14 | 1983-10-20 | Toshiba Corp | 共振線路装置 |
| JPS621412U (ja) * | 1985-06-19 | 1987-01-07 |
-
1988
- 1988-08-22 JP JP63207857A patent/JP2916600B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58179033A (ja) * | 1982-04-14 | 1983-10-20 | Toshiba Corp | 共振線路装置 |
| JPS621412U (ja) * | 1985-06-19 | 1987-01-07 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507719A (ja) * | 2002-09-13 | 2006-03-02 | ティーエルシー プレシジョン ウェイファー テクノロジー， インコーポレイテッド | 集積回路発振器 |
| US8638035B2 (en) | 2010-01-11 | 2014-01-28 | Samsung Electronics Co., Ltd. | Terahertz radiation sources and methods of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2916600B2 (ja) | 1999-07-05 |
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Legal Events
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