JP7717552B2

JP7717552B2 - 半導体装置

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Publication number: JP7717552B2
Application number: JP2021151839A
Authority: JP
Inventors: 智博千住
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2021-09-17
Filing date: 2021-09-17
Publication date: 2025-08-04
Anticipated expiration: 2041-09-17
Also published as: JP2023044022A

Description

実施形態は、半導体装置に関する。

マイクロ波無線通信やレーダの送信部に用いられる電力増幅器（HPA）を含むモノリシック・マイクロ波集積回路（MMIC）には、コスト低減のため小型化が求められる。

H.Q.Tao et al.,"A Compact 60W X-Band GaN HEMT Power Amplifier MMIC", IEEE Microwave and Wireless Components Letters, Vol. 27, No. 1, January 2017

実施形態は、小型化された半導体装置を提供する。

実施形態に係る半導体装置は、トランジスタと、第１配線と、抵抗素子と、第１コンデンサと、を備える。前記トランジスタは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた制御電極と、を有する。前記第１配線は、前記トランジスタの前記制御電極に電気的に接続される。前記抵抗素子は、前記トランジスタと前記第１配線との間に設けられ、前記制御電極に電気的に接続された第１端子を含む。前記第１コンデンサは、前記抵抗素子の第２端子に電気的に接続される。前記トランジスタ、前記抵抗素子、前記第１配線は、第１方向に並び、前記抵抗素子および前記第１コンデンサは、前記第１方向と交差する第２方向に並ぶ。

実施形態に係る半導体装置を示す回路図である。実施形態に係る半導体装置を示す模式平面図である。実施形態に係る半導体装置を示す模式断面図である。比較例に係る半導体装置を示す模式図である。比較例に係る半導体装置の特性を示すグラフである。実施形態に係る半導体装置の特性を示すグラフである。

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

図１は、実施形態に係る半導体装置１を示す回路図である。半導体装置１は、例えば、電界効果トランジスタ（以下、トランジスタＴｒ）と、安定化回路と、を集積化した電力増幅器である。以下、ＧａＮを材料とするＨＥＭＴ（High Electron Mobility Transistor）を用いる例を説明するが、実施形態は、これに限定される訳ではない。ＦＥＴは、例えば、ＧａＡｓＭＥＳＦＥＴやＧａＡｓｐＨＥＭＴであっても良い。

図１に示すように、半導体装置１は、トランジスタＴｒと、第１配線ＴＬ１と、第２配線ＴＬ２と、第１抵抗Ｒ１と、第２抵抗Ｒ２と、第１コンデンサＣ１と、第２コンデンサＣ２と、を含む。

トランジスタＴｒは、ゲート端Ｇと、ソース端Ｓと、ドレイン端Ｄと、を有する。第１配線ＴＬ１は、入力端Ｐ１とトランジスタＴｒのゲート端Ｇとの間に設けられ、ゲート端Ｇに電気的に接続される。第２配線ＴＬ２は、トランジスタＴｒのドレイン端Ｄと出力端Ｐ２との間に設けられ、ドレイン端Ｄに電気的に接続される。

第１抵抗Ｒ１は、トランジスタＴｒのゲート端Ｇと第１配線ＴＬ１との間に接続される。第１抵抗Ｒ１は、第１配線ＴＬ１およびゲート端Ｇに電気的に接続される。また、第１抵抗Ｒ１と第１コンデンサＣ１は直列接続される。第１コンデンサＣ１の第１端子は、第１抵抗Ｒ１に接続され、第２端子は、バイアホールＶ１を介して接地される。

第２抵抗Ｒ２は、トランジスタＴｒのゲート端Ｇと第１配線ＴＬ１との間に接続される。第２抵抗Ｒ２は、第１配線ＴＬ１およびゲート端Ｇに電気的に接続される。また、第２抵抗Ｒ２と第２コンデンサＣ２は直列接続される。第２コンデンサＣ２の第１端子は、第２抵抗Ｒ２に接続され、第２端子は、バイアホールＶ２を介して接地される。

トランジスタＴｒのソース端Ｓは、第１コンデンサＣ１および第２コンデンサＣ２の第２端子に電気的に接続され、バイアホールＶ１およびＶ２を介して接地される。半導体装置１の安定化回路は、第１抵抗Ｒ１、第２抵抗Ｒ２、第１コンデンサＣ１および第２コンデンサＣ２により構成される。

図２は、実施形態に係る半導体装置１を示す模式平面図である。図２は、半導体装置１の上面のレイアウトを示す模式図である。

図２に示すように、トランジスタＴｒ、第１配線ＴＬ１および第２配線ＴＬ２は、第１方向（例えば、Ｘ方向）に並ぶ。トランジスタＴｒは、第１配線ＴＬ１と第２配線ＴＬ２との間に設けられる。

半導体装置１は、抵抗素子ＲＤ（図３（ａ）参照）をさらに備える。抵抗素子ＲＤは、トランジスタＴｒと第１配線ＴＬ１との間に設けられる。なお、図２中に示す破線は、抵抗層１７（図３（ａ）参照）の外縁を例示している。

トランジスタＴｒは、第１電極２０と、第２電極３０と、制御電極４０と、を含む。第１電極２０は、例えば、ソース電極である。第２電極３０は、例えば、ドレイン電極である。制御電極４０は、例えば、ゲート電極である。

図２に示すように、複数の第１電極２０、複数の第２電極３０および複数の制御電極４０が、例えば、Ｙ方向に並ぶ。第１電極２０および第２電極３０は、交互に配置される。制御電極４０は、第１電極２０と第２電極３０との間に配置される。

複数の第１電極２０は、例えば、Ｙ方向に延在する第３配線２５により電気的に接続される。第３配線２５は、例えば、ソース配線である。第３配線２５は、例えば、第１パッド電極２７ａおよび第２パッド電極２７ｂにつながるように設けられる。複数の第１電極２０、第１パッド電極２７ａおよび第２パッド電極２７ｂは、例えば、Ｙ方向に並ぶ。複数の第１電極２０は、第１パッド電極２７ａおよび第２パッド電極２７ｂの間に設けられる。また、第１パッド電極２７ａの下には、バイアホールＶ１が設けられる。第２パッド電極２７ｂの下には、バイアホールＶ２が設けられる。

複数の第２電極３０は、例えば、それぞれＸ方向に延在し、第２配線ＴＬ２に接続される。

複数の制御電極４０は、例えば、制御配線４１からＸ方向に延出するように設けられる。制御配線４１は、トランジスタＴｒと第１配線ＴＬ１との間に設けられ、例えば、Ｙ方向に延在する。制御配線４１は、例えば、ゲートバス配線である。

第１配線ＴＬ１と制御配線４１との間には、第４配線５０が設けられる。第４配線５０は、Ｙ方向に延在する。第１配線ＴＬ１は、第４配線５０を跨いで、制御配線４１に電気的に接続される。制御配線４１および第４配線５０は、それぞれ、抵抗素子ＲＤ（図３（ａ）参照）に電気的に接続される。

第４配線５０は、第１コンデンサＣ１および第２コンデンサＣ２に電気的に接続される。第１コンデンサＣ１、第１配線ＴＬ１および第２コンデンサＣ２は、例えば、Ｙ方向に並ぶ。第１配線ＴＬ１は、第１コンデンサＣ１と第２コンデンサＣ２との間に設けられる。

第１コンデンサＣ１は、Ｙ方向に積層された第１金属層Ｅ１および第２金属層Ｅ２を含む。第１コンデンサＣ１は、第１金属層Ｅ１と第２金属層Ｅ２との間に設けられた誘電体膜（図示しない）、例えば、シリコン窒化膜を含む。第１金属層Ｅ１は、配線部５３を介して、第４配線５０に電気的に接続される。また、第２金属層Ｅ２は、配線部２９ａを介して、第１パッド電極２７ａに電気的に接続される。

第１金属層Ｅ１は、第４配線５０および抵抗素子ＲＤを介して、制御配線４１に電気的に接続される。第１抵抗Ｒ１（図１参照）は、例えば、制御配線４１と第１金属層Ｅ１との間の電気抵抗を表している。

第２コンデンサＣ２は、Ｙ方向に積層された第１金属層Ｅ３および第２金属層Ｅ４を含む。第２コンデンサＣ２は、第１金属層Ｅ３と第２金属層Ｅ４との間に設けられた別の誘電体膜（図示しない）、例えば、シリコン窒化膜を含む。第１金属層Ｅ３は、配線部５７を介して、第４配線５０に電気的に接続される。また、第２金属層Ｅ４は、配線部２９ｂを介して、第２パッド電極２７ｂに電気的に接続される。

第１金属層Ｅ３は、第４配線５０および抵抗素子ＲＤを介して、制御配線４１に電気的に接続される。第２抵抗Ｒ２（図１参照）は、例えば、制御配線４１と第１金属層Ｅ３との間の電気抵抗を表している。

図３（ａ）～（ｂ）は、実施形態に係る半導体装置１を示す模式断面図である。図３（ａ）は、図２中に示すＡ－Ａ線に沿った断面図である。図３（ｂ）は、図２中に示すＢ－Ｂ線に沿った断面図である。図３（ｃ）は、図２中に示すＣ－Ｃ線に沿った断面図である。

図３（ａ）に示すように、半導体装置１は、半導体基板１０と、第１半導体層１３と、第２半導体層１５と、抵抗層１７と、高抵抗領域１９と、絶縁膜２１と、をさらに含む。半導体基板１０は、例えば、炭化シリコン（ＳｉＣ）を含む。

第１半導体層１３は、半導体基板１０の上に設けられる。第１半導体層１３は、例えば、窒化ガリウム（ＧａＮ）を含む。第１半導体層１３は、例えば、バッファ層（図示しない）を介して、半導体基板１０の上にエピタキシャル成長される。第１半導体層１３は、例えば、不純物をドーピングしないアンドープ層である。

第２半導体層１５は、第１半導体層１３の上に設けられる。第２半導体層１５は、例えば、窒化アルミニウムガリウム混晶（ＡｌＧａＮ）を含む。第２半導体層１５は、所謂、障壁層である。第２半導体層１５は、例えば、ｎ形不純物を含み、第１半導体層１３との界面に２次元電子ガスを生じさせる。

抵抗層１７は、第１半導体層１３上に設けられる。抵抗層１７は、高抵抗領域１９により第２半導体層１５から離間するように設けられる。抵抗層１７は、第２半導体層１５と同じ組成の材料を含む。

高抵抗領域１９は、例えば、第１半導体層１３および第２半導体層１５に選択的にプロトンもしくは窒素をイオン注入することにより形成される。高抵抗領域１９は、例えば、トランジスタＴｒと抵抗素子ＲＤとの間を電気的に分離する。また、高抵抗領域１９は、トランジスタＴｒおよび抵抗素子ＲＤを他の回路素子（図示しない）から電気的に分離する。

絶縁膜２１は、第１半導体層１３、第２半導体層１５および抵抗層１７を覆うように設けられる。絶縁膜２１は、例えば、シリコン窒化膜である。

第１電極２０は、第２半導体層１５の上に設けられる。第１電極２０は、絶縁膜２１に設けられるコンタクトホールを介して、第２半導体層１５に電気的に接続される。第１電極２０は、例えば、絶縁膜２１中に延在するコンタクト部２０ｃを介して、第２半導体層１５に電気的に接続される。また、第１電極２０の上には、第３配線２５が設けられる。第３配線２５は、例えば、メッキ法を用いて形成される。

抵抗素子ＲＤは、例えば、抵抗層１７と、第１端子１７ｇと、第２端子１７ｆと、を含む。第１端子１７ｇおよび第２端子１７ｆは、抵抗層１７の上に設けられる。第１端子１７ｇおよび第２端子１７ｆは、例えば、絶縁膜２１に設けられたコンタクトホール内に延在する。

制御配線４１は、絶縁膜２１上に設けられ、抵抗層１７の上に位置する部分を含む。第４配線５０は、第２端子１７ｆを介して、抵抗層１７の上に設けられる。制御配線４１は、第１端子１７ｇにより抵抗層１７に電気的に接続される。第４配線５０は、第２端子１７ｆにより抵抗層１７に電気的に接続される。

第１配線ＴＬ１および第２配線ＴＬ２は、絶縁膜２１の上に設けられる。第２半導体層１５は、第１配線ＴＬ１と第１半導体層１３の間、および、第２配線ＴＬ２と第１半導体層１３との間には設けられない。

第１配線ＴＬ１は、第１金属層４３と第２金属層４５とを含む。第１金属層４３は、例えば、真空蒸着法を用いて、絶縁膜２１の上に設けられる。第２金属層４５は、例えば、メッキ法を用いて、第１金属層４３の上に設けられる。

第２金属層４５は、第４配線５０を跨いで、制御配線４１に接続される。第２金属層４５と第４配線５０との間には、エアーギャップが設けられる。このように、第１配線ＴＬ１は、制御配線４１に電気的に接続され、第４配線５０から電気的に絶縁される。

第２配線ＴＬ２は、第１金属層３３と第２金属層３５とを含む。第１金属層３３は、例えば、真空蒸着法を用いて、絶縁膜２１の上に設けられる。第２金属層３５は、例えば、メッキ法を用いて、第１金属層３３の上に設けられる。

バイアホールＶ１、Ｖ２（図２参照）は、半導体基板１０の裏面から、半導体基板１０、第１半導体層１３および第２半導体層１５を貫通して、第１パッド電極２７ａおよび第２パッド電極２７ｂにそれぞれ連通するように設けられる。第１パッド電極２７ａおよび第２パッド電極２７ｂは、バイアホールＶ１、Ｖ２の内部に設けられるバイアコンタクト（図示しない）を介して、半導体基板１０の裏面に設けられる金属層（図示しない）に電気的に接続される。

図３（ｂ）に示すように、制御電極４０は、絶縁膜２１を介して、第２半導体層１５の上に設けられる。絶縁膜２１は、例えば、ゲート絶縁膜として機能する。制御電極４０は、制御配線４１につながるように設けられる。

制御電極４０の上方には、第３配線２５が設けられる。第３配線２５と制御電極４０との間には、エアーギャップが設けられる。制御電極４０は、第３配線２５から電気的に絶縁される。

図３（ｃ）に示すように、第２電極３０は、第２半導体層１５の上に設けられる。第２電極３０は、コンタクト部３０ｃを介して、第２半導体層１５に電気的に接続される。コンタクト部３０ｃは、例えば、絶縁膜２１に設けられたコンタクトホール中に延在する。また、第２電極３０は、絶縁膜２１の表面に沿って、例えば、Ｘ方向に延在し、第２配線ＴＬ２の第１金属層３３につながるように設けられる。第２電極３０は、第２配線ＴＬ２に電気的に接続される。

第２電極３０の上方には、第３配線２５が設けられる。第３配線２５と第２電極３０との間には、エアーギャップが設けられる。第２電極３０は、第３配線２５から電気的に絶縁される。

実施形態に係る半導体装置１は、マイクロ波増幅に用いられるＭＭＩＣ（モノリシックマイクロ波集積回路）である。例えば、数ワットのマイクロ波を出力する増幅回路を寄生発振なしに動作させるためには、トランジスタＴｒのゲート端Ｇと接地端（グランド端）との間に、抵抗とコンデンサとを含む安定化回路を付加することが好ましい。

さらに、大電力のマイクロ波を出力するためには、トランジスタＴｒのゲート幅を大きくすることが望ましい。このため、複数のソース電極およびドレイン電極を交互に配置し、ソース・ドレイン間にそれぞれゲート電極を配置するゲート構造が用いられる。このようなゲート構造では、ゲート・ソース間のインピーダンスが低下し、安定化回路のインピーダンスも小さくなる。したがって、安定化回路をモノリシックに形成する場合、複数の抵抗素子を並列接続し、抵抗素子の占有面積を減らすことが好ましい。

しかしながら、このような構成では、配線レイアウトが複雑になり、寄生インダクタンスが大きくなる。このため、高周波領域において抵抗の効果が失われ、安定係数（Ｋファクタ）が１以下になる場合がある。また、寄生インダクタンスの増加を相殺するために、コンデンサを大容量化すると、チップサイズも大きくなる。

図４（ａ）および（ｂ）は、比較例に係る半導体装置２を示す模式図である。図４（ａ）は、半導体装置２を示す模式平面図である。図４（ｂ）は、半導体装置２の等価回路を表す模式図である。

図４（ａ）に示すように、半導体装置２は、第１配線ＴＬ１と第２配線ＴＬ２との間に配置されたトランジスタＴｒを含む。トランジスタＴｒのゲート幅は、例えば、６６０μｍである。この例では、第１抵抗Ｒ１および第１コンデンサＣ１を含む安定化回路と第１配線ＴＬ１とは、Ｙ方向に並ぶ。第１抵抗Ｒ１は、第１配線と第１コンデンサＣ１との間に設けられる。さらに、第１コンデンサＣ１を接地するためのバイアホールＶ３が追加される。

第１抵抗Ｒ１は、例えば、４０Ωの抵抗層（図示しない）を４つ並列接続した構成を有する。第１抵抗Ｒ１は、１０Ωの抵抗値を有する。第１配線ＴＬ１と第１抵抗Ｒ１とをつなぐ配線ＴＬ４のレイアウトは櫛型になる。第１コンデンサＣ１の容量は、４ｐＦである。

図４（ｂ）に示すように、半導体装置２では、トランジスタＴｒのゲート端Ｇと第１抵抗Ｒ１との間に、配線ＴＬ３およびＴＬ４が追加される。このため、安定化回路のインダクタンスが大きくなり、コンデンサＣ１のサイズも大きくなる。

図５は、比較例に係る半導体装置２の特性を示すグラフである。縦軸は、安定化係数（Ｋファクタ）である。横軸は、周波数である。半導体装置２は、例えば、理想チョーク（図示しない）を介してドレイン電圧３０Ｖを印加し、－２．５Ｖのゲート電圧により駆動される。

図５に示すように、この例では、安定化係数は、９ＧＨｚ～２６ＧＨｚの周波数範囲において１よりも小さくなり、寄生発振が生じ易くなる。これは、安定化回路のインダクタンスの増加に起因する。このため、半導体装置２を用いる場合、寄生発振を抑制するための安定化回路を外部回路にさらに付加する必要がある。

図６は、実施形態に係る半導体装置１の特性を示すグラフである。縦軸は、安定化係数（Ｋファクタ）である。横軸は、周波数である。

図６に示すように、半導体装置１では、１ＧＨｚ以上の周波数において、安定化係数が１よりも大きく、寄生発振を抑制できることが分かる。なお、１ＧＨｚ以下の周波数帯では、外部回路に設ける定化回路の構成を簡略化できる。

このように、半導体装置１では、抵抗素子ＲＤ、第１コンデンサＣ１および第２コンデンサＣ２を含む安定化回路の接続構成を、半導体装置２に比べて簡素化できる。また、抵抗素子ＲＤ、第１コンデンサＣ１および第２コンデンサＣ２を、平面配置内（図２参照）のデッドスペースに適宜配置することにより、ＭＭＩＣの小型化を実現できる。すなわち、抵抗素子ＲＤを第１配線ＴＬ１とトランジスタＴｒとの間に配置することにより、トランジスタＴｒのゲート側のスペースを有効に活用でき、コンデンサの配置の自由度が大きくなる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、２…半導体装置、１０…半導体基板、１３…第１半導体層、１５…第２半導体層、１７…抵抗層、１７ｆ…第１端子、１７ｇ…第２端子、１９…高抵抗領域、２０…第１電極、２０ｃ、３０ｃ…コンタクト部、２１…絶縁膜、２５…第３配線、２７ａ…第１パッド電極、２７ｂ…第２パッド電極、２９ａ、２９ｂ…配線部、３０…第２電極、３３、４３、Ｅ１、Ｅ３…第１金属層、３５、４５、Ｅ２、Ｅ４…第２金属層、４０…制御電極、４１…制御配線、５０…第４配線、５３、５７…配線部、Ｃ１…第１コンデンサ、Ｃ２…第２コンデンサ、Ｓ…ソース端、Ｄ…ドレイン端、Ｇ…ゲート端、Ｐ１…入力端、Ｐ２…出力端、Ｒ１…第１抵抗、Ｒ２…第２抵抗、ＲＤ…抵抗素子、ＴＬ１…第１配線、ＴＬ２…第２配線、ＴＬ３、ＴＬ４…配線、Ｔｒ…トランジスタ、Ｖ１、Ｖ２、Ｖ３…バイアホール

Claims

第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた制御電極と、を有するトランジスタと、
前記トランジスタの前記制御電極に電気的に接続された第１配線と、
前記トランジスタと前記第１配線との間に設けられ、前記制御電極に電気的に接続された第１端子を含む抵抗素子と、
前記抵抗素子の第２端子に電気的に接続された第１コンデンサと、
第２コンデンサと、
半導体基板と、
を備え、
前記トランジスタ、前記抵抗素子、前記第１配線は、第１方向に並び、
前記抵抗素子および前記第１コンデンサは、前記第１方向と交差する第２方向に並び、
前記第２コンデンサは、前記抵抗素子の前記第２端子に電気的に接続され、
前記抵抗素子、前記第１コンデンサおよび前記第２コンデンサは、前記第２方向に並び、前記抵抗素子は、前記第１コンデンサと前記第２コンデンサとの間に設けられ、
前記半導体基板の表面上に、前記トランジスタ、前記抵抗素子および前記第１配線が、設けられ、
前記第１電極および前記第１コンデンサは、前記半導体基板に設けられた第１バイアホールを介して基準電位に接続され、
前記第２コンデンサは、前記半導体基板に設けられた第２バイアホールを介して前記基準電位に接続され、
前記第２方向において、前記第２バイアホールと前記第１バイアホールとの間に、前記制御電極があり、
前記第１コンデンサから前記第１バイアホールへの方向は、前記第１方向に沿い、
前記第２コンデンサから前記第２バイアホールへの方向は、前記第１方向に沿う、半導体装置。
前記第１コンデンサおよび前記第２コンデンサは、それぞれ、前記抵抗素子に電気的に接続された第１金属層と、前記第１金属層から電気的に絶縁され、前記トランジスタの前記第１電極に電気的に接続された第２金属層と、を含む請求項１に記載の半導体装置。
前記トランジスタの前記第２電極に電気的に接続された第２配線をさらに備え、
前記トランジスタは、前記第１配線と前記第２配線との間に設けられる請求項１または２に記載の半導体装置。
前記半導体基板上に設けられた第１半導体層と、
前記第１半導体層上に部分的に設けられた第２半導体層と、
前記第１半導体層上において、前記第２半導体層から離間して設けられた抵抗層と、
をさらに備え、
前記トランジスタの前記第１電極、前記第２電極および前記制御電極は、前記第２半導体層上に設けられ、
前記抵抗素子の前記第１端子および前記第２端子は、前記抵抗層上に設けられる請求項１～３のいずれか１つに記載の半導体装置。