CN118073353A - 半导体器件 - Google Patents

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Abstract

本公开涉及一种半导体器件，在半导体衬底的p型衬底区域中，形成n型源极区域、n型漏极区域、具有比p型衬底区域的杂质浓度高的杂质浓度的p型主体区域、具有比p型主体区域的杂质浓度高的杂质浓度的p型主体接触区域、以及具有比n型漏极区域的杂质浓度低的杂质浓度的n型漂移区域。栅极电极经由栅极电介质膜形成在半导体衬底上。半导体衬底包括在栅极电极的延伸方向上交替布置的第一区域和第二区域。第二区域中与栅极电极重叠的p型主体区域的宽度小于第一区域中与栅极电极重叠的p型主体区域的宽度。

Description

半导体器件
相关申请的交叉引用
于2022年11月24日提交的日本专利申请号2022-187574的公开内容(包括说明书、附图和摘要)通过引用以其整体并入本文。
技术领域
本公开涉及一种半导体器件，并且可以适用于例如具有LDMOSFET的半导体器件。
背景技术
作为MISFET(金属绝缘体半导体场效应晶体管)，存在LDMOSFET(横向扩散金属氧化物半导体场效应晶体管)。LDMOSFET具有高漏极击穿电压。
下面列出了公开的技术。
[专利文献1]日本未审查专利申请公开号2019-117883
专利文献1描述了与具有LDMOSFET的半导体器件有关的技术。
发明内容
在诸如LDMOSFET的MISFET中，阈值电压是重要的电学特性，并且MISFET的阈值电压需要根据半导体器件的应用来进行调整。为此，期望以简单的方法调整MISFET的阈值电压，而不增加半导体器件的制造成本。
其他目的和新颖特征将从本说明书的描述和附图变得明显。
根据一个实施例，一种半导体器件包括：具有上表面的半导体衬底；形成在半导体衬底中的第一导电类型的衬底区域；形成在半导体衬底的上表面上的第一MISFET；彼此隔开地形成在衬底区域中的第二导电类型的第一源极区域和第一漏极区域；以及经由第一栅极电介质膜形成在第一源极区域与第一漏极区域之间的半导体衬底上的第一栅极电极。半导体器件还包括第一导电类型的第一半导体区域，第一半导体区域具有比衬底区域的杂质浓度高的杂质浓度，第一半导体区域形成在衬底区域中，以在平面图中与第一栅极电极部分重叠。半导体器件还包括第一导电类型的第二半导体区域，第二半导体区域具有比第一半导体区域的杂质浓度高的杂质浓度，第二半导体区域形成在衬底区域中，以在平面图中不与第一栅极电极重叠并且与第一源极区域相邻。半导体器件还包括第二导电类型的第三半导体区域，第三半导体区域具有比第一漏极区域的杂质浓度低的杂质浓度，第三半导体区域形成在衬底区域中，以在平面图中与第一栅极电极部分重叠并且电连接到第一漏极区域。第一栅极电极在第一方向上延伸，并且第一半导体区域在第一方向上延伸以覆盖第一源极区域的底表面和第二半导体区域的底表面。半导体衬底包括在第一方向上交替布置的第一区域和第二区域。在第二区域中与第一栅极电极重叠的第一半导体区域的宽度，小于在第一区域中与第一栅极电极重叠的第一半导体区域的宽度。
根据一个实施例，可以通过简单的方法来调整MISFET的阈值电压。此外，可以在抑制半导体器件的制造成本的同时，调整MISFET的阈值电压。
附图说明
图1是第一实施例的半导体器件的主要部分平面图。
图2是第一实施例的半导体器件的主要部分截面图。
图3是第一实施例的半导体器件的主要部分截面图。
图4是第一实施例的半导体器件的主要部分截面图。
图5是第一实施例的半导体器件的主要部分截面图。
图6是第一实施例的半导体器件的主要部分截面图。
图7是第一实施例的半导体器件的主要部分平面图。
图8是第一实施例的半导体器件的主要部分截面图。
图9是第一实施例的半导体器件的主要部分截面图。
图10是第一实施例的半导体器件的主要部分截面图。
图11是第一实施例的半导体器件的主要部分截面图。
图12是第一实施例的半导体器件的主要部分截面图。
图13是第一实施例的半导体器件的主要部分截面图。
图14是第一实施例的半导体器件的主要部分平面图。
图15是第一实施例的半导体器件的主要部分截面图。
图16是在第一实施例的半导体器件的制造步骤中的主要部分截面图。
图17是在与图16中相同的半导体器件的制造步骤中的主要部分截面图。
图18是接着图17的在半导体器件的制造步骤中的主要部分截面图。
图19是在与图18中相同的半导体器件的制造步骤中的主要部分截面图。
图20是接着图19的在半导体器件的制造步骤中的主要部分截面图。
图21是在与图20中相同的半导体器件的制造步骤中的主要部分截面图。
图22是第一修改示例的半导体器件的主要部分平面图。
图23是第二修改示例的半导体器件的主要部分平面图。
图24是第三修改示例的半导体器件的主要部分平面图。
图25是第二实施例的半导体器件的主要部分平面图。
图26是第二实施例的半导体器件的主要部分截面图。
图27是第二实施例的半导体器件的主要部分截面图。
图28是第二实施例的半导体器件的主要部分截面图。
图29是第二实施例的半导体器件的主要部分平面图。
图30是第二实施例的半导体器件的主要部分截面图。
图31是第二实施例的半导体器件的主要部分截面图。
图32是第二实施例的半导体器件的主要部分截面图。
图33是第二实施例的半导体器件的主要部分平面图。
图34是第二实施例的半导体器件的主要部分截面图。
具体实施方式
在以下实施例中，当为方便起见需要时，将通过划分为多个部分或实施例来进行描述，但除非特别说明，否则它们彼此不独立，并且一个部分与其他部分或全部其他部分的修改示例、细节、补充描述等相关。在下面实施例中，元件的数目等(包括元件的数目、数值、数量、范围等)不限于特定数目，而是可以不小于或等于特定数目，除非数目被具体指示并且在原则上明显限于特定数目。此外，在以下实施例中，不用说，组成元素(包括元素步骤等)不一定是必需的，除非它们被具体指定以及它们在原则上被视为明显必需。类似地，在以下实施例中，当参考组件等的形状、位置关系等时，假设形状等基本接近或类似于形状等，除非它们被具体指定以及它们在原则上被认为是明显的等。这同样适用于上述数值和范围。
在下文中，将基于附图详细描述实施例。在用于说明实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略对其的重复描述。在以下实施例中，除非特别必要，否则原则上不再重复相同或相似部分的描述。
在实施例中使用的附图中，为了使附图容易看清，即使是在截面图的情况下也可以省略影线。此外，为了使附图容易看清，即使在平面图的情况下，也可以使用影线。
第一实施例
半导体器件的结构
将参考附图描述第一实施例的半导体器件。图1和图7是本发明实施例的半导体器件的主要部分平面图，并且图2至图6以及图8至图13是本发明实施例的半导体器件的主要部分截面图。图2、图8和图9示出了与栅极宽度方向(Y方向)大致正交的截面，并且图3至图6以及图10至图13示出了与栅极长度方向(X方向)大致正交的截面。图1中沿A1-A1线的截面图基本对应于图2，图1中沿A3-A3线的截面图基本对应于图3，图1中沿A4-A4线的截面图基本对应于图4，图1中沿A5-A5线的截面图基本对应于图5，并且图1中沿A6-A6线的截面图基本对应于图6。此外，图7中沿B1-B1线的截面图基本对应于图8，图7中沿B2-B2线的截面图基本对应于图9，图7中沿B3-B3线的截面图基本对应于图10，图7中沿B4-B4线的截面图基本对应于图11，图7中沿B5-B5线的截面图基本对应于图12，并且图7中沿B6-B6线的截面图基本对应于图13。图1和图7示出了在透过栅极电介质膜GF、栅极电极GE、层间电介质膜IL、插塞PG、布线M1和层间电介质膜IL上方的结构的情况下，从上方察看半导体衬底SB的上表面时的平面图。图1和图7是平面图，并且为了便于区分相应区域而带有阴影线，并且栅极电极GE的位置由虚线指示。
注意，图1和图7中所示的X方向和Y方向彼此正交。X方向和Y方向是沿着半导体衬底SB的上表面(主表面)SBa或背表面，即沿着水平方向。这里，X方向对应于LDMOSFET的栅极电极GE的栅极长度方向，并且Y方向对应于LDMOSFET的栅极电极GE的栅极宽度方向。
本发明实施例的半导体器件包括MISFET，并且包括作为MISFET的LDMOSFET。
在本申请中，MOSFET(金属氧化物半导体场效应晶体管)或LDMOSFET不仅包括使用氧化物膜(氧化硅膜)作为栅极电介质膜的MISFET，而且还包括使用除了氧化物膜之外的电介质膜作为栅极电介质膜的MISFET。LDMOSFET是MISFET器件的一种。LDMOSFET也可以被称为HV-MOSFET(高压金属氧化物半导体场效应晶体管)或DEMOSFET(漏极扩展金属氧化物半导体场效应晶体管)。例如，LDMOSFET被用在诸如逆变器电路的功率转换电路中，并且可以用作功率切换器件。
本发明实施例的半导体器件包括元件区域1A和元件区域2A，元件区域1A是其中形成有LDMOSFET 1的区域(平面区域)，元件区域2A是其中形成有LDMOSFET 2的区域(平面区域)。元件区域1A和元件区域2A对应于半导体衬底SB的彼此不同的平面区域。LDMOSFET 1和LDMOSFET 2中的每个LDMOSFET形成在半导体衬底SB的上表面SBa上。这里，将描述LDMOSFET1和LDMOSFET 2是n沟道LDMOSFET的情况。
形成在元件区域1A中的LDMOSFET 1的阈值电压与形成在元件区域2A中的LDMOSFET 2的阈值电压彼此不同。更具体地，形成在元件区域2A中的LDMOSFET 2的阈值电压低于形成在元件区域1A中的LDMOSFET 1的阈值电压。图1中示出了元件区域1A的平面图，图2至图6中示出了元件区域1A的截面图，图7中示出了元件区域2A的平面图，并且图8至图13中示出了元件区域2A的截面图。
下面将描述本发明实施例的半导体器件的结构。
半导体衬底SB由单晶硅等制成。作为半导体衬底SB，优选使用p型半导体衬底，但也可以使用n型半导体衬底。此外，可以使用在半导体衬底上形成有外延半导体层的外延晶片作为半导体衬底SB。当使用外延晶片作为半导体衬底SB时，p型衬底区域KB由外延半导体层形成。
半导体衬底SB具有上表面SBa，并且具有与上表面SBa相对的背表面SBb。STI区域(元件隔离区域)3通过STI(浅沟槽隔离)方法形成在半导体衬底SB的上表面SBa上。STI区域3由埋入在半导体衬底SB中形成的沟槽中的绝缘体(绝缘膜)形成。
备选地，代替STI区域3，还可以使用LOCOS(硅的局部氧化)方法形成LOCOS区域。此外，可以不形成STI区域3和LOCOS区域。
元件区域1A中的半导体器件的结构
首先，将参考图1至图6来具体描述元件区域1A中的半导体器件的结构。
半导体衬底SB包括p型衬底区域KB。p型衬底区域KB是p型半导体区域。p型衬底区域KB可以是形成在p型半导体衬底中的p型半导体区域、形成在n型半导体衬底中的p型半导体区域，或者在p型半导体衬底中保持p型的区域。p型衬底区域KB可以是形成在p型或n型半导体衬底上的p型外延半导体层。在半导体衬底SB中，n型埋层(未示出)可以存在于p型衬底区域KB下方。
在平面图中，元件区域1A被包括在p型衬底区域KB中。该平面图对应于在与半导体衬底SB的上表面SBa基本平行的平面中的视图。因此，形成在元件区域1A中的LDMOSFET 1的n型源极区域SR、n型漏极区域DR和沟道形成区域(其中形成有沟道的区域)在平面图中形成在p型衬底区域KB中。
在半导体衬底SB中，n型漂移区域(n型半导体区域、n型阱)ND和p型主体区域(p型半导体区域、p型阱)PB形成在p型衬底区域KB的上部(上层部分)中。在LDMOSFET 1的栅极长度方向(X方向)上，n型漂移区域ND和p型主体区域PB彼此相邻或彼此间隔开。此外，LDMOSFET 1的栅极长度方向对应于LDMOSFET 1的沟道长度方向，并且LDMOSFET 1的栅极宽度方向对应于LDMOSFET 1的沟道宽度方向。
在n型漂移区域ND和p型主体区域PB中，n型漂移区域ND位于LDMOSFET 1的漏极侧，并且p型主体区域PB位于LDMOSFET 1的源极侧。n型漂移区域ND和p型主体区域PB到达半导体衬底SB的上表面SBa。n型漂移区域ND和p型主体区域PB中的每个区域的下表面与p型衬底区域KB接触。换句话说，n型漂移区域ND和p型主体区域PB中的每个区域的下表面被p型衬底区域KB覆盖。PN结形成在n型漂移区域ND和p型衬底区域KB之间的边界处。p型主体区域PB的杂质浓度(p型杂质浓度)高于p型衬底区域KB的杂质浓度(p型杂质浓度)。
p型主体区域PB被形成为围绕n型源极区域SR和p型主体接触区域PR，这将在稍后描述。p型主体区域PB可以用作背栅。p型主体区域PB还可以用作穿通阻挡件，穿通阻挡件抑制耗尽层从LDMOSFET 1的漏极到源极的延伸。
在半导体衬底SB中，n型源极区域SR和p型主体接触区域(p型半导体区域)PR形成在p型主体区域PB中。n型源极区域SR用作LDMOSFET 1的源极区域。在n型源极区域SR和n型漏极区域DR之间，p型主体区域PB的一部分位于栅极电极GE下方。在n型源极区域SR和n型漏极区域DR之间，位于栅极电极GE下方的p型主体区域PB的上部(上层部分)和位于栅极电极GE下方的p型衬底区域KB的上部(上层部分)是LDMOSFET 1的沟道形成区域。
n型源极区域SR和p型主体接触区域PR中的每个区域在LDMOSFET 1的栅极宽度方向(Y方向)上延伸，并且n型源极区域SR和p型主体接触区域PR在LDMOSFET 1的栅极长度方向(X方向)上彼此相邻。在n型源极区域SR和p型主体接触区域PR中间，n型源极区域SR位于与LDMOSFET 1的沟道形成区域相邻的一侧上，并且p型主体接触区域PR位于远离LDMOSFET1的沟道形成区域的一侧上。即，n型源极区域SR位于沟道形成区域和p型主体接触区域PR之间。n型源极区域SR的下表面和p型主体接触区域PR的下表面与p型主体区域PB接触。即，n型源极区域SR的下表面和p型主体接触区域PR的下表面被p型主体区域PB覆盖。此外，n型源极区域SR的与邻近p型主体接触区域PR的一侧相对的侧面与p型主体区域PB接触。即，n型源极区域SR的与邻近p型主体接触区域PR的一侧相对的侧面被p型主体区域PB覆盖。因此，p型主体区域PB在Y方向上延伸，同时覆盖n型源极区域SR的下表面、p型主体接触区域PR的下表面以及n型源极区域SR的侧面(与邻近p型主体接触区域PR的一侧相反的侧面)。n型源极区域SR的上表面和p型主体接触区域PR的上表面到达半导体衬底SB的上表面SBa。此外，LDD(轻掺杂漏极)结构可以被应用于n型源极区域SR。
p型主体接触区域PR的杂质浓度高于p型主体区域PB的杂质浓度。p型主体接触区域PR可以用作p型主体区域PB的接触部分。
n型漏极区域(n型半导体区域)DR形成在n型漂移区域ND中。n型漏极区域DR用作LDMOSFET 1的漏极区域。n型漏极区域DR在Y方向上延伸，并且n型漏极区域DR的上表面到达半导体衬底SB的上表面SBa。n型漏极区域DR的杂质浓度高于n型漂移区域ND的杂质浓度。n型漏极区域DR和n型源极区域SR在X方向上彼此间隔开。
LDMOSFET 1的栅极电极GE经由栅极电介质膜GF形成在半导体衬底SB的上表面SBa上。具体地，栅极电极GE经由栅极电介质膜GF形成在n型源极区域SR和n型漏极区域DR之间的半导体衬底SB的上表面SBa上。栅极电介质膜GF例如由氧化硅膜形成。栅极电极GE例如由多晶硅膜(掺杂多晶硅膜)的单层膜或多晶硅膜和金属硅化物层的堆叠膜形成。
在平面图中，在LDMOSFET 1的沟道形成区域和n型漏极区域DR之间布置有STI区域3，并且栅极电极GE的一部分(漏极侧的一部分)被布置在STI区域3上。即，栅极电极GE的一部分位于STI区域3上。插置在LDMOSFET 1的沟道形成区域和n型漏极区域DR之间的STI区域3在Y方向上延伸，并且n型漂移区域ND存在于插置在沟道形成区域和n型漏极区域DR之间的STI区域3下方。n型漏极区域DR的下表面与n型漂移区域ND接触，并且n型漏极区域DR的侧面与STI区域3接触。换句话说，n型漏极区域DR的下表面被n型漂移区域ND覆盖，并且n型漏极区域DR的侧面被STI区域3覆盖。因此，在STI区域3下方的n型漂移区域ND也可以用作LDMOSFET 1的沟道和n型漏极区域DR之间的导通路径。
注意，在图2中，示出了栅极电介质膜GF被插置在栅极电极GE与栅极电极GE下方的STI区域3之间的情况，但也可以存在栅极电介质膜GF不被插置在栅极电极GE与栅极电极GE下方的STI区域3之间的情况。由绝缘膜(例如，氧化硅膜)形成的侧壁间隔件(未示出)可以形成在栅极电极GE的两个侧面上。
p型主体区域PB和n型漂移区域ND在Y方向上延伸，p型主体区域PB的一部分位于栅极电极GE下方，并且n型漂移区域ND的一部分位于栅极电极GE下方。从另一个视角来看，栅极电极GE的一部分(在源极侧上的部分)在平面图中与p型主体区域PB重叠，并且栅极电极GE的另一部分(漏极侧上的部分)在平面图中与n型漂移区域ND重叠。p型主体区域PB的位于栅极电极GE下方的部分(即，在平面图中与栅极电极GE重叠的部分)以恒定的宽度(在X方向上的宽度)在Y方向上延伸。此外，n型漂移区域ND的位于栅极电极GE下方的部分(即，在平面图中与栅极电极GE重叠的部分)以恒定的宽度(在X方向上的宽度)在Y方向上延伸。
在图2中，在X方向上，p型衬底区域KB被插置在p型主体区域PB和n型漂移区域ND之间。在该情况下，n型漂移区域ND的侧面(面向p型主体区域PB的侧面)形成与p型衬底区域KB接触的PN结，并且p型主体区域PB的侧面(面向n型漂移区域ND的侧面)也与p型衬底区域KB接触。
在另一个实施例中，p型主体区域PB和n型漂移区域ND可以在X方向上彼此接触，并且PN结形成在p型主体区域PB和n型漂移区域ND之间的边界处。
n型漂移区域ND的侧面(面向p型主体区域PB的侧面)位于栅极电极GE在X方向上的中间，并且在Y方向上延伸。
在平面图中，栅极电极GE被布置在n型源极区域SR和n型漏极区域DR之间。当等于或高于阈值电压的电压被施加到栅极电极GE时，n型反型层形成在位于栅极电极下方的部分中的p型主体区域PB的上部(上层部分)中，并且形成在位于栅极电极GE下方的部分中的p型衬底区域KB的上部(上层部分)中。n型反型层用作沟道(沟道区域)。n型源极区域SR和n型漏极区域DR经由沟道和n型漂移区域ND而导通。
在X方向上，具有比n型漏极区域DR的杂质浓度低的杂质浓度(n型杂质浓度)的n型漂移区域ND，被插置在p型主体区域PB和n型漏极区域DR之间。因此，具有比n型漏极区域DR的杂质浓度低的杂质浓度的n型漂移区域ND，存在于LDMOSFET 1的沟道形成区域和n型漏极区域DR之间。因此，在X方向上，沟道形成区域和n型漂移区域ND存在于n型源极区域SR和n型漏极区域DR之间，沟道形成区域位于n型源极区域SR侧上，并且n型漂移区域ND位于n型漏极区域DR侧上。此外，n型漂移区域ND下方的p型衬底区域KB与p型主体区域PB可以用作resurf层(resurf区域)。
此外，金属硅化物层(未示出)可以形成在n型漏极区域DR、n型源极区域SR和p型主体接触区域PR中的每个区域的上部(表面层部分)上。可以使用自对准硅化物(Salicide)技术来形成金属硅化物层。
在本发明实施例中，n型漏极区域DR与n型漂移区域ND接触。由此，n型漏极区域DR和n型漂移区域ND彼此电连接。在另一个实施例中，n型漏极区域DR可以不与n型漂移区域ND接触，并且具有比n型漂移区域ND的杂质浓度高并且比n型漏极区域DR的杂质浓度低的杂质浓度的n型半导体区域，可以被插置在n型漏极区域DR和n型漂移区域ND之间。在该情况下，n型漏极区域DR和n型漂移区域ND经由插置在其间的n型半导体区域而彼此电连接。在任何情况下，n型漏极区域DR和n型漂移区域ND都彼此电连接。
元件区域2A中的半导体器件的结构
接下来，将参考图7至图13来具体描述元件区域2A中的半导体器件的结构。在下面的描述中，将主要针对与元件区域1A中的半导体器件的结构上的差异，来描述元件区域2A中的半导体器件的结构，并且与元件区域1A中的半导体器件的结构共同的、元件区域2A中的半导体器件的结构将不再进行重复描述。
元件区域2A中的半导体器件的结构中的p型主体区域PB的形成区域与元件区域1A中的半导体器件的结构不同，并且除了p型主体区域PB的形成区域以外，元件区域2A中的半导体器件的结构与元件区域1A中的半导体器件的结构基本相同。因此，图10的截面结构与图3的截面结构基本相同，图11的截面结构与图4的截面结构基本相同，并且图13的截面结构与图6的截面结构基本相同。在下文中，形成在元件区域2A中的半导体衬底SB中的p型主体区域PB被称为p型主体区域PB2，并且形成在元件区域1A中的半导体衬底SB中的p型主体区域PB被称为p型主体区域PB1。此外，尽管形成在元件区域1A中的LDMOSFET被称为LDMOSFET 1，但形成在元件区域2A中的LDMOSFET被称为LDMOSFET 2。
在元件区域2A中，具有图8中所示的截面结构的区域RG1和具有图9中所示的截面结构的区域RG2在LDMOSFET 2的栅极宽度方向(Y方向)上交替重复。即，在元件区域2A中，在Y方向上，具有图9中所示的截面结构的区域RG2存在于与具有图8中所示的截面结构的区域RG1相邻的位置，并且具有图8中所示的截面结构的区域RG1存在于与具有图9中所示的截面结构的区域RG2相邻的位置。图8是区域RG1的截面图(与Y方向正交的截面图)，并且图9是区域RG2的截面图(与Y方向正交的截面图)。
图8中所示的截面结构与图2中所示的截面结构基本相同。另一方面，在图9中所示的截面结构中，p型主体区域PB2的形成区域与图8中所示的截面结构不同。
图8的截面结构与图9的截面结构之间的p型主体区域PB2的形成区域的共同之处是，p型主体区域PB2存在于n型源极区域SR和p型主体接触区域PR的下方，并且n型源极区域SR的下表面和p型主体接触区域PR的下表面与p型主体区域PB2接触(并且因此，被p型主体区域PB2覆盖)。因此，在元件区域2A(其中，具有图8中所示的截面结构的区域RG1和具有图9中所示的截面结构的区RG2在Y方向上重复)中，p型主体区域PB2在Y方向上延伸，同时覆盖n型源极区域SR的下表面和p型主体接触区域PR的下表面(参见图8至图11)。
然而，在具有图8中所示的截面结构的区域RG1和具有图9中所示的截面结构的区域RG2中，与栅极电极GE重叠的p型主体区域PB的宽度W1彼此不同。这里，在平面图中，与栅极电极GE重叠的p型主体区域PB的宽度(即，位于栅极电极GE下方的p型主体区域PB的部分的宽度)被称为与栅极电极GE重叠的p型主体区域PB的宽度W1。与栅极电极GE重叠的p型主体区域PB的宽度W1对应于X方向上的宽度(尺寸)。在图1和图7中示出了宽度W1。
在本发明实施例中，如从图7可以看出的，区域RG2中与栅极电极GE重叠的p型主体区域PB(PB2)的宽度W1，小于区域RG1中与栅极电极GE重叠的p型主体区域PB(PB2)的宽度W1。
在元件区域1A中，与栅极电极GE重叠的p型主体区域PB(PB1)的宽度W1基本恒定，与在Y方向上的位置无关。即，在元件区域1A中，当察看与Y方向正交的截面时，宽度W1在Y方向上的任意位置处的截面中都基本相同(恒定)。因此，在元件区域1A中，p型主体区域PB1在Y方向上延伸，以覆盖n型源极区域SR的下表面和p型主体接触区域PR的下表面，并且同时在平面图中以恒定的宽度W1与栅极电极GE重叠。
此外，在元件区域2A中，在具有图8的截面结构的区域RG1中，与栅极电极GE重叠的p型主体区域PB(PB2)的宽度W1基本恒定，与在Y方向上的位置无关，并且与元件区域1A中与栅极电极GE重叠的p型主体区域PB1的宽度W1基本相同。即，在元件区域1A的区域RG1中，当察看与Y方向正交的截面时，宽度W1在Y方向上的任意位置处的截面中都基本相同(恒定)。另一方面，在元件区域2A中，在具有图9的截面结构的区域RG2中，与栅极电极GE重叠的p型主体区域PB(PB2)的宽度W1，小于具有图8的截面结构的区域RG1中与栅极电极GE重叠的p型主体区域PB(PB2)的宽度W1。换句话说，与元件区域2A的区域RG1相比，在元件区域2A的区域RG2中，p型主体区域PB2的端部(与n型漂移区域ND相反的端部)TB1在X方向上缩回，使得在平面图中与栅极电极GE重叠的p型主体区域PB2的宽度W1减小。在又一个视图中，在X方向上，区域RG2中的p型主体区域PB2与n型漂移区域ND之间的最小距离(最近距离)L3，大于区域RG1中的p型主体区域PB2与n型漂移区域ND之间的最小距离(最近距离)L2(即，L3＞L2)。
区域RG2中与栅极电极GE重叠的p型主体区域PB2的宽度W1可以为零(W1＝0)。在区域RG2中，与栅极电极GE重叠的p型主体区域PB2的宽度W1为零(W1＝0)意味着在平面图中p型主体区域PB2不与栅极电极GE重叠。从另一个视角来看，区域RG2中的宽度W1为零(W1＝0)意味着p型主体区域PB2不位于区域RG2中的栅极电极GE下方。
图14和图15是当区域RG2中与栅极电极GE重叠的p型主体区域PB2的宽度W1为零(W1＝0)时，元件区域2A的平面图(图14)和截面图(图15)。另一方面，图7和图9是当区域RG2中与栅极电极GE重叠的p型主体区域PB2的宽度W1大于零(W1>0)时，元件区域2A的平面图(图7)和截面图(图9)。
图14对应于图7，并且图15是沿图14中的B2-B2线的截面图。沿图14中的B1-B1线的截面图类似于图8中的截面图，沿图14中的B3-B3线的截面图类似于图10中的截面图，沿图14中的B4-B4线的截面图类似于图11中的截面图，并且沿图14中的B6-B6线的截面图类似于图13中的截面图。
在图14中，p型主体区域PB2的一部分在平面图中与区域RG1中的栅极电极GE重叠，但p型主体区域PB2在平面图中不与区域RG2中的栅极电极GE重叠。在该情况下，如图8中所示，p型主体区域PB2的一部分位于区域RG1中的栅极电极GE下方，而如图15中所示，p型主体区域PB2没有形成(不位于)在区域RG2中的栅极电极GE下方。在另一个视图中，在图14中，在元件区域2A的区域RG1中，p型主体区域PB2的端部(与n型漂移区域ND相反的端部)TB1在平面图中与栅极电极GE重叠，但在元件区域2A的区域RG2中，p型主体区域PB2的该端部(与n型漂移区域ND相反的端部)TB1不与栅极电极GE重叠，并且因此在平面图中从栅极电极GE露出。即，在图14中，区域RG2中的最靠近n型漂移区域ND的p型主体区域PB2的端部TB1在X方向上从栅极电极GE露出。
对图8和图9(或图15)进行比较，p型衬底区域KB存在于图9(或图15)中的以下部分中，在该部分中，在图8中形成了p型主体区域PB2，而在图9(或图15)中未形成p型主体区域PB2。
因此，在图8中所示的截面结构(并且因此，区域RG1)和图9中所示的截面结构(并且因此，区域RG2)中，栅极电极GE下方的半导体衬底SB的表面层部分由n型漂移区域ND、p型衬底区域KB和p型主体区域PB配置。因此，在图8中所示的截面结构(区域RG1)和图9中所示的截面结构(区域RG2)中，位于栅极电极GE下方的p型主体区域PB的上部(上层部分)和位于栅极电极GE下方的p型衬底区域KB的上部(上层部分)用作LDMOSFET 2的沟道形成区域CN。即，在图8中所示的截面结构(区域RG1)和图9中所示的截面结构(区域RG2)中，LDMOSFET 2的沟道形成区域CN由p型主体区域PB和p型衬底区域KB配置。在图8、图9和图15中，沟道形成区域CN的位置由虚线示意性地指示。
然而，如上所述，区域RG2中的宽度W1小于区域RG1中的宽度W1。为了反映这一点，图9中所示的截面结构(并且因此，区域RG2)中的p型主体区域PB与沟道形成区域CN的比率，小于图8中所示的截面结构(并且因此，区域RG1)中的p型主体区域PB与沟道形成区域CN的比率。
另一方面，在图15中所示的截面结构(因此，区域RG2)中，栅极电极GE下方的半导体衬底SB的表面层部分由n型漂移区域ND和p型衬底区域KB配置，并且位于栅极电极GE下方的p型衬底区域KB的上部(上层部分)用作LDMOSFET 2的沟道形成区域CN。即，在图9中所示的截面结构中(并且因此，在区域RG2中)，LDMOSFET 2的沟道形成区域CN由p型衬底区域KB配置，并且p型主体区域PB不用作沟道形成区域。
因此，在图8中所示的截面结构(并且因此，区域RG1)和图9中所示的截面结构(并且因此，区域RG2)中，当等于或高于阈值电压的电压被施加到栅极电极GE时，n型反型层(沟道)形成在位于栅极电极GE下方的p型主体区域PB的上部(上层部分)中，并且形成在位于栅极电极GE下方的p型衬底区域KB的上部(上层部分)中。另一方面，在图15中所示的截面结构(因此，区域RG2)中，当等于或高于阈值电压的电压被施加到栅极电极GE时，n型反型层(沟道)形成在位于栅极电极GE下方的p型衬底区域KB的上部(上层部分)中。n型源极区域SR和n型漏极区域DR经由n型反型层(沟道)和n型漂移区域ND导通。
在图7和图14中，作为示例，四个区域RG1和四个区域RG2在Y方向上交替布置，但是区域RG1和RG2的数目可以根据需要改变。例如，当LDMOSFET的栅极宽度较大时，元件区域2A在Y方向上的尺寸较大，并且因此区域RG1和区域RG2的数目增加。在任何情况下，在元件区域2A中，存在多个区域RG1和RG2，并且区域RG1和RG2被布置成在Y方向上彼此相邻。
半导体衬底上方的结构
接下来，将描述半导体衬底SB上方的结构。
如图2至图6、图8至图13和图15中所示，层间电介质膜IL形成在半导体衬底SB的上表面上，以覆盖栅极电极GE。层间电介质膜IL例如由氧化硅膜形成。层间电介质膜IL也可以由相对较薄的氮化硅膜和氮化硅上的相对较厚的氧化硅膜的堆叠膜形成。层间电介质膜IL的上表面被平坦化。
接触孔(通孔)形成在层间电介质膜IL中，并且包括钨(W)膜作为主要成分的导电插塞(接触插塞)PG形成(埋入)在接触孔中。提供了多个插塞PG，并且多个插塞PG中的每个插塞穿透层间电介质膜IL。插塞PG形成在n型源极区域SR、n型漏极区域DR和p型主体接触区域PR中的每个区域上。
插塞PG也可以被布置在栅极电极GE上，但图2至图6、图8至图13和图15的截面图中未示出栅极电极GE上的插塞PG。
通过与n型漏极区域DR接触，布置在n型漏极区域DR上的插塞PG电连接到n型漏极区域DR1。通过与n型源极区域SR接触，布置在n型源极区域SR上的插塞PG电连接到n型源极区域SR1。通过与p型主体接触区域PR接触，布置在p型主体接触区域PR上的插塞PG电连接到p型主体接触区域PR，并且经由p型主体接触区域PR进一步电连接到p型主体区域PB。
当金属硅化物层(未示出)形成在n型漏极区域DR、n型源极区域SR和p型主体接触区域PR的每个上部(表面层部分)上时，每个插塞PG与金属硅化物层接触，并且经由金属硅化物层电连接到金属硅化物层下方的每个区域。
由主要由铝(Al)、铝合金等形成的导电膜制成的布线(第一层布线)M1，形成在其中埋入有插塞PG的层间电介质膜IL上。布线M1优选为铝布线，但也可以是使用其他金属材料的布线，例如钨布线或铜布线。插塞PG中的每个插塞电连接到布线M1。
布线M1包括经由布置在n型源极区域SR上的插塞PG电连接到n型源极区域SR的源极布线M1S，并且包括经由布置在n型漏极区域DR上的插塞PG电连接到n型漏极区域DR的漏极布线M1D。
在元件区域1A中，源极布线M1S经由布置在n型源极区域SR上的插塞PG电连接到n型源极区域SR，并且经由布置在p型主体接触区域PR上的插塞PG电连接到p型主体接触区域PR。即，在元件区域1A中，源极布线M1S电连接到布置在n型源极区域SR上的插塞PG和布置在p型主体接触区域PR上的插塞PG两者。因此，在元件区域1A中，从布置在n型源极区域SR上的插塞PG向n型源极区域SR提供的电位和从布置在p型主体接触区域PR上的插塞PG向p型主体接触区域PR提供的电位彼此相同。因此，在元件区域1A中，与经由布置在n型源极区域SR上的插塞PG从源极布线M1S提供给n型源极区域SR的电位(源极电位)相同的电位(源极电位)，经由布置在p型主体接触区域PR上的插塞PG，从源极布线M1S提供给p型主体接触区域PR，并且从p型主体接触区域PR提供给p型主体区域PB。
在元件区域2A中，源极布线M1S经由布置在n型源极区域SR上的插塞PG电连接到n型源极区域SR，并且经由布置在p型主体接触区域PR上的插塞PG电连接到p型主体接触区域PR。即，在元件区域2A中，源极布线M1S电连接到布置在n型源极区域SR上的插塞PG和布置在p型主体接触区域PR上的插塞PG两者。因此，在元件区域2A中，从布置在n型源极区域SR上的插塞PG向n型源极区域SR提供的电位和从布置在p型主体接触区域PR上的插塞PG向p型主体接触区域PR提供的电位彼此相同。因此，在元件区域2A中，与经由布置在n型源极区域SR上的插塞PG从源极布线M1S提供给n型源极区域SR的电位(源极电位)相同的电位(源极电位)，经由布置在p型主体接触区域PR上的插塞PG，从源极布线M1S提供给p型主体接触区域PR，并且从p型主体接触区域PR提供给p型主体区域PB。
布线M1还包括经由插塞PG电连接到栅极电极GE的栅极布线，但在图2至图6、图8至图13和图15的截面图中未示出栅极布线。
这里，层间电介质膜IL以及布线M1上方的结构未被示出和描述。
此外，形成在元件区域1A中的LDMOSFET 1可以具有多个单元LDMOSFET并联连接的配置，并且类似地，形成在元件区域2A中的LDMOSFET 2可以具有多个单元LDMOSFET并联连接的配置。
如上所述，当等于或高于阈值电压的电压被施加到栅极电极GE时，形成沟道(n型反型层)。当形成沟道时，n型源极区域SR和n型漏极区域DR通过沟道(n型反型层)和n型漂移区域ND导通。在该状态下，如果大电流在n型源极区域SR和n型漏极区域DR之间流动，则n型源极区域SR可以处于比p型主体区域PB高的电位，并且寄生双极晶体管可以操作(被导通)。然而，当大电流在n型源极区域SR和n型漏极区域DR之间流动时，通过从布置在p型主体接触区域PR上的插塞PG，经由p型主体接触区域PR，向p型主体区域PB提供与从布置在n型源极区域SR上的插塞PG向n型源极区域SR提供的电位相同的电位，可以抑制n型源极区域SR变为比p型主体区域PB高的电位。这可以防止寄生双极晶体管操作。施加在n型源极区域SR和n型漏极区域DR之间的、不操作寄生双极晶体管的最大电压是导通状态击穿电压。通过形成p型主体接触区域PR，并且经由p型主体接触区域PR向p型主体区域PB提供与被提供到源极区域SR的电位相同的电位，可以增加LDMOSFET的导通状态击穿电压。
半导体器件的制造步骤
接下来，将参考图16至图21描述本发明实施例的半导体器件的制造步骤。图16至图21是在根据本发明实施例的制造步骤中的半导体器件的主要部分截面图。图16、图18和图20是元件区域1A的截面图，并且示出了对应于图2的截面。图17、图19和图21是元件区域2A的截面图，并且示出了对应于图9的截面。
如图16和图17中所示，首先，制备半导体衬底SB。半导体衬底SB可以是例如p型单晶硅衬底，或者是在p型单晶硅衬底上形成有p型外延半导体层的外延晶片，并且还可以包括n型埋层。在任何情况下，半导体衬底SB都包括p型衬底区域KB。在该阶段处，由于p型主体区域PB、n型源极区域SR、p型主体接触区域PR、n型漂移区域ND和n型漏极区域DR尚未形成在半导体衬底SB中，因此其中形成有这些区域的区域也由p型衬底区域KB配置。
接下来，如图18和图19中所示，使用例如STI方法，在半导体衬底SB上形成STI区域(元件隔离区域)3。
接下来，n型漂移区域ND通过离子注入方法形成在半导体衬底SB(p型衬底区域KB)中。此时，元件区域1A中的n型漂移区域ND和元件区域2A中的n型漂移区域ND在相同的离子注入步骤中形成。
接下来，p型主体区域PB通过离子注入方法形成在半导体衬底SB(p型衬底区域KB)中。此时，元件区域1A中的p型主体区域PB和元件区域2A中的p型主体区域PB通过相同的离子注入步骤形成。
接下来，栅极电极GE经由栅极电介质膜GF形成在半导体衬底SB上。该步骤包括：形成栅极电介质膜GF的步骤、形成用于栅极电极GE的导电膜(例如，多晶硅膜)的步骤，以及对用于栅极电极GE的导电膜进行图案化的步骤。
接下来，n型源极区域SR通过离子注入方法形成在半导体衬底SB(p型衬底区域KB)中。此时，元件区域1A中的n型源极区域SR和元件区域2A中的n型源极区域SR通过相同的离子注入步骤形成。
接下来，p型主体接触区域PR通过离子注入方法形成在半导体衬底SB(p型衬底区域KB)中。此时，元件区域1A中的p型主体接触区域PR和元件区域2A中的p型主体接触区域PR通过相同的离子注入步骤形成。
接下来，n型漏极区域DR通过离子注入方法形成在半导体衬底SB(p型衬底区域KB)中。此时，元件区域1A中的n型漏极区域DR和元件区域2A中的n型漏极区域DR通过相同的离子注入步骤形成。
以该方式，获得了图18和图19中所示的结构，但是可以根据需要改变到目前为止的步骤的顺序。
接下来，如图20和图21中所示，层间电介质膜IL形成在半导体衬底SB上，以覆盖栅极电极GE。在形成层间电介质膜IL之后，可以通过CMP方法等对层间电介质膜IL的上表面进行抛光，以改进层间电介质膜IL的平坦性。
接下来，在层间电介质膜IL中形成接触孔，然后在接触孔中形成插塞PG。
接下来，在层间电介质膜IL上形成布线M1。此后，进一步形成上层间电介质膜和布线，但这里省略其说明。
LDMOSFET的阈值电压
形成在元件区域2A中的LDMOSFET 2的阈值电压与形成在元件区域1A中的LDMOSFET 1的阈值电压不同，并且更具体地，形成在元件区域2A中的LDMOSFET 2的阈值电压低于形成在元件区域1A中的LDMOSFET 1的阈值电压。其原因在于，随着p型主体区域PB的形成区域不同，沟道形成区域也不同。这将在下面进行描述。
在形成在元件区域1A中的LDMOSFET 1中，栅极电极GE下方的半导体衬底SB的表面层部分由n型漂移区域ND、p型衬底区域KB和p型主体区域PB配置。位于栅极电极GE下方的p型主体区域PB的上部(上层部分)和位于栅极电极GE下方的p型衬底区域KB的上部(上层部分)是LDMOSFET 1的沟道形成区域CN。在元件区域1A中，与栅极电极GE重叠的p型主体区域PB(PB1)的宽度W1基本恒定，与在Y方向上的位置无关。因此，在形成在元件区域1A中的LDMOSFET 1中，沟道形成区域的杂质浓度分布相同，与在Y方向上的位置无关。
另一方面，在形成在元件区域2A的LDMOSFET 2中，具有图9或图15的截面结构的区域RG2中与栅极电极GE重叠的p型主体区域PB(PB2)的宽度W1，小于具有图8的截面结构的区域RG1中与栅极电极GE重叠的p型主体区域PB(PB2)的宽度W1。为了反映这一点，图9或图15中所示的截面结构(并且因此，区域RG2)中的p型主体区域PB2与沟道形成区域CN的比率，小于图8中所示的截面结构(并且因此，区域RG1)中的p型主体区域PB2与沟道形成区域CN的比率。此外，在图15中所示的截面结构(因此，区域RG2)中，p型主体区域PB2对沟道形成区域CN没有贡献。
因此，在形成在元件区域2A中的LDMOSFET 2中，区域RG1和区域RG2在沟道形成区域CN中的杂质浓度分布方面彼此不同。这使得容易在区域RG1与区域RG2之间形成沟道(n型反型层)。具体地，形成沟道(n型反型层)所需的栅极电压在区域RG2中比在区域RG1中低。这是因为，由于以下事实：形成n型反型层(沟道)所需的栅极电压随着沟道形成区域CN的p型杂质浓度的增加而增加，并且p型主体区域PB的杂质浓度高于p型衬底区域KB的杂质浓度，因此，随着p型主体区域PB与沟道形成区域CN的比率减小，形成n型反型层(沟道)所需的栅极电压减小。因此，减小与栅极电极GE重叠的p型主体区域PB的宽度W1起到降低形成沟道所需的栅极电压的作用。
即，由于元件区域2A和元件区域1A的区域RG1中的沟道形成区域中的杂质浓度分布彼此相同，因此在元件区域2A的区域RG1中形成沟道(n型反型层)所需的栅极电压，与在元件区域1A中形成沟道(n型反型层)所需的栅极电压基本相同。另一方面，元件区域2A的区域RG2和元件区域2A的区域RG1中的沟道形成区域的杂质浓度分布彼此不同，并且在元件区域2A的区域RG2中形成沟道(n型反型层)所需的栅极电压，低于在元件区域2A的区域RG1中形成沟道(n型反型层)所需的栅极电压。因此，形成在元件区域2A(其中，区域RG1和区域RG2在Y方向上重复)中的LDMOSFET 2的阈值电压，低于形成在元件区域1A(其中，与区域RG1相同的结构在Y方向上延伸)中的LDMOSFET 1的阈值电压。
如果元件区域2A不具有区域RG2中的结构，并且仅由区域RG1中的结构配置，则元件区域2A中的结构变得与元件区域1A中的结构基本相同，使得形成在元件区域2A中的LDMOSFET 2的有效阈值电压变得与形成在元件区域1A中的LDMOSFET 1的有效阈值电压相同。然而，除了具有图8的截面结构的区域RG1以外，元件区域2A还包括区域RG2，在区域RG2中，比区域RG1更容易形成沟道(n型反型层)，并且因此，形成在元件区域2A中的LDMOSFET 2的有效阈值电压低于形成在元件区域1A中的LDMOSFET 1的有效阈值电压。
因此，在本发明实施例中，具有比元件区域1A中的LDMOSFET 1的阈值电压低的阈值电压的LDMOSFET 2可以形成在元件区域2A中。此外，LDMOSFET 1可以是常关断型(增强型)LDMOSFET，并且LDMOSFET 2可以是阈值电压低于LDMOSFET 1的阈值电压的常关断型(增强型)LDMOSFET，但在另一个实施例中，LDMOSFET 2可以是常导通型(耗尽型)LDMOSFET。
这里，对图7和图9的情况与图14和图15的情况进行比较。在图7和图9中，在区域RG2中，p型主体区域PB2在平面图中与栅极电极GE重叠。因此，p型主体区域PB2的一部分位于栅极电极GE下方。另一方面，在图14和图15中，在区域RG2中，p型主体区域PB2在平面图中不与栅极电极GE重叠。因此，p型主体区域PB2不位于栅极电极GE下方。因此，在图14和图15的情况中，在元件区域2A的区域RG2中形成沟道(n型反型层)所需的栅极电压比图7和图9的情况低。这是因为，在图7和图9的情况中，元件区域2A的区域RG2中的沟道形成区域CN由p型衬底区域KB和p型主体区域PB2配置，p型主体区域PB2具有比p型衬底区域KB的杂质浓度高的杂质浓度，但在图14和图15的情况中，沟道形成区域CN由p型衬底区域KB配置，并且p型主体区域PB2在区域2A中不用作沟道形成区域CN。因此，在图14和图15的情况中，可以使形成在元件区域2A中的LDMOSFET 2的有效阈值电压比图7和图9的情况中的小。
考虑的背景
本发明人研究了在相同半导体衬底上形成具有彼此不同的阈值电压的MISFET(这里，LDMOSFET)。作为调整LDMOSFET的阈值电压的方法，存在使用沟道掺杂离子注入的方法。然而，当通过沟道掺杂离子注入来调整阈值电压时，在具有彼此不同的阈值电压的LDMOSFET中的每个LDMOSFET中都需要沟道掺杂离子注入步骤，并且因此步骤的数目增加。此外，当具有彼此不同的阈值电压的LDMOSFET使用沟道掺杂离子注入形成在相同半导体衬底上时，需要用于沟道掺杂离子注入的掩模(一种掩模，其中在具有彼此不同的阈值电压的LDMOSFET中的一个LDMOSFET中阻挡沟道掺杂离子注入)。这增加了半导体器件的制造成本。此外，沟道掺杂离子注入可能影响上述n型漂移区域ND的杂质浓度分布，并且可以减少LDMOSFET的电气特性(例如，击穿电压)。
因此，期望在不增加半导体器件的制造成本的情况下，通过简单的方法来调整MISFET(在该情况下，LDMOSFET)的阈值电压。
主要特征和效果
本发明实施例的半导体器件包括彼此间隔开地形成在半导体衬底SB的p型衬底区域KB中的LDMOSFET 2的n型源极区域SR和n型漏极区域DR，并且包括经由栅极电介质膜GF形成在n型源极区域SR和n型漏极区域DR之间的半导体衬底SB上的LDMOSFET 2的栅极电极GE。本发明实施例的半导体器件还包括p型主体区域PB，p型主体区域PB形成在半导体衬底SB的p型衬底区域KB中以在平面图中与栅极电极GE部分重叠，并且还包括p型主体接触区域PR，p型主体接触区域PR形成在半导体衬底SB的p型衬底区域KB中，以在平面图中不与栅极电极GE重叠并且与n型源极区域SR相邻。p型主体区域PB的杂质浓度比p型衬底区域KB的杂质浓度高，并且p型主体接触区域PR的杂质浓度比p型主体区域PB的杂质浓度高。本发明实施例的半导体器件还包括n型漂移区域ND，该n型漂移区域ND形成在半导体衬底SB的p型衬底区域KB中，以在平面图中与栅极电极GE部分重叠，并且电连接到n型漏极区域DR。n型漂移区域ND的杂质浓度低于n型漏极区域DR的杂质浓度。栅极电极GE在Y方向上延伸，并且p型主体区域PB在Y方向上延伸，以覆盖n型源极区域SR的下表面和p型主体接触区域PR的下表面。
本发明实施例的半导体器件的主要特征之一在于，在其中形成有LDMOSFET 2的元件区域2A中，具有相对较大宽度W1的区域RG1和具有相对较小宽度W1的区域RG2在Y方向上交替布置。即，半导体衬底SB包括在Y方向上交替布置的区域RG1和区域RG2，并且区域RG2中的宽度W1小于区域RG1中的宽度W1。具体地，具有图8的截面结构的区域RG1和具有图9或图15的截面结构的区域RG2在Y方向上交替布置。结果，如上面“LDMOSFET的阈值电压”栏中所述，形成在元件区域2A中的LDMOSFET 2的阈值电压可以被调整为期望的阈值电压。
即，在元件区域2A中，通过应用区域RG1和区域RG2在Y方向上交替布置的结构，形成在元件区域2A中的LDMOSFET 2的阈值电压可以被制造成与形成在元件区域1A中的LDMOSFET 1的阈值电压不同，并且更具体地，可以被制造成比形成在元件区域1A中的LDMOSFET 1低。
此外，对区域RG1和区域RG2中的每个区域在Y方向上的尺寸进行调整，可以控制元件区域2A中的LDMOSFET 2的阈值电压。例如，区域RG1在Y方向上的尺寸越小并且区域RG2在Y方向上的尺寸越大，LDMOSFET 2的阈值电压趋向于越低。这是因为，区域RG1在Y方向上的尺寸越小并且区域RG2在Y方向上的尺寸越大，区域RG2对LDMOSFET 2的有效阈值电压的贡献的比率就越高。因此，通过根据LDMOSFET 2所需的阈值电压，来调整元件区域2A中的区域RG1和区域RG2中的每个区域在Y方向上的尺寸，可以形成具有期望阈值电压的LDMOSFET 2。
此外，在应用图14和图15的结构的情况下，与应用图7和图9的结构的情况相比，更容易调整元件区域2A中的LDMOSFET 2的阈值电压。因此，可以使形成在元件区域1A中的LDMOSFET 1的阈值电压与形成在元件区域2A中的LDMOSFET 2的阈值电压之间的差异更大。这是因为，在应用图14和图15的结构的情况下，与应用图7和图9的结构的情况相比，在元件区域2A的区域RG1中形成沟道所需的栅极电压与在元件区域2A的区域RG2中形成沟道所需的栅极电压之间的差异变得更大。
第一修改示例
图22是本发明实施例的半导体器件的第一修改示例的主要部分平面图。图22对应于图14，并且示出了元件区域1A的平面图。在图7和图14中，示出了区域RG1在Y方向上的尺寸(长度)S1与区域RG2在Y方向上的尺寸(长度)S2基本相同的情况(即，在的情况下)，另一方面，在图22中，示出了区域RG1在Y方向上的尺寸(长度)S1小于区域RG2在Y方向上的尺寸(长度)S2的情况(即，在S1<S2的情况下)。与图15的情况相比，在图22的情况下，可以使LDMOSFET 2的阈值电压更低，因为区域RG2对LDMOSFET2的有效阈值电压的贡献的比率增加。/>
在本发明实施例中，具有与形成在元件区域1A中的LDMOSFET 1的阈值电压不同的阈值电压的LDMOSFET 2，可以形成在元件区域2A中。在元件区域1A中的LDMOSFET 1和元件区域2A中的LDMOSFET 2之间，p型主体区域PB的形成区域不同，但这可以通过调整在用于形成p型主体区域PB的离子注入步骤中用作离子注入元件掩模的光致抗蚀剂图案来实现。因此，可以在相同步骤中形成元件区域1A中的LDMOSFET 1和元件区域2A中的LDMOSFET 2。结果，元件区域1A中的LDMOSFET 1和元件区域2A中的LDMOSFET 2可以一起形成，而对于形成元件区域1A的LDMOSFET 1所需的步骤，没有出现任何附加步骤。
因此，LDMOSFET的阈值电压可以通过简单的方法来进行调整。此外，可以在不增加半导体器件的制造成本的情况下，调整LDMOSFET的阈值电压，同时抑制半导体器件的制造成本。
此外，如果元件区域2A中不存在p型主体区域PB，则LDMOSFET 2的击穿电压可能会降低，但元件区域2A中存在p型主体区域PB有助于确保本发明实施例中的LDMOSFET 2的击穿电压。
第二修改示例
接下来，将描述本发明实施例的半导体器件的进一步修改示例。
图23是第二修改示例的半导体器件的主要部分平面图。图23对应于图14，并且示出了元件区域2A的平面图。
在图7和图14的情况下，在元件区域2A的区域RG1中，p型主体区域PB(PB2)中在平面图中与栅极电极GE重叠的部分在Y方向上的尺寸L1基本恒定，与在X方向上的位置无关。
另一方面，在图23中，在元件区域2A的区域RG1中，p型主体区域PB(PB2)中在平面图中与栅极电极GE重叠的部分在Y方向上的尺寸L1，在面向n型漂移区域ND的端部处最小，并且随着距n型漂移区域ND的距离增加而逐渐增加。与图14的情况相比，在图23的情况下，在平面图中与p型主体区域PB(PB2)中的栅极电极GE重叠的部分减少，并且LDMOSFET 2的导通电流容易流动，使得可以使LDMOSFET 2的阈值电压更低。
第三修改示例
图24是第三修改示例的半导体器件的主要部分平面图。图24对应于图14，并且示出了元件区域2A的平面图。
在图7的情况和图14的情况和图24的情况下，在元件区域2A中，与区域RG1相比，在区域RG2中，p型主体区域PB在平面图中面向n型漂移区域ND的端部TB1的位置(在X方向上的位置)从n型漂移区域ND缩回。
在图7的情况和图14的情况下，在元件区域2A中，在区域RG1和区域RG2中，n型漂移区域ND在平面图中面向p型主体区域PB的端部TB1的位置(在X方向上的位置)彼此相同。
另一方面，在图24中，在元件区域2A中，与区域RG1相比，在区域RG2中，n型漂移区域ND在平面图中面向p型主体区域PB的端部TB2的位置(在X方向上的位置)从p型主体区域PB缩回。
在元件区域2A的区域RG2中，由于p型主体区域PB未形成在栅极电极GE下方，因此存在因耗尽层从漏极向源极延伸而导致的击穿电压减小的担忧。另一方面，在图24的情况下，与区域RG1相比，在区域RG2中，n型漂移区域ND在平面图中面向p型主体区域PB的端部TB2的位置(在X方向上的位置)从p型主体区域PB缩回，使得容易抑制或防止由于耗尽层从漏极向源极的延伸而导致的击穿电压的减小。
第二实施例
图25和图29是本发明第二实施例的半导体器件的主要部分平面图，并且图26至图28和图30至图32是本发明第二实施例的半导体器件的主要部分截面图。图25对应于第一实施例的图1，并且示出了元件区域1A的平面图。图29对应于第一实施例的图7，并且示出了元件区域2A的平面图。沿图25的C1-C1线的截面图基本对应于图26，沿图25的C2-C2线的截面图基本对应于图27，并且沿图25的C4-C4线的截面图基本对应于图28。沿图25的C5-C5线的截面图类似于图5中的截面图，并且沿图25的C6-C6线的截面图类似于图6中的截面图。此外，沿图29的D1-D1线的截面图基本对应于图30，沿图29的D2-D2线的截面图基本对应于图31，并且沿图29的D4-D4线的截面图基本对应于图32。沿图29的D5-D5线的截面图与图12中的截面图相同，并且沿图29的D6-D6线的截面图与图13中的截面图相同。
在本发明第二实施例中，元件区域2A中的半导体器件的结构中的p型主体区域PB的形成区域，也与元件区域1A中的半导体器件的结构中的不同，并且除了p型主体区域PB的形成区域以外，元件区域2A中的半导体器件的结构与元件区域1A中的半导体器件的结构基本相同。此外，本发明第二实施例的半导体器件中的n型源极区域SR和p型主体接触区域PR主要不同于第一实施例的半导体器件中的那些，并且在第一实施例和第二实施例之间，其他结构基本相同。
将在下面描述第二实施例的半导体器件与第一实施例的半导体器件的差异。
在第一实施例中，如图1、图3、图4、图7、图10和图11中所示，在元件区域1A和元件区域2A中的每个区域中，n型源极区域SR和p型主体接触区域PR在Y方向上延伸，并且在X方向上彼此相邻。注意，在n型源极区域SR和p型主体接触区域PR中间，n型源极区域SR被布置在靠近沟道形成区域的一侧上，并且p型主体接触区域PR被布置在远离沟道形成区域的一侧上。
另一方面，在本发明第二实施例的半导体器件中，如图25、图28、图29和图32中所示，n型源极区域SR和p型主体接触区域PR在元件区域1A和元件区域2A中的每个区域中在Y方向上交替布置。p型主体区域PB在Y方向上延伸，以覆盖在Y方向上交替布置的n型源极区域SR的下表面和p型主体接触区域PR的下表面。
在第一实施例和本发明第二实施例之间，以下项相同：元件区域2A的区域RG1具有图30中所示的截面结构，而p型主体区域PB2的一部分位于栅极电极GE下方(因此，p型主体区域PB2的一部分在平面图中与栅极电极GE重叠)。
此外，在第一实施例和本发明第二实施例之间，以下项是共同的：元件区域2A的区域RG2中与栅极电极GE重叠的p型主体区域PB2的宽度W1，小于元件区域2A的区域RG1中与栅极电极GE重叠的p型主体区域PB2的宽度W1。
类似于第一实施例，在本发明第二实施例中，元件区域2A的区域RG2中与栅极电极GE重叠的p型主体区域PB2的宽度W1可以为零(W1＝0)。图33和图34是当区域RG2中与栅极电极GE重叠的p型主体区域PB2的宽度W1为零(W1＝0)时，元件区域2A的平面图(图33)和截面图(图34)。图34是沿图33的D2-D2线的截面图。沿图33的D1-D1线的截面图类似于图30中的截面图，沿图33的D4-D4线的截面图类似于图32中的截面图，沿图33的D5-D5线的截面图类似于图12中的截面图，并且沿图33的D6-D6线的截面图类似于图13中的截面图。另一方面，图29和图31示出了当区域RG2中与栅极电极GE重叠的p型主体区域PB2的宽度W1大于零(W1>0)时，元件区域2A的平面图(图29)和截面图(图31)。
在图29中，在平面图中，p型主体区域PB2的一部分与区域RG2中的栅极电极GE重叠。因此，如图31中所示，p型主体区域PB2的一部分位于区域RG2中的栅极电极GE下方。相比之下，在图33中，p型主体区域PB2在平面图中不与区域RG2中的栅极电极GE重叠。因此，如图34中所示，p型主体区域PB2不形成(位于)在区域RG2中的栅极电极GE下方。
在本发明第二实施例中，在元件区域2A中，区域RG1和RG2在Y方向上交替布置，并且n型源极区域SR和p型主体接触区域PR在Y方向上交替布置。p型主体接触区域PR形成在区域RG1中，并且n型源极区域SR形成在区域RG2中。
第二实施例的半导体器件的其他配置与第一实施例的半导体器件的那些配置基本相同，并且因此，这里将省略对其的重复说明。此外，由于本发明第二实施例的半导体器件的制造步骤与第一实施例的半导体器件的制造步骤基本相同，因此这里将省略对其的重复说明。
同样在本发明第二实施例的半导体器件中，在其中形成有LDMOSFET 2的元件区域2A中，具有相对较大宽度W1的区域RG1和具有相对较小宽度W1的区域RG2在Y方向上交替布置。具体地，具有图30的截面结构的区域RG1和具有图31或图34的截面结构的区域RG2在Y方向上交替布置。如在上面“LDMOSFET的阈值电压”栏描述的，与区域RG1相比，更容易在区域RG2中形成沟道(n型反型层)。因此，在本发明第二实施例中，也可以将形成在元件区域2A中的LDMOSFET 2的阈值电压调整为期望的阈值电压。
同样在本发明第二实施例中，具有与形成在元件区域1A中的LDMOSFET 1的阈值电压不同的阈值电压的LDMOSFET 2可以形成在元件区域2A中。由于可以在相同步骤中形成元件区域1A中的LDMOSFET 1和元件区域2A中的LDMOSFET 2，因此元件区域1A中的LDMOSFET 1和元件区域2A中的LDMOSFET 2可以一起形成，而无需任何附加步骤。因此，可以通过简单的方法来调整LDMOSFET的阈值电压，而不增加半导体器件的制造成本。
在本发明第二实施例中，p型主体接触区域PR形成在区域RG1中，并且n型源极区域SR形成在区域RG2中。在该情况下，在n型源极区域SR和n型漏极区域DR之间流动的电流，可以有效地流过形成在区域RG2(其中形成有源极区域SR)中的沟道(n型反型层)。因此，在元件区域2A中，当区域RG1和区域RG2在Y方向上交替布置，并且n型源极区域SR和p型主体接触区域PR在Y方向上交替布置时，通过在区域RG1中形成p型主体接触区域PR并且在区域RG2中形成n型源极区域SR，可以有效地调整LDMOSFET 2的阈值电压。
第二实施例可以与第一实施例的修改示例中的每个修改示例组合。
在第一实施例和第二实施例中，LDMOSFET是n沟道型，但是通过反转所有导电类型，第一实施例和本发明第二实施例及其修改示例可以被应用于p沟道型LDMOSFET。
在上面已经基于实施例对本发明人做出的发明进行了详细描述，但本发明不限于上述实施例，并且当然可以在不脱离其要旨的情况下进行各种修改。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，具有上表面；
第一导电类型的衬底区域，形成在所述半导体衬底中；
第一MISFET，形成在所述半导体衬底的所述上表面上；
所述第一MISFET的与所述第一导电类型相反的第二导电类型的第一源极区域，以及所述第一MISFET的所述第二导电类型的第一漏极区域，所述第一源极区域和所述第一漏极区域形成在所述衬底区域中并且彼此间隔开；
所述第一MISFET的第一栅极电极，经由第一栅极电介质膜形成在所述第一源极区域与所述第一漏极区域之间的所述半导体衬底上；
所述第一导电类型的第一半导体区域，形成在所述衬底区域中，以在平面图中与所述第一栅极电极部分重叠，所述第一半导体区域具有比所述衬底区域的杂质浓度高的杂质浓度；
所述第一导电类型的第二半导体区域，形成在所述衬底区域中，以在平面图中不与所述第一栅极电极重叠并且与所述第一源极区域相邻，所述第二半导体区域具有比所述第一半导体区域的杂质浓度高的杂质浓度；以及
所述第二导电类型的第三半导体区域，形成在所述衬底区域中，以在平面图中与所述第一栅极电极部分重叠，并且电连接到所述第一漏极区域，所述第三半导体区域具有比所述第一漏极区域的杂质浓度低的杂质浓度，
其中所述第一栅极电极沿着所述半导体衬底的所述上表面在第一方向上延伸，
其中所述第一半导体区域在所述第一方向上延伸，以覆盖所述第一源极区域的底表面和所述第二半导体区域的底表面，
其中所述半导体衬底包括在所述第一方向上交替布置的第一区域和第二区域，
其中在所述第二区域中所述第一半导体区域在第二方向上与所述第一栅极电极重叠的宽度，小于在所述第一区域中所述第一半导体区域在所述第二方向上与所述第一栅极电极重叠的宽度，并且
其中所述第二方向与所述第一方向正交，并且沿着所述半导体衬底的所述上表面。
2.根据权利要求1所述的半导体器件，
其中在所述第一区域中，在与所述第一方向正交的截面图中，所述第一半导体区域的部分位于所述第一栅极电极下方，而在所述第二区域中，在与所述第一方向正交的截面图中，所述第一半导体区域不位于所述第一栅极电极下方。
3.根据权利要求1所述的半导体器件，包括：
层间电介质膜，形成在所述半导体衬底上，以覆盖所述第一栅极电极；以及
多个接触插塞，被埋入在所述层间电介质膜中，
其中所述多个接触插塞中的第一接触插塞被布置在所述第一源极区域上，并且电连接到所述第一源极区域，
其中所述多个接触插塞中的第二接触插塞被布置在所述第二半导体区域上，并且电连接到所述第二半导体区域。
4.根据权利要求3所述的半导体器件，包括：
第一布线，形成在所述层间电介质膜上，
其中所述第一接触插塞和所述第二接触插塞电连接到所述第一布线。
5.根据权利要求3所述的半导体器件，
其中从所述第一接触插塞被提供到所述第一源极区域的电位和从所述第二接触插塞被提供到所述第二半导体区域的电位彼此相同。
6.根据权利要求1所述的半导体器件，
其中在所述第一区域中，位于所述第一栅极电极下方的所述衬底区域的上部和位于所述第一栅极电极下方的所述第一半导体区域的上部是所述第一MISFET的沟道形成区域，并且
其中在所述第二区域中，位于所述第一栅极电极下方的所述衬底区域的所述上部是所述第一MISFET的所述沟道形成区域。
7.根据权利要求1所述的半导体器件，
其中在平面图中，所述第二区域中的所述第一半导体区域的面向所述第三半导体区域的端部的位置，与所述第一区域中的所述第一半导体区域的面向所述第三半导体区域的所述端部的所述位置相比，远离所述第三半导体区域而缩回。
8.根据权利要求1所述的半导体器件，
其中所述第一源极区域和所述第二半导体区域中的每一者在所述第一方向上延伸，并且
其中所述第一源极区域和所述第二半导体区域在所述第二方向上彼此相邻。
9.根据权利要求1所述的半导体器件，
其中所述第一源极区域和所述第二半导体区域在所述第一方向上交替布置。
10.根据权利要求9所述的半导体器件，
其中在平面图中，所述第一区域与所述第二半导体区域重叠，并且
其中在平面图中，所述第二区域与所述第一源极区域重叠。
11.根据权利要求1所述的半导体器件，
其中所述第一区域在所述第一方向上的尺寸，小于所述第二区域在所述第一方向上的尺寸。
12.根据权利要求1所述的半导体器件，
其中在所述第一区域中，在平面图中所述第一半导体区域与所述第一栅极电极重叠的部分在所述第一方向上的尺寸，在面向所述第三半导体区域的端部处最小，并且随着与所述第三半导体区域的距离增加而逐渐增加。
13.根据权利要求1所述的半导体器件，
其中在平面图中，所述第二区域中的所述第三半导体区域的面向所述第一半导体区域的端部的位置，与所述第一区域中的所述第三半导体区域的面向所述第一半导体区域的所述端部的所述位置相比，远离所述第一半导体区域而缩回。
14.根据权利要求1所述的半导体器件，
其中所述第一MISFET是LDMOSFET。
15.根据权利要求1所述的半导体器件，包括：
第二MISFET，形成在所述半导体衬底的所述上表面上，
其中所述第一MISFET的阈值电压与所述第二MISFET的阈值电压彼此不同。
16.根据权利要求15所述的半导体器件，包括：
所述第二MISFET的所述第二导电类型的第二源极区域，以及所述第二MISFET的所述第二导电类型的第二漏极区域，所述第二源极区域和所述第二漏极区域形成在所述衬底区域中并且彼此间隔开；
所述第二MISFET的第二栅极电极，经由第二栅极电介质膜形成在所述第二源极区域与所述第二漏极区域之间的所述半导体衬底上；
所述第一导电类型的第四半导体区域，形成在所述衬底区域中，以在平面图中与所述第二栅极电极部分重叠，所述第四半导体区域具有比所述衬底区域的杂质浓度高的杂质浓度；
所述第一导电类型的第五半导体区域，形成在所述衬底区域中，以在平面图中不与所述第二栅极电极重叠并且与所述第二源极区域相邻，所述第五半导体区域具有比所述第四半导体区域的杂质浓度高的杂质浓度；以及
所述第二导电类型的第六半导体区域，形成在所述衬底区域中，以在平面图中与所述第二栅极电极部分重叠，并且电连接到所述第二漏极区域，所述第六半导体区域具有比所述第二漏极区域的杂质浓度低的杂质浓度，
其中所述第二栅极电极在所述第一方向上延伸，并且
其中所述第四半导体区域在所述第一方向上延伸，同时在平面图中以恒定宽度与所述第二栅极电极重叠，以覆盖所述第二源极区域的底表面和所述第五半导体区域的底表面。
17.根据权利要求16所述的半导体器件，
其中所述第一导电类型是p型，
其中所述第二导电类型是n型，并且
其中所述第二MISFET的阈值电压低于所述第一MISFET的阈值电压。
18.根据权利要求1所述的半导体器件，
其中所述半导体衬底包括：
衬底；以及
外延半导体层，形成在所述衬底上，
其中所述外延半导体层是所述衬底区域。
19.根据权利要求1所述的半导体器件，
其中在所述第二方向上，所述第二区域中的所述第一半导体区域与所述第三半导体区域之间的最小距离，大于所述第一区域中的所述第一半导体区域与所述第三半导体区域之间的最小距离。
20.根据权利要求1所述的半导体器件，
其中在所述第二方向上，在所述第二区域中所述第一半导体区域的最靠近所述第三半导体区域的端部从所述第一栅极电极暴露。
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