KR20000010290A - 래터럴 이중확산 모스 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 소자의 온저항을 최소화한 고전압 LDMOS 및 그 제조방법을 개시한다. 본 발명에 따른 LDMOS는 P형의 반도체 기판과, N형의 웰영역과, N형의 에피택셜층과, 웰영역과 에피택셜층 사이에 형성되어 있는 고농도 도핑의 N형의 매몰층과, P형의 바디영역과, N형의 소스영역과, N형의 드레인영역 및 게이트 도전막을 구비한다. 본 발명에 의하여 LDMOS는 드레인 드리프트영역 내에 고농도의 매몰층을 더 구비함으로써, 매몰층으로 전류가 흐르게 하여 소자의 온저항을 최소화할 수 있다. 또한, 매몰층의 농도를 조절하여 원하는 내압을 얻을 수 있으며, 그 결과 항복현상이 벌크내에서 발생하도록 하여 소자의 회복능력이나 신뢰도를 향상시킬 수 있다.
Description
본 발명은 고전압 래터럴 이중확산 모스 트랜지스터(이하 "LDMOS"라 한다)에 관한 것으로서, 상세하게는 온저항을 감소시킨 고전압 LDMOS에 관한 것이다.
일반적으로 사용되는 전력용 모스 전계효과 트랜지스터(이하 "MOSFET"이라 한다)는 쌍극성 트랜지스터에 비해 (1)높은 입력 임피던스를 가지기 때문에 전력이득이 크고 게이트 구동회로가 매우 간단하며, (2)단극성(unipolar) 소자이기 때문에 소자가 턴온 또는 턴오프되는 동안 소수캐리어에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점이 있다.
이러한 전력용 MOSFET은 이중확산 MOSFET(double-diffusion MOSFET : 이하 "DMOS"라 한다) 구조를 사용한다. 이 DMOS는 플래너 확산기술을 이용하여 제조된다. 그리고, DMOS에는 래터럴 DMOS(lateral DMOS : 이하 "LDMOS"라 한다)와 버티컬 DMOS(vertical DMOS) 등이 있다. 이들 중 LDMOS는 VDMOS에 비해 전력용 소자뿐만 아니라 로직 파트(logic part)를 원칩(one chip)화 하기가 매우 용이하므로, 고내압 전력용 소자에 많이 사용되고 있다.
도 1은 종래의 LDMOS의 구조를 도시한 단면도이다. 도 1을 참조하여 종래의 LDMOS의 구성을 살펴본다. P형의 반도체 기판(100) 위에 N형의 웰 영역(110)이 형성되어 있다. 반도체 기판(100) 및 웰 영역(110)의 위에 비활성영역을 정하는 소자분리막(130) 및 활성영역을 정하는 게이트 산화막이 형성되어 있다. 게이트 산화막 아래에 있는 N형의 웰 영역(110)의 표면에 고농도로 도핑된 N형의 드레인 영역(160)이 형성되어 있다. 또한, 소자분리막(130) 아래에 있는 N형의 웰 영역(110)의 표면에 P형의 상부층(112)이 형성되어 있다. N형의 웰 영역(110)이 형성되지 않은 반도체 기판(100) 영역에 P형의 바디영역(120)이 형성되어 있다. P형의 바디영역(120)의 표면에 고농도로 도핑된 N형의 소스 영역(124)이 형성되어 있다. 소스 영역(124)의 중앙 부분에 고농도로 도핑된 P형의 도핑영역(122)이 형성되어 있다. 게이트 산화막이 형성되어 있는 바디영역의 표면의 상부에 게이트 도전막(140)이 형성되어 있다. 게이트 도전막(140)이 형성된 반도체 기판(100)의 전면에 절연막(150)이 형성되어 있다. 소스영역(124) 및 드레인영역(160)과 금속배선(미도시)을 연결시켜주는 소스전극(170)과 드레인전극(162)이 각각 형성되어 있다.
다음, 종래의 LDMOS의 구성에 따른 작용을 살펴본다. 게이트 도전막(140)에 문턱전압 이상의 전압을 인가하면, 게이트 도전막(140) 아래에 있는 바디영역(120)의 표면에 N형의 채널이 형성된다. 그 결과, 소스로 주입되는 캐리어가 소스 및 채널영역을 통하여 웰 영역(110)을 드리프트하여 드레인 영역(160)으로 흐르게 된다.
하지만, 통상적으로 300볼트 이상의 고내압을 갖는 소자에 사용하는 LDMOS는 높은 내압을 확보하여야 한다. 따라서, 높은 내압을 갖기 위하여 LDMOS는 칩면적을 넓게 하고 캐리어가 드리프트되는 웰 영역(110)을 확장하여야 한다. 저농도로 도핑된 웰 영역(110)을 확장함에 따라, LDMOS의 온저항이 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 LDMOS의 온저항이 증가하는 문제점을 해결하기 위하여 안출된 것으로서, 온 저항을 최소화시킨 LDMOS를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 상기와 같은 온 저항을 최소화시킨 LDMOS의 제조방법을 제공하는데 있다.
도 1은 종래의 래터럴 DMOS의 단면도를 도시한다.
도 2는 본 발명에 따른 래터럴 DMOS의 단면도를 도시한다.
도 3 내지 도 7은 본 발명에 따른 래터럴 DMOS의 제조방법을 순차적으로 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100,200:반도체 기판 110,210:웰영역
212:매몰층 214:에피택셜층
120,220:바디영역 124,224:소스영역
160,232:드레인영역 112,218:상부층
216:절연영역 140,240:게이트도전막
상기 목적을 달성하기 위한 본 발명의 LDMOS는, 제1전도형의 반도체 기판과, 반도체 기판의 표면에 형성되어 있는 제2전도형의 웰 영역과, 웰 영역의 표면에 형성되어 있으며 깊이가 웰영역보다 깊지 않은 제2전도형의 매몰층과, 매몰층이 형성되어 있는 반도체 기판의 전면에 형성되어 있는 제2전도형의 에피택셜층과, 웰 영역이 형성되지 않은 반도체 기판 위의 에피택셜층의 표면에 형성되어 있으며 그 깊이가 반도체 기판의 표면에 충분히 닿는 제1전도형의 절연영역과, 매몰층이 형성되지 않은 웰 영역의 상부의 에피택셜층 표면에 형성되어 있으며 그 깊이가 에피택셜층보다 깊지 않은 제1전도형의 바디영역과, 바디영역 표면에 형성되어 있으며 그 깊이가 바디영역보다 깊지 않은 제2전도형의 소스 영역과, 매몰층위의 에피택셜층 표면에 형성되어 있으며 그 깊이가 에피택셜층보다 깊지 않은 제2전도형의 드레인 영역을 구비한다. 이때, 매몰층은 반도체 기판의 도핑농도 및 웰 영역의 도핑농도보다 더 고농도의 도핑농도를 갖는 것이 바람직하다. 또한, 매몰층의 도핑농도는 래터럴 이중확산 모스 트랜지스터의 원하는 내압에 따라 결정되는 것이 바람직하다.
상기 다른 목적을 달성하기 위한 본 발명의 LDMOS의 제조방법은, 제1전도형의 반도체 기판위에 제2전도형의 웰영역을 형성하는 단계와, 웰영역의 표면에 제2전도형의 매몰층을 형성하는 단계와, 결과물의 전면에 제2도전형의 에피택셜층을 증착하는 단계와, 웰영역이 형성되지 않은 반도체 기판 위의 에피택셜층에 절연영역을 형성하되 절연영역은 반도체 기판의 표면에 충분히 닿는 것을 특징으로 하는 단계와, 매몰층이 형성되지 않은 에피택셜층의 표면에 제1전도형의 바디영역을 형성하는 단계와, 바디영역의 표면에 제2전도형의 소스영역을 형성하는 단계와, 매몰층의 상부에 있는 에피택셜층의 표면에 제2전도형의 드레인 영역을 형성하는 단계를 구비한다.
본 발명에 따른 LDMOS는 드레인 드리프트영역 내에 고농도의 매몰층을 더 구비함으로써, 매몰층으로 전류가 흐르게 하여 소자의 온저항을 최소화할 수 있다. 또한, 매몰층의 농도를 조절하여 원하는 내압을 얻을 수 있으며, 그 결과 항복현상이 벌크내에서 발생하도록 하여 소자의 회복능력이나 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 그러나 본 발명이 하기 실시예에 국한되는 것으로 해석되어져서는 안된다. 또한, 도면에서 층이나 영역들의 두께는 설명을 명확하게 하기 위하여 과장된 것이다. 도면에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 접촉하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 개재될 수도 있다.
LDMOS
도 2는 본 발명에 따른 LDMOS의 단면도를 도시한다. 먼저, 도 2를 참조하여 본 발명에 따른 LDMOS의 구성을 살펴본다. P형의 반도체 기판(200) 위에 N형의 웰 영역(210)이 형성되어 있다. 이때, 반도체 기판(200)은 100Ω㎝의 비저항을 갖는 것이 바람직하다. 또한, 웰 영역(210)은 1.1×1012/㎠의 도핑농도를 가지며, 9 - 10㎛의 깊이를 갖는 접합인 것이 바람직하다. 그리고 N형의 매몰층(212)이 웰 영역(210)의 표면에 형성되어 있으며, 그 깊이는 웰영역(210)보다 깊지 않다. 또한, 매몰층(212)은 웰 영역(210)보다 고농도로 도핑되는 것이 바람직하며, 1.0×1013/㎠ - 1.0×1015/㎠의 도핑농도를 가지며, 2 - 3㎛의 깊이를 갖는 접합인 것이 바람직하다. 그리고, N형의 에피택셜층(214)이 매몰층(212)이 형성되어 있는 반도체 기판(200)의 전면에 형성되어 있다. 이때, 에피팩셜층(214)은 매몰층(212)보다 저농도의 도핑농도를 갖는 것이 바람직하다. 에피택셜층(214)의 비저항은 DMOS의 내압에 따라 결정되며, 에피택셜층(214)의 두께는 DMOS의 내압보다는 DMOS와 함께 형성되는 로직(logic) 부분의 바이폴라 트랜지스터의 내압에 의해 결정된다.
그리고, 절연영역(216)이 반도체 기판(200) 위에 있는 에피택셜층(214)의 표면에 형성되어 있으며, 이는 반도체 기판(200)의 표면까지 닿아 있다. 절연영역(216)은 P형의 고농도 도핑농도를 갖는 것이 바람직하다. 그리고, P형의 바디영역(220)이 매몰층(212)이 형성되지 않은 에피택셜층(214)의 표면에 형성되어 있다. 이때, 바디영역(220)은 1×1013/㎠의 도핑농도를 가지며, 1.7㎛의 두께를 갖는 접합인 것이 바람직하다. 또한, 바디영역은 에피택셜층(214)보다 깊지 않아야 한다. 그리고, P형의 상부층이 바디영역(220)과 드레인영역(232) 사이의 에피택셜층(214)의 표면에 형성되어 있으며, 이 상부층의 깊이는 매몰층(212)의 표면에 닿지 않아야 한다. 그리고, 소스영역(224)이 바디영역(220)의 표면에 형성되어 있으며, 그 깊이는 바디영역(220)보다 깊지 않다. 이때, 소스영역(224)은 N형의 고농도 도핑농도를 갖는 것이 바람직하며, 도핑농도는 1×1015/㎠인 것이 바람직하다. 그리고, 소스영역(224)의 중앙부분에 P형의 고농도 도핑영역(222)이 형성되어 있다. 그리고, 소자분리막(230)이 비활성영역의 상부에 형성되어 있으며, 게이트산화막이 바디영역(220)의 상부 및 드레인 영역(232)의 상부에 각각 형성되어 있다. 그리고, 게이트도전막(240)이 게이트산화막 위에 형성되어 있다. 그리고, 드레인영역(232)이 매몰층(212)의 상부에 형성되어 있으며, 드레인영역(232)은 N형의 고농도 도핑영역(260)에 의해 매몰층(212)과 연결되어 있다. 그리고, 절연막(250)이 게이트도전막(240) 및 소자분리막(230)이 형성된 반도체 기판(200)의 전면에 증착되어 있다. 그리고, 소스영역(224) 및 드레인영역(232)을 금속배선과 연결시켜주는 소스전극(270) 및 드레인전극(262)이 형성되어 있다.
다음, 본 발명에 따른 LDMOS의 작용을 살펴본다. 게이트도전막(240)에 문턱전압 이상의 전압이 인가되면, 게이트도전막(240)의 하부에 형성되어 있는 바디영역(220)의 표면에 N형의 채널이 형성된다. 이때, 소스영역(224)으로 주입된 캐리어들은 바디영역(220)의 채널을 통하여 에피택셜층(214)으로 흐른다. 에피택셜층(214)으로 주입된 캐리어들은 고농도로 도핑된 매몰층(212)을 통하여 드레인 영역(232)으로 흐르게 된다. 이는 종래에 캐리어들이 저농도로 도핑된 웰영역을 통하여 소스영역에서 드레인 영역으로 흐름으로써 온저항이 증가했던 문제점을 해결해준다. 즉, 본 발명에서 캐리어들이 저농도로 도핑된 에패택셜층(214)이 아닌 고농도로 도핑된 매몰층(212)를 통하여 흐르게 됨으로써, 소자의 온저항이 감소하게 된다. 또한, 웰영역(210) 및 매몰층(212)의 도핑농도를 조절함으로써 원하는 내압을 얻을 수 있다. 또한 항복현상이 매몰층(212)에서 발생하게 함으로써 소자의 회복능력이나 신뢰도가 개선된다.
LDMOS의 제조방법
도 3 내지 도 7은 본 발명에 따른 LDMOS의 제조방법을 순차적으로 도시한 단면도들이다.
먼저 도 3을 참조하면, 비저항이 100Ω㎝인 P형의 반도체 기판(200)을 준비한다. 준비된 반도체 기판(200) 표면의 소자를 형성하고자 하는 영역에 1.1×1012/㎠의 도우즈(dose)로 이온주입한 후 1200℃에서 열처리하여 N형의 웰영역(210)을 형성한다. 이때, 웰영역(210)은 9 - 10㎛의 깊이로 형성하는 것이 바람직하다. 다음, 웰영역(210)의 표면에 1.0×1013/㎠ - 1.0×1015/㎠의 도우즈로 이온주입한 후 1200℃에서 열처리하여 고농도의 N형 매몰층(212)을 형성한다. 이때, 매몰층(212)은 웰영역보다 깊지 않아야 하며, 2 - 3㎛의 깊이로 형성하는 것이 바람직하다. 매몰층(212)이 형성된 반도체 기판(200)의 전면에 N형의 에피택셜층(214)을 증착한다. 이때, 에피택셜층(214)의 비저항은 LDMOS의 원하는 내압에 따라 결정되며, 에피택셜층(214)의 두께는 LDMOS의 내압보다는 LDMOS와 함께 형성되는 로직부분의 바이폴라 트랜지스터의 내압에 의해 결정된다. 다음, 다른 소자와의 전기적 절연을 위하여 웰영역(210)이 형성되지 않은 에피택셜층(214)의 표면에 절연영역(216)을 형성한다. 이때, 절연영역(216)은 도펀트를 증착하거나 이온주입한후 1200℃에서 열처리함으로써 형성되며, 그 깊이는 반도체 기판의 표면까지 충분히 닿아야 한다.
도 4를 참조하면, 웰영역(210) 위에 있는 에피택셜층(214)의 표면에 P형의 바디영역(220)을 형성한다. 이때, 바디영역(220)은 1.0×1013/㎠ 의 도우즈로 이온주입한 후 앞서 행한 열처리온도보다 낮은 온도, 예컨대 1050 - 1100℃에서 열처리하여 형성한다. 또한, 바디영역(220)의 깊이는 에피택셜층(214)의 깊이보다 깊지 않아야 하며, 1.7㎛인 것이 바람직하다. 바디영역을 형성함과 동시에 소자의 내압을 증가시키기 위하여 P형의 상부층(218)을 형성한다. 이때, P형의 상부층(218)은 바디영역(220) 및 드레인영역이 형성될 영역 사이에 형성하며, 매몰층(212)의 상부에 있는 에패택셜층(214)의 표면에 형성한다. 또한, 상부층(218)은 매몰층(212)의 표면에 닿지 않아야 한다. 다음, 드레인이 형성될 영역과 매몰층(212)을 연결해주는 N형의 고농도 도핑영역(260)을 형성한다.
도 5를 참조하면, 비활성영역을 형성하기 위하여 질화막을 상기 결과물의 전면에 증착한다(미도시). 이때, 질화막의 두께는 약 1000 - 1200Å인 것이 바람직하다. 비활성영역을 형성하고자하는 영역의 질화막을 식각한 후, 질화막을 마스크로 하여 로코스(LOCOS) 공정을 진행한다. 그 결과, 약 6500Å의 두께의 산화막이 형성되며, 이 산화막은 소자분리막(230)으로 사용된다. 다음, 질화막을 제거한다. 다음, 희생산화공정 및 희생산화막의 식각공정을 순차적으로 진행하여 소자의 제조공정중에 발생한 결함(defect)나 손상층(damage layer)을 제거하는 것이 바람직하다. 다음, 약 950℃의 열처리하여 약 500Å의 게이트산화막을 형성한다.
도 6을 참조하면, 도전물질, 예컨대 폴리실리콘을 결과물의 전면에 약 620℃의 온도에서 약 4000Å의 두께로 증착한다. 다음, 폴리실리콘의 전극저항을 낮추기 위하여 POCl3를 증착하는 것이 바람직하다. 다음, 증착된 폴리실리콘에 대하여 사진식각공정을 진행하여 게이트도전막(240)을 형성한다. 다음, 소스영역(224)의 중앙영역(222)에 1×1015/㎠의 P형의 도우즈로 이온주입한다. 다음, 별도의 열처리 공정없이 소스영역(224) 및 드레인영역(232)을 형성하기 위한 1×1015/㎠ 의 N형의 도우즈로 이온주입한다.
도 7을 참조하면, 게이트도전막(240)과 금속배선(미도시)을 절연하기 위한 절연막(250)을 결과물의 전면에 증착한다. 다음, 결과물을 950℃에서 30분 내지 50분정도의 열처리하여, 절연막(250)의 스텝커버리지를 좋게하고 이미 이온주입된 도펀트들을 어닐링한다. 다음, 절연막(250)에 소스영역(224) 및 드레인영역(232)을 노출시키는 콘택홀을 형성한후, 금속을 20000Å의 두께로 증착한다. 다음, 사진식각공정을 진행하여 소스전극(270) 및 드레인전극(262)을 형성한다.
이상 실시예를 들어 본 발명에 대해 설명하였으나, 본발명은 상술한 실시예에 한정되는 것은 아니며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것으로서, 본 발명의 기술사상 및 범위내에서 당 분야의 통상의 지식을 가진 자에 의하여 각종 변형 및 개량이 가능함은 명백하다.
이상에서 살펴본 바와 같이 본 발명에 따른 LDMOS는 드레인 드리프트영역 내에 고농도의 매몰층을 더 구비함으로써, 매몰층으로 전류가 흐르게 하여 소자의 온저항을 최소화할 수 있다. 또한, 매몰층의 농도를 조절하여 원하는 내압을 얻을 수 있으며, 그 결과 항복현상이 벌크내에서 발생하도록 하여 소자의 회복능력이나 신뢰도를 향상시킬 수 있다.
본 발명에 따른 LDMOS의 제조방법에 의하여 상기와 같은 효과를 갖는 LDMOS를 제조할 수 있다.
Claims (7)
- 제1전도형의 반도체 기판;상기 반도체 기판의 표면에 형성되어 있는 제2전도형의 웰 영역;상기 웰 영역의 표면에 형성되어 있으며 깊이가 상기 웰영역보다 깊지 않은 제2전도형의 매몰층;상기 매몰층이 형성되어 있는 상기 반도체 기판의 전면에 형성되어 있는 제2전도형의 에피택셜층;상기 웰 영역이 형성되지 않은 상기 반도체 기판 위의 상기 에피택셜층의 표면에 형성되어 있으며 그 깊이가 상기 반도체 기판의 표면에 충분히 닿는 제1전도형의 절연영역;상기 매몰층이 형성되지 않은 상기 웰 영역의 상부의 상기 에피택셜층 표면에 형성되어 있으며 그 깊이가 상기 에피택셜층보다 깊지 않은 제1전도형의 바디영역;상기 바디영역 표면에 형성되어 있으며 그 깊이가 상기 바디영역보다 깊지 않은 제2전도형의 소스 영역;상기 매몰층위의 상기 에피택셜층 표면에 형성되어 있으며 그 깊이가 상기 에피택셜층보다 깊지 않은 제2전도형의 드레인 영역을 구비하는 것을 특징으로 하는 래터럴 이중확산 모스 트랜지스터.
- 제1항에 있어서, 상기 소스 영역과 상기 드레인 영역사이의 상기 에피택셜층의 표면에 형성되어 있으며 그 깊이가 상기 매몰층의 표면에 닿지 않는 제1전도형의 상부층을 더 구비하는 것을 특징으로 하는 래터럴 이중확산 모스 트랜지스터.
- 제1항 또는 제2항에 있어서, 상기 매몰층은 상기 반도체 기판의 도핑농도 및 상기 웰 영역의 도핑농도보다 더 고농도의 도핑농도를 갖는 것을 특징으로 하는 래터럴 이중확산 모스 트랜지스터.
- 제1항 또는 제2항에 있어서, 상기 매몰층의 도핑농도는 상기 래터럴 이중확산 모스 트랜지스터의 원하는 내압에 따라 결정되는 것을 특징으로 하는 래터럴 이중확산 모스 트랜지스터.
- 제1항 또는 제2항에 있어서, 상기 소스 영역은 소스 영역의 중간 부분에 제1전도형의 도핑영역을 더 구비하는 것을 특징으로 하는 래터럴 이중확산 모스 트랜지스터.
- 제1항 또는 제2항에 있어서, 상기 절연영역은 제1전도형의 불순물을 이온 주입하여 형성되어 있으며 상기 반도체 기판의 도핑농도보다 고농도의 도핑농도를 갖는 것을 특징으로 하는 래터럴 이중확산 모스 트랜지스터.
- 제1전도형의 반도체 기판위에 제2전도형의 웰영역을 형성하는 단계;상기 웰영역의 표면에 제2전도형의 매몰층을 형성하는 단계;결과물의 전면에 제2도전형의 에피택셜층을 증착하는 단계;상기 웰영역이 형성되지 않은 상기 반도체 기판 위의 상기 에피택셜층에 절연영역을 형성하되, 상기 절연영역은 상기 반도체 기판의 표면에 충분히 닿는 것을 특징으로 하는 단계;상기 매몰층이 형성되지 않은 상기 에피택셜층의 표면에 제1전도형의 바디영역을 형성하는 단계;상기 바디영역의 표면에 제2전도형의 소스영역을 형성하는 단계;및상기 매몰층의 상부에 있는 에피택셜층의 표면에 제2전도형의 드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 래터럴 이중확산 모스 트랜지스터의 제조방법.
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