KR20000008375A - 횡형 디모스(ldmos) 트랜지스터 소자 및 그 제조방법 - Google Patents
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Abstract
전류특성 및 내압특성이 향상되고 SOA(Safe Operating Area) 특성이 향상된 횡형 디모스(Lateral DMOS, LDMOS) 트랜지스터 및 그 제조방법이 개시되어 있다. 상기 횡형 디모스 트랜지스터는, 제1 도전형의 반도체기판, 상기 반도체기판에 형성된 제2 도전형의 웰과, 상기 웰 내에 형성된 제2 도전형의 드레인과, 상기 웰과 인접한 반도체기판에 형성된 제2 도전형의 드리프트 영역과, 상기 드리프트 영역과 소정거리 이격된 반도체기판에 형성된 제1 도전형의 바디영역과, 상기 바디영역 내에 형성된 제2 도전형의 제1 소오스와, 상기 바디영역 내에 상기 제1 소오스와 인접하여 형성된 제1 도전형의 제2 소오스와, 상기 반도체기판 상에 게이트절연막을 개재하여 형성된 게이트전극, 및 상기 제1 및 제2 소오스와 접속된 소오스전극 및 상기 드레인과 접속된 드레인전극을 구비하는 것을 특징으로 한다. 특히 상기 웰의 수직방향의 깊이는 상기 드리프트 영역의 수직방향의 깊이보다 깊은 것이 바람직하고, 상기 드리프트 영역의 불순물의 농도는 상기 웰의 불순물의 농도보다 낮은 것이 바람직하다.
Description
본 발명은 전력 반도체장치에 관한 것으로, 특히 횡형 디모스(Lateral DMOS, 이하 LDMOS라 함) 트랜지스터 소자 및 그 제조방법에 관한 것이다.
일반적으로 사용되는 전력 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하 "MOSFET"이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트 구동 회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있으며, 대표적인 LDMOS 트랜지스터가 1981년 11월 10일 Sel Colak에게 특허된 미국 특허 NO. 4,300,150에 개시되어 있다. 또한 LDMOS 트랜지스터를 CMOS 트랜지스터 및 바이폴라 트랜지스터와 함께 집적시킨 기술이 "A 1200 BiCMOS Technology and Its Application", ISPSD 1992, Page 322-327에 Vladimir Rumennik에 의해서 보고되었으며, 또한 "Recent Advances in Power Integrated Circuits with High Level Integration", ISPSD 1994, Page 343 - 348에 Stephen P, Robb에 의해서 보고되었다.
도 1은 대표적인 종래의 LDMOS 트랜지스터의 구조를 나타내는 단면도이다.
도 1을 참조하면, P형 반도체기판(2)에 단일 농도인 N웰(4)이 형성되어 있고, 이 N웰 내에는 N형의 불순물이 고농도로 도우프된 드레인(6)과 펀치쓰루(Punchthrough)를 방지하여 내압특성을 향상시키기 위한 P형의 불순물영역(8)이 형성되어 있다. 그리고, 상기 N웰과 소정 거리 이격된 반도체기판에는 P형의 바디(body) 영역(10)이 형성되어 있고, 이 P형의 바디영역(10) 내에는 N형의 불순물이 고농도로 도우프된 제1소오스(12)와 P형의 불순물이 고농도로 도우프된 제2소오스(14)가 인접하여 형성되어 있다.
그리고, 상기 반도체기판 상에는 게이트절연막(16)을 개재하여 게이트전극(20)이 형성되어 있고, 상기 내압특성 향상을 위한 P형 불순물영역(8) 상부의 반도체기판에는 역시 내압특성 향상을 위한 절연막(18)이 형성되어 있다. 그 결과물 상에는 트랜지스터를 다른 도전층과 절연시키기 위한 층간절연막(22)이 형성되어 있고, 상기 층간절연막에 형성된 콘택홀을 통해 상기 드레인(6)과 접속된 드레인전극(24) 및 상기 제1 및 제2소오스(12,14)와 접속된 소오스전극(26)이 형성되어 있다.
상기한 종래의 LDMOS에 따르면, N웰(4) 내의 드리프트 영역에 P형의 불순물영역(8)이 형성되어 있으므로 펀치쓰루(Punchthrough)를 방지하여 내압특성을 향상시킬 수 있으나, 전류특성이 떨어지는 단점이 있다. 또한 포화전류를 키우기 위해 게이트 바이어스 전압을 높이는 경우에는 SOA(Safe Operating Area) 관점의 내압이 현저히 감소하기 때문에, 게이트 바이어스 전압을 높혀 사용하는 데 한계가 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 전류특성 및 내압특성을 향상시키고 SOA 특성을 향상시킬 수 있는 LDMOS 트랜지스터를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 전류특성 및 내압특성을 향상시키고 SOA 특성을 향상시킬 수 있는 LDMOS 트랜지스터의 제조방법을 제공하는 데 있다.
도 1은 대표적인 종래의 LDMOS 트랜지스터의 구조를 나타내는 단면도
도 2는 본 발명의 실시예에 따른 LDMOS 트랜지스터의 구조를 나타낸 단면도
도 3 내지 도 8은 본 발명의 실시예에 따른 LDMOS 트랜지스터의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들
상기 과제를 이루기 위하여 본 발명에 의한 LDMOS 트랜지스터는, 제1 도전형의 반도체기판, 상기 반도체기판에 형성된 제2 도전형의 웰과, 상기 웰 내에 형성된 제2 도전형의 드레인과, 상기 웰과 인접한 반도체기판에 형성된 제2 도전형의 드리프트 영역과, 상기 드리프트 영역과 소정거리 이격된 반도체기판에 형성된 제1 도전형의 바디영역과, 상기 바디영역 내에 형성된 제2 도전형의 제1 소오스와, 상기 바디영역 내에 상기 제1 소오스와 인접하여 형성된 제1 도전형의 제2 소오스와, 상기 반도체기판 상에 게이트절연막을 개재하여 형성된 게이트전극, 및 상기 제1 및 제2 소오스와 접속된 소오스전극 및 상기 드레인과 접속된 드레인전극을 구비하는 것을 특징으로 한다.
상기 웰의 수직방향의 깊이는 상기 드리프트 영역의 수직방향의 깊이보다 깊은 것이 바람직하고, 상기 드리프트 영역의 불순물의 농도는 상기 웰의 불순물의 농도보다 낮은 것이 바람직하다.
상기 LDMOS 트랜지스터는, 내압특성을 향상시키기 위하여 상기 드리프트 영역 내에 상기 드레인과 이웃하도록 형성되는 제1 도전형의 불순물영역을 더 구비할 수 있다. 또한 상기 LDMOS 트랜지스터는, 상기 드레인 양측 상부의 반도체기판 상에, 전계의 집중을 방지하기 위한 절연막 패턴을 더 구비할 수 있다. 또한 상기 LDMOS 트랜지스터는, 상기 제2 도전형의 웰과 인접한 반도체기판에 형성되는 제1 도전형의 웰을 더 구비할 수 있고, 이때는 상기 드리프트 영역과 상기 바디영역이 상기 제1 도전형의 웰에 형성된다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 LDMOS 트랜지스터의 제조방법은, 제1 도전형의 반도체기판 상에 게이트절연막을 형성하는 단계와, 상기 반도체기판에 제2 도전형의 웰을 형성하는 단계와, 상기 웰과 인접한 반도체기판에 제2 도전형의 드리프트 영역을 형성하는 단계와, 상기 드리프트 영역과 소정거리 이격된 반도체기판에 제1 도전형의 바디영역을 형성하는 단계와, 상기 게이트절연막 상에 게이트전극을 형성하는 단계와, 상기 바디영역 및 상기 웰에 제2 도전형의 불순물을 고농도로 주입하여 제1소오스와 드레인을 각각 형성하는 단계와, 상기 바디영역에 상기 제1 소오스와 인접하여 제1 도전형의 불순물을 고농도로 주입하여 제2 소오스를 형성하는 단계와, 결과물을 덮는 층간절연막을 형성하는 단계, 및 상기 층간절연막을 관통하여, 상기 제1 및 제2 소오스와 접속하는 소오스전극 및 상기 드레인과 접속하는 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 웰의 수직방향의 깊이는 상기 드리프트 영역의 수직방향의 깊이보다 깊은 것이 바람직하고, 상기 드리프트 영역의 불순물의 농도는 상기 웰의 불순물의 농도보다 낮은 것이 바람직하다.
상기 LDMOS 트랜지스터의 제조방법은, 상기 드리프트 영역을 형성하는 단계 전에, 상기 제2 도전형의 웰과 인접한 반도체기판에 자기정렬로 제1 도전형의 웰을 형성하는 단계를 더 포함할 수 있다. 또한 상기 LDMOS 트랜지스터의 제조방법은, 상기 게이트전극을 형성하는 단계 전에, 상기 드레인 양측 상부의 반도체기판 상에 전계의 집중을 방지하기 위한 절연막 패턴을 형성하는 단계를 더 포함할 수 있다. 또한 상기 LDMOS 트랜지스터의 제조방법은, 상기 절연막 패턴을 형성하는 단계 전에, 상기 드리프트 영역 내에, 소자의 내압특성을 향상시키기 위하여 상기 드레인과 이웃하도록 제1 도전형의 불순물영역을 형성하는 단계를 더 포함할 수 있다.
상술한 본 발명에 의한 LDMOS 트랜지스터 및 그 제조방법에 의하면, 웰보다 낮은 농도로 도우프되는 드리프트 영역을 상기 웰과 인접하도록 형성하고 또한 상기 웰의 수직방향의 깊이를 상기 드리프트 영역의 수직방향의 깊이보다 깊게 형성함으로써 전류특성 및 내압을 향상시킬 수 있으며 또한 SOA 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 더욱 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 LDMOS 트랜지스터의 구조를 나타낸 단면도로서, N형의 LDMOS 구조를 나타낸다.
도 2를 참조하면, 본 발명의 LDMOS는, P형의 반도체기판(30)과, 상기 반도체기판(30)에 형성된 N형 웰(34)과, 상기 웰(34) 내에 형성된 N+드레인(47)과, 상기 웰(34)과 인접한 반도체기판에 형성된 N-드리프트 영역(38)과, 상기 드리프트 영역(38)과 소정거리 이격된 반도체기판에 형성된 P형 바디영역(40)과, 상기 바디영역(40) 내에 형성된 N+소오스(48)와, 상기 바디영역(40) 내에 상기 N+소오스(48)와 인접하여 형성된 P+소오스(50)와, 상기 반도체기판 상에 게이트절연막(32)을 개재하여 형성된 게이트전극(46), 및 상기 N+소오스(48) 및 P+소오스(50)와 접속된 소오스전극(56) 및 상기 N+드레인(47)과 접속된 드레인전극(54)을 구비하여 이루어져 있다.
상기 N-드리프트 영역(38)은 상기 N형 웰(34)보다 낮은 농도로 도우프되어 있고 상기 N+드레인(47) 및 상기 N+소오스(48)는 상기 N형 웰(34)보다 높은 농도로 도우프되어 있으며, 이에 따라 펀치쓰루가 방지될 수 있다. 또한 상기 웰(34)의 수직방향의 깊이는 상기 드리프트 영역(38)의 수직방향의 깊이보다 깊게 형성되어 있다. 이에 따라 전류특성 및 블랙다운 전압이 향상될 수 있으며, 블랙다운시 표면보다 벌크에서의 블랙다운이 유도되어 SOA 특성이 향상될 수 있다. 상기 P+소오스(50)은 상기 P형 바디영역(40)보다 높은 농도로 도우프되어 있다.
상기 드리프트 영역(38) 내에는, 소자의 내압특성을 향상시키기 위하여 상기 드레인(47)과 이웃하도록 형성되는 P형 불순물영역(42)을 더 구비할 수 있다. 이때 상기 P형 불순물영역(42)은 상기 P형 바디영역(40)보다 낮은 농도로 도우프된다. 상기 N형 웰(34)과 인접한 반도체기판에 상기 N형 웰(34)의 자기정렬(Self Align)로 형성되는 P형 웰(36)을 더 구비할 수 있다. 이때 상기 드리프트 영역(38)과 상기 바디영역(40)은 상기 P형 웰(36)에 형성된다.
그리고 상기 드레인(47) 양측 상부의 반도체기판 상에는, 전계의 집중을 방지하기 위한 절연막 패턴(44)이 더 형성되어 있다.
도 3 내지 도 8은 본 발명의 실시예에 따른 LDMOS 트랜지스터의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
도 3을 참조하면, 비저항이 50 ∼ 100Ω·㎝ 정도로 높은 P형 반도체기판(30)의 표면 상에, 약 380Å 정도 두께의 열산화막을 성장시켜 패드산화막(32)을 형성한다. 사진공정을 이용하여 N웰이 형성될 영역을 한정한 다음, 상기 한정된 영역에 N형 불순물을 고농도로 이온주입한 후 소정의 열처리를 통해 상기 불순물을 확산시켜 N형 웰(34)을 형성한다. 이어서, 상기 N형 웰(34)의 자기정렬로 P형 불순물을 고농도로 이온주입한 후 소정의 열처리를 통해 상기 불순물을 확산시켜 P형 웰(36)을 형성한다. 상기 P형 웰(36)은 선택사항(Option)으로서 필요시 형성되지 않을 수도 있다.
도 4를 참조하면, 사진공정을 이용하여 상기 P형 웰(36) 내에 드리프트 영역이 형성될 영역을 한정한 다음, 상기 한정된 영역에 상기 N형 웰(34)보다 낮은 농도로 N형 불순물을 이온주입한 후 상기 불순물을 확산시켜 N-드리프트 영역(38)을 형성한다. 이어서, 사진공정을 이용하여 상기 P형 웰(36) 내에 바디영역이 형성될 영역을 한정한 다음, 상기 한정된 영역에 P형 불순물을 이온주입한 후 상기 불순물을 확산시켜 P형 바디영역(40)을 형성한다.
도 3에서 상기 P형 웰(36)이 형성되지 않을 경우에는, 상기 N-드리프트 영역(38) 및 상기 P형 바디영역(40)은 상기 P형 반도체기판(30)에 형성된다.
도 5를 참조하면, 통상의 사진공정을 이용하여 내압특성 향상을 위한 P형 불순물영역이 형성될 영역을 한정한 후 적절한 농도의 P형 불순물을 상기 N-드리프트 영역(38) 내에 이온주입한 다음, 열처리를 실시한다. 이 열처리 공정에 의해 상기 N-드리프트 영역(38) 내에 내압특성 향상을 위한 P형 불순물영역(42)이 형성된다.
상기 P형 불순물영역(42)은 선택사항(Option)으로서 필요시 형성되지 않을 수도 있다. 상기 P형 불순물영역(42)이 형성되는 경우에는 상기 LDMOS 트랜지스터는 약 300V 이상의 내압을 가지며, 상기 P형 불순물영역(42)이 형성되지 않는 경우에는 상기 LDMOS 트랜지스터는 약 300V 이하의 내압을 가진다.
도 6을 참조하면, 상기 패드 산화막(32) 위에 산화막을 증착하거나 열산화막을 성장시켜 6,000Å 정도 두께의 절연막을 형성한 다음, 상기 절연막을 패터닝하여 절연막 패턴(44)을 형성한다. 상기 절연막 패턴(44)은 상기 N-드리프트 영역(38)에 형성된 상기 P형 불순물영역(42)과 함께 전계가 드레인에 집중되는 것을 방지하여 내압특성을 향상시키는 역할을 한다.
도 7을 참조하면, 상기 절연막 패턴(44)이 형성된 상기 반도체기판 상에 4,000Å 정도 두께의 폴리실리콘막을 형성한 후 포클(POCl3)을 이용하여 상기 폴리실리콘막을 도우프시킨다. 이어서, 도우프된 상기 폴리실리콘막을 패터닝하여 게이트전극(46)을 형성한다. 다음에, 통상의 사진공정을 실시하여 제1소오스 및 드레인이 형성될 영역을 한정한 후 한정된 영역에 N형의 불순물을 고농도로 이온주입하여 N+소오스(48)와 N+드레인(47)을 형성한다. 이어서 통상의 사진공정을 실시하여 제2소오스가 형성될 영역을 한정한 후 한정된 영역에 P형의 불순물을 고농도로 이온주입하여 P+소오스(50)을 형성한 다음, 결과물의 전면에 산화막을 침적하여 층간절연막(52)을 형성한다.
도 8을 참조하면, 통상의 사진식각 공정으로 상기 층간절연막(52)을 부분적으로 식각하여 소오스 및 드레인의 일부를 노출시키는 콘택홀을 형성한다. 다음에, 결과물의 전면에 금속막을 증착한 다음, 이 금속막을 패터닝함으로써 소오스전극(56) 및 드레인전극(54)을 형성한다.
지금까지는 설명의 용이함을 위하여 N형의 LDMOS 트랜지스터에 한정하여 설명하였으나 반대 도전형, 즉 P형의 LDMOS 트랜지스터에 대해서도 본 발명이 적용될 수 있다.
이상 본 발명을 일실시예를 들어 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 본 발명에 의한 LDMOS 트랜지스터 및 그 제조방법에 의하면, N형 웰보다 낮은 농도로 도우프되는 N-드리프트 영역을 N형 웰과 인접하도록 형성하고 또한 상기 웰의 수직방향의 깊이를 상기 드리프트 영역의 수직방향의 깊이보다 깊게 형성함으로써 전류특성 및 내압을 향상시킬 수 있으며 또한 SOA 특성을 향상시킬 수 있다.
Claims (16)
- 제1 도전형의 반도체기판;상기 반도체기판에 형성된 제2 도전형의 웰;상기 웰 내에 형성된 제2 도전형의 드레인;상기 웰과 인접한 반도체기판에 형성된 제2 도전형의 드리프트 영역;상기 드리프트 영역과 소정거리 이격된 반도체기판에 형성된 제1 도전형의 바디영역;상기 바디영역 내에 형성된 제2 도전형의 제1 소오스;상기 바디영역 내에 상기 제1 소오스와 인접하여 형성된 제1 도전형의 제2 소오스;상기 반도체기판 상에, 게이트절연막을 개재하여 형성된 게이트전극; 및상기 제1 및 제2 소오스와 접속된 소오스전극 및 상기 드레인과 접속된 드레인전극을 구비하는 것을 특징으로 하는 횡형 디모스(LDMOS) 트랜지스터.
- 제1항에 있어서, 상기 웰의 수직방향의 깊이는,상기 드리프트 영역의 수직방향의 깊이보다 깊은 것을 특징으로 하는 횡형 디모스 트랜지스터.
- 제1항에 있어서, 상기 드리프트 영역의 불순물의 농도는,상기 웰의 불순물의 농도보다 낮은 것을 특징으로 하는 횡형 디모스 트랜지스터.
- 제1항에 있어서, 상기 제2 소오스의 불순물의 농도는,상기 바디영역의 불순물의 농도보다 높은 것을 특징으로 하는 횡형 디모스 트랜지스터.
- 제1항에 있어서, 상기 드리프트 영역 내에, 소자의 내압특성을 향상시키기 위하여 상기 드레인과 이웃하도록 형성된 제1 도전형의 불순물영역을 더 구비하는 것을 특징으로 하는 횡형 디모스 트랜지스터.
- 제5항에 있어서, 상기 불순물영역의 불순물의 농도는,상기 바디영역의 불순물의 농도보다 낮은 것을 특징으로 하는 횡형 디모스 트랜지스터.
- 제1항에 있어서, 상기 제2 도전형의 웰과 인접한 반도체기판에 형성된 제1 도전형의 웰을 더 구비하고, 상기 드리프트 영역과 상기 바디영역이 상기 제1 도전형의 웰에 형성된 것을 특징으로 하는 횡형 디모스 트랜지스터.
- 제1항에 있어서, 상기 드레인 양측 상부의 반도체기판 상에,전계의 집중을 방지하기 위한 절연막 패턴을 더 구비하는 것을 특징으로 하는 횡형 디모스 트랜지스터.
- 제1 도전형의 반도체기판 상에 게이트절연막을 형성하는 단계;상기 반도체기판에 제2 도전형의 웰을 형성하는 단계;상기 웰과 인접한 반도체기판에 제2 도전형의 드리프트 영역을 형성하는 단계;상기 드리프트 영역과 소정거리 이격된 반도체기판에 제1 도전형의 바디영역을 형성하는 단계;상기 게이트절연막 상에 게이트전극을 형성하는 단계;상기 바디영역 및 상기 웰에 제2 도전형의 불순물을 고농도로 주입하여 제1소오스와 드레인을 각각 형성하는 단계;상기 바디영역에 상기 제1 소오스와 인접하여 제1 도전형의 불순물을 고농도로 주입하여 제2 소오스를 형성하는 단계;결과물을 덮는 층간절연막을 형성하는 단계; 및상기 층간절연막을 관통하여, 상기 제1 및 제2 소오스와 접속하는 소오스전극 및 상기 드레인과 접속하는 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 웰의 수직방향의 깊이는,상기 드리프트 영역의 수직방향의 깊이보다 깊은 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 드리프트 영역의 불순물의 농도는,상기 웰의 불순물의 농도보다 낮은 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 제2 소오스의 불순물의 농도는,상기 바디영역의 불순물의 농도보다 높은 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 드리프트 영역을 형성하는 단계 전에,상기 제2 도전형의 웰과 인접한 반도체기판에 자기정렬로 제1 도전형의 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 게이트전극을 형성하는 단계 전에,상기 드레인 양측 상부의 반도체기판 상에 전계의 집중을 방지하기 위한 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
- 제14항에 있어서, 상기 절연막 패턴을 형성하는 단계 전에,상기 드리프트 영역 내에, 소자의 내압특성을 향상시키기 위하여 상기 드레인과 이웃하도록 제1 도전형의 불순물영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
- 제15항에 있어서, 상기 불순물영역의 불순물의 농도는,상기 바디영역의 불순물의 농도보다 낮은 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
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