KR20060050404A - Ｌｄｍｏｓ 트랜지스터를 제조하는 방법 및 그 구조 - Google Patents

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Abstract

집적회로의 트랜지스터가 제공된다. 제 1 도핑된 영역이 제 1 활성 영역에서 웰층 내에 형성된다. 제 1 도핑된 웰 영역의 적어도 일부는 상기 트랜지스터의 게이트 전극에 인접하다. 오목부가 제 1 도핑된 웰 영역 내에 형성되고, 바람직하게는 오목부는 적어도 약 500Å의 깊이를 갖는다. 제 1 고립 부분이 고립 영역 위에 적어도 부분적으로 웰층의 상부면 상에 형성된다. 제 2 고립 부분이 적어도 부분적으로, 제 1 도핑된 웰 영역의 오목부 내에 형성된다. 제 2 고립 부분의 적어도 일부가 제 1 고립 부분보다 아래에 있다. 드레인 도핑된 영역이 제 1 도핑된 웰 영역의 오목부 내에 형성된다. 제 2 고립 부분이 게이트 전극과 드레인 도핑된 영역 사이에 위치된다.
도핑된 웰 영역, 고립 부분, 활성 영역. 필드 산화물

Description

ＬＤＭＯＳ 트랜지스터를 제조하는 방법 및 그 구조{Method of making and structure for LDMOS transistor}
도 1은 종래의 고전압 LDMOS 트랜지스터의 단면도.
도 2는 도 1의 트랜지스터에 대한 IV 동작 곡선을 도시하는 도면.
도 3 내지 17은 도 17에 도시된 LDMOS 트랜지스터 구조를 형성하기 위한 예시적인 처리 단계들을 도시하는 도면.
도 18은 도 17의 트랜지스터의 IV 동작 곡선을 도시하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
50: 고전압 LDMOS 트랜지스터 52: 기판
54: 저전압 트랜지스터 56: 제 1 이온들
68: 제 2 이온들
본 발명은 일반적으로 반도체 디바이스들에 관한 것이다. 본 발명은 특히 LDMOS 트랜지스터 디바이스들에 관한 것이다.
도 1은 종래의 횡이중 확산형 MOSFET(lateral double-diffused MOSFET)(LDMOS) 트랜지스터(20)의 단면도이다. 이러한 LDMOS 디바이스들은 예컨대 전력 MOS 응용들을 위한 고전압 트랜지스터로서 자주 사용된다. 이러한 LDMOS 디바이스들은 통상 집적회로 내의 저전압 트랜지스터들과 같은 기판 상에 형성된다.
예로서 도 1의 LDMOS 트랜지스터(20)를 참조하면, p 타입 웰층(well layer: 22)이 기판(24) 상에 형성된다. 고립 필드 산화물(isolation field oxide:28)을 포함하는 고립 영역(26)은 도 1에 도시된 LDMOS 트랜지스터(20)를 위한 활성 영역(30)을 정의한다. 웰층(22)은 여기에 형성된 고전압 n 타입 웰 영역(32) 및 고전압 p 타입 웰 영역(33)을 갖는다. 웰 필드 산화물(34)은 n 타입 웰 영역(32) 위에 (예컨대 열 성장(thermal growth)에 의해) 형성된다. 종래의 웰 필드 산화물(34)은 일반적으로 고립 필드 산화물(28)과 동일한 처리 중에 그리고 동일한 레벨에서 형성된다. 드레인 N+ 도핑된 영역(36)은 웰 필드 산화물(34)과 고립 필드 산화물(28) 사이의 n 타입 웰 영역(32) 내에 형성된다. 소스 N+ 도핑된 영역(38)은 p 타입 웰 영역(33) 내에 그리고 게이트 유전체(40)와 고립 필드 산화물(28) 사이에 형성된다. 또한, 소스 P+ 도핑된 영역(42)은 소스 N+ 도핑된 영역(38)과 고립 필드 산화물(28) 사이의 p 타입 웰 영역(33) 내에 형성된다.
웰 필드 산화물(34)의 목적들 중 하나는 핫 캐리어(hot carrier) 효과들을 줄이고 LDMOS 전력 디바이스(20)를 위한 온-브레이크다운(on-breakdown) 전압 레벨을 증가시키기 위한 것이다. 드레인(36)과 게이트 전극(44) 사이의 높은 전자 필드 는 드레인(36)과 게이트 전극(44) 사이에 핫 캐리어를 야기할 수 있고, 게이트 유전체(40)와 웰 필드 산화물(34)을 관통할 수 있다. 이러한 핫 캐리어 효과들은 고전압 레벨에서 이상적이지 못한 IV 동작 곡선을 야기하고, 신뢰도를 떨어뜨릴 수 있고, 게이트 산화물 집적도(gate oxide integrity: GOI)를 감소시킨다. 예를 들어, 도 1의 LDMOS 디바이스(20)에 대한 IV 동작 곡선은 도 2에 도시되어 있다. 도 2의 영역(46)은 드레인에서 소스로의 전압(Vds)이 보다 높게(예컨대, 약 60V)되므로 IV 동작 곡선이 이상적이지 못하게 된다는 것을 보여준다. 도 2의 수직축은 도 1의 LDMOS 디바이스(20)에서 드레인에서 소스로의 전류(Ids)이다. 종래의 100V LDMOS 기술에서, 예를 들어, 게이트에서 소스로의 저전압(Vgs)(예컨대, 약 10-30V)의 곡선들은 이 경우에서, Vds가 보다 높을 때 비정상적인 경향을 갖는다. 그러므로, Vds에 대해 보다 높은 전압 레벨들(예컨대, 약 60V보다 큰 전압)에서 보다 이상적인 IV 동작 곡선을 갖는 LDMOS 디바이스의 필요성이 존재하며, 이러한 레벨들에서 LDMOS 디바이스의 보다 신뢰할 수 있는 동작을 제공한다.
발명의 개요
상술한 문제점들 및 필요성은 본 발명의 실시예들에 의해 해소될 수 있다. 본 발명의 한 양태에 따라, 게이트 전극, 제 1 도핑된 웰 영역, 오목부, 제 1 고립 부분, 제 2 고립 부분, 및 드레인 도핑된 영역을 포함하는 집적회로의 트랜지스터 가 제공된다. 제 1 도핑된 웰 영역은 제 1 활성 영역에서 웰층 내에 형성된다. 제 1 도핑된 웰 영역의 적어도 일부는 트랜지스터의 게이트 전극에 인접한다. 오목부는 제 1 도핑된 웰 영역 내에 형성된다. 제 1 고립 부분은 고립 영역 위에서 적어도 부분적으로 웰층의 상부면 상에 형성된다. 제 2 고립 부분은 제 1 도핑된 웰 영역의 오목부 내에 적어도 부분적으로 형성되고, 제 2 고립 부분의 적어도 일부는 제 1 고립 부분보다 아래에 있다. 드레인 도핑된 영역은 제 2 고립 부분에 인접한 제 1 도핑된 웰 영역의 오목부 내에 형성되고, 제 2 고립 부분은 게이트 전극과 드레인 도핑된 영역 사이에 위치된다.
본 발명의 또 다른 양태에 따라, 웰층, 고립 영역, 제 1 도핑된 웰 영역, 게이트 전극, 오목부, 제 1 필드 산화물, 제 2 필드 산화물, 및 드레인 도핑된 영역을 포함하는 집적회로의 트랜지스터가 제공된다. 웰층은 기판 상에 형성된다. 웰층은 상부면을 갖는다. 고립 부분은 웰층 내에 제 1 활성 영역을 적어도 부분적으로 묶어서 정의하도록 웰층 내에 형성된다. 제 1 도핑된 웰 영역은 제 1 활성 영역에서 웰층 내에 형성된다. 제 1 도핑된 웰 영역의 적어도 일부는 트랜지스터의 게이트 전극에 인접한다. 오목부는 제 1 도핑된 웰 영역 내에 형성된다. 제 1 필드 산화물은 고립 영역 위에서 적어도 부분적으로 웰층의 상부면에 형성된다. 제 2 필드 산화물은 제 1 도핑된 웰 영역의 오목부 내에 적어도 부분적으로 형성되고, 제 2 필드 산화물의 적어도 일부는 제 1 필드 산화물보다 낮다. 드레인 도핑된 영역은 제 2 필드 산화물에 인접한 제 1 도핑된 웰 영역의 오목부 내에 형성되고, 제 2 필드 산화물은 게이트 전극과 드레인 도핑된 영역 사이에 위치된다.
본 발명의 또 다른 양태에 따라서, 트랜지스터를 제공하는 방법이 제공된다. 본 방법은 이 문단에서 설명되는 다음의 단계들을 포함한다. 단계들의 순서는 변할 수 있으며, 연속일 수 있으며, 동시적일 수 있으며, 중첩할 수 있으며, 병렬적일 수 있으며, 그 조합일 수 있다. 제 1 도핑된 웰 영역이 웰층의 제 1 활성 영역 내에 형성된다. 임시적인 필드 산화물이 제 1 도핑된 웰 영역 상에 형성된다. 임시적인 필드 산화물이 제 1 도핑된 웰 영역 내에 오목부를 형성하기 위해 제거된다. 영구적인 필드 산화물이 형성된다. 영구적인 필드 산화물의 적어도 일부가 오목부 내에 형성된다. 드레인 도핑된 영역이 오목부 내에 형성된 영구적인 필드 산화물의 일부에 인접한 제 1 도핑된 웰 영역 및 오목부 내에 형성된다. 게이트 전극이 제 1 고립 영역 위에 형성되고, 게이트 전극의 적어도 일부가 오목부에 인접한다. 오목부 내에 형성된 영구적인 필드 산화물의 일부가 게이트 전극과 드레인 도핑된 영역 사이에 위치된다.
본 발명의 또 다른 양태에 따라서, 트랜지스터를 제조하는 방법이 제공된다. 본 방법은 이 문단에서 설명되는 다음의 단계들을 포함한다. 단계들의 순서는 변할 수 있으며, 연속일 수 있으며, 동시적일 수 있으며, 중첩할 수 있으며, 병렬적일 수 있으며, 그 조합일 수 있다. 제 1 도핑된 웰 영역이 다수의 제 1 이온들로 웰층의 제 1 활성 영역 내에 형성된다. 임시적인 필드 산화물이 제 1 도핑된 웰 영역 상에 형성된다. 임시적인 필드 산화물이 제 1 도핑된 웰 영역 내에 오목부를 형성하기 위해 제거되고, 여기서 오목부는 적어도 약 500Å의 깊이를 갖는다. 영구적인 필드 산화물이 형성된다. 영구적인 필드 산화물의 적어도 일부가 오목부 내에 형성 된다. 드레인 도핑된 영역이 오목부 내에 형성된 영구적인 필드 산화물의 일부에 인접한 제 1 도핑된 웰 영역 및 오목부 내에 형성된다. 게이트 전극이 제 1 활성 영역 위에 형성되고, 게이트 전극의 적어도 일부가 오목부에 인접하고, 오목부 내에 형성된 영구적인 필드 산화물이 게이트 전극과 드레인 도핑된 영역 사이에 위치된다.
이하의 본 발명의 상세한 설명이 보다 잘 이해될 수 있도록 본 발명의 특징을 포괄적으로 설명하였다. 본 발명의 청구범위의 대상을 형성하는 본 발명의 부가적인 특징들 및 이점들이 이하에서 설명된다. 기술분야의 당업자는 설명된 개념 및 특정 실시예가 본 발명과 동일한 목적들을 수행하기 위해 다른 구조들 또는 처리들을 변경하거나 설계하는 기본으로서 용이하게 이용될 수 있음을 이해해야 한다. 또한, 첨부된 청구범위에서 개시되는 바와 같이, 기술분야의 당업자는 이러한 동일한 구조들이 본 발명의 사상 및 범위로부터 벗어남이 없다는 것을 이해해야 한다.
이하 도면들을 참조하여, 여기에서 동일한 참조번호들이 다양한 관점을 통해 동일하거나 유사한 요소들을 나타내도록 사용되며, 본 발명의 예시적인 실시예들이 도시되고 설명된다. 도면들이 반드시 축척에 따라 도시된 것은 아니며, 예를 들어 도면들은 예시적인 목적으로 과장되거나 단순화되어 있다. 기술분야의 당업자는 본 발명의 다음의 예시적인 실시예들에 기초하여 본 발명의 많은 가능한 응용들 및 변경들을 이해할 것이다.
도 3 내지 17은 본 발명의 제 1 실시예를 형성하는 몇몇 예시적인 단계들을 도시한다. 제 1 실시예에서, 고전압 LDMOS 트랜지스터(50)는 저전압 트랜지스터(54)에 인접한 동일한 기판(52) 상에 형성된다(도 17 참조). 저전압 트랜지스터에 인접한 동일한 기판 상에 고전압 트랜지스터를 형성하는 것이 종종 바람직하다. 하지만, 다른 실시예들에서, 본 발명의 트랜지스터 실시예는 다른 형태의 디바이스들에 인접하게 형성될 수 있다.
도 3에서 시작해서, 기판(52)이 제공된다. 제 1 실시예에서, 기판(52)은 실리콘이다. 기판(52)은 예컨대 (제한되지는 않지만) 실리콘 상의 절연체 구조물, 실리콘, 실리콘 게르마늄, 그 합성물들, 다양한 결정 배향물들(crystal orientations), 및 그 조합물들을 포함하는 여러 가지의 적절한 재료들 중 하나로부터 만들어질 수 있다. 제 1 실시예에서, 실리콘 기판(52)은 예컨대 p 타입 도핑 및 <100> 결정 배향을 갖는다. 도 4에 도시된 바와 같이, 기판(52)은 매장된 도핑층(58)을 형성하기 위해 다수의 제 1 이온들(56)로 도핑될 수 있다. 이 단계를 위한 패턴된 마스크가 도 4에 도시되어 있다. 제 1 실시예에서, 매장된 도핑층(58)은 예컨대 n 타입이다. 다수의 제 1 이온들(56)의 주입에 이어서, 바람직하게는, 웰 드라이브(well drive) 단계가 수행된다(예컨대, 열 드라이브(thermal drive) 단계). 다른 실시예들(도시되지 않음)에서, 예컨대 매장된 도핑층(58)은 생략되거나 또는 절연 재료로 채워진 트렌치로 대체될 수 있다.
도 5는 웰층(60)이 기판(52) 상에 형성되는 제 1 실시예를 형성하는 다음 단계를 도시한다. 제 1 실시예의 웰층(60)은 예컨대 p 타입 도핑을 갖는 에피텍셜 성장층이다. 다른 실시예들에서, 웰층(60)의 재료 및 도핑 타입(만약 있다면)은 변할 수 있다. 도 6에서, 고립 영역 패턴된 마스크(62)가 여기에 형성된 개구부들(64)을 갖는 웰층(60) 위에 형성된다. 제 1 실시예에서, 고립 영역 패턴된 마스크(62)는 포토레지스트이다. 다른 실시예들에서, 고립 영역 패턴된 마스크(62)는 여러 가지 적절한 마스크 재료들 중 하나로부터 만들어질 수 있다. 고립 영역(66)은 고립 패턴된 마스크(62) 내에 형성된 개구부들(64)에서 다수의 제 2 이온들(68)로 웰층(60)을 도핑함으로써 형성된다. 고립 영역(66)은 적어도 부분적으로 웰층(60) 내에서 제 1 활성 영역(70)을 묶어서 정의한다. 제 1 실시예에서, 고립 영역(66)은 예컨대 n 타입으로 도핑될 수 있다. 고립 영역(66)을 형성한 후, 고립 영역 패턴된 마스크(62)는 제거된다.
도 7에서, 제 1 패턴된 마스크(72)가 웰층(60) 상에 형성된다. 제 1 패턴된 마스크(72)는 웰층(60)의 제 1 활성 영역(70) 위의 제 1 위치(76)에서 여기에 형성된 제 1 개구부(74)를 갖는다. 제 1 실시예의 제 1 패턴된 마스크(72)는 두 개의 층들, 즉 패드 산화물충(78)과 실리콘 질화물층(80)(예컨대, Si3N4)을 포함한다. 제 1 패턴된 마스크(72)는 예컨대 포토리소그래피 및 에칭 처리들을 사용하여 형성될 수 있다. 제 1 도핑된 웰 영역(82)은 다수의 제 3 이온들(84)로, 제 1 위치(76)에서 웰층(60) 내의 제 1 활성 영역(70) 내에 형성된다. 제 1 실시예에서, 제 1 도핑된 웰(82)은 예컨대 고전압 n 타입 웰이다.
제 1 패턴된 마스크(72)로, 임시적인 필드 산화물(86)이 제 1 개구부(74)를 거쳐서 제 1 위치(76)에서 도핑된 웰 영역(82) 상에 형성된다. 바람직하게는, 임시 적인 필드 산화물(86)은 열 성장되고(예컨대, 공지된 열 성장 처리들을 이용함), 그 경우에, 임시적인 필드 산화물(86)의 성장은 웰층(60)의 재료를 소모한다. 임시적인 필드 산화물(86)을 형성한 후, 제 1 패턴된 마스크(72)는 제거된다. 도 8에서, 임시적인 필드 산화물(86)은 제 1 패턴된 마스크(72)의 제거 후에 도시된 것이다. 제 1 실시예에서, 임시적인 필드 산화물(86)은 약 6000Å의 최대 두께로 성장된다. 예컨대, 임시적인 필드 산화물(86)은 바람직하게는 적어도 약 1000Å의 최대 두께로 성장된다. 제 1 도핑된 웰 영역(82)에 대한 다수의 제 3 이온들(84)은 처리 중의 드라이브와 함께 추가로 드라이브될 수 있고, 때로는 다수의 제 3 이온들(84)의 주입 후(예컨대, 임시적인 필드 산화물(86)을 형성하기 전, 임시적인 필드 산화물(86)을 형성한 후, 또 다른 영역에서 이온들을 드라이브하는 동안 등등)에 수행될 수 있다.
도 9는 제 1 실시예를 형성하는 다음 단계를 도시하며, 제 2 도핑된 웰 영역(88)이 다수의 제 4 이온들로 제 2 위치(90)에서 제 1 활성 영역(70) 내에 형성된다. 제 2 패턴된 마스크(94)는 다수의 제 4 이온들을 주입하기 전에 형성되고, 제 2 패턴된 마스크(94)는 제 2 위치(90)에서 개구부(96)를 갖는다. 제 2 패턴된 마스크(94)는 예컨대 포토레지스트와 같은 임의의 적절한 마스크 재료일 수 있다. 또한, 고전압 트랜지스터(50)를 위한 제 2 도핑된 웰 영역(86)을 형성하는 동안, 웰층(60)에 제 1의 저전압 도핑된 영역(98)을 형성하기 위해 동일한 주입이 사용될 수 있다. 그러므로, 고전압 트랜지스터(50) 및 저전압 트랜지스터(54)는 바람직하게는 처리 단계들의 일부를 공유하면서 병렬적으로 형성될 수 있다. 제 1 실시예에 서, 제 2 도핑된 웰 영역(88)은 예컨대 고전압 p 타입 웰이다. 제 2 도핑된 웰 영역(88)을 위한 다수의 제 4 이온들(92)이 처리 중의 드라이브와 함께 추가적으로 드라이브될 수 있고, 다수의 제 4 이온들(92)의 주입 후(예컨대, 다른 저전압 도핑된 웰 영역들을 형성하기 전)에 형성될 수 있다.
도 10에서, 제 2 패턴된 마스크(94)는 제거되고, 저전압 영역(100,102)이 추가로 전개된다. 제 1 실시예에서, 제 2의 저전압 도핑된 웰 영역(100)은 다수의 제 5 이온들(104)로 형성되고, 이것은 예컨대 저전압 p 타입 웰이다. 또한, 제 1 실시예에서, 제 3의 저전압 도핑된 웰 영역(102)은 다수의 제 6 이온들(106)로 형성되고, 이것은 예컨대 저전압 n 타입 웰이다. 도 10에 도시된 이들 단계들을 위한 마스크들은 도면을 단순화하기 위해 도시되지 않는다.
도 11에서, 임시적인 필드 산화물(86)은 제 1 도핑된 웰 영역(82)에서 오목부를 형성하기 위해 제거된다. 바람직하게는, 오목부(108)는 바람직한 실시예에서 적어도 약 500Å의 깊이(110)를 갖는다. 하지만, 다른 실시예들에서, 오목부(108)의 깊이(110)는 예컨대 약 1000Å이거나 그 보다 클 수 있다. 제 1 실시예에서, 예를 들어, 오목부(108)의 깊이(110)는 약 3000Å(6000Å 두께 필드 산화물(86)을 제거한 후)이다. 임시적인 필드 산화물(86)은 임의의 적절한 에칭 기술을 이용하여 제거될 수 있다. 제 1 실시예에서, 임시적인 필드 산화물(86)은 예컨대 실리콘을 선택적으로 에칭하는 습식 에치(wet etch)를 사용하여 제거된다.
도 12에서, 패턴된 마스크가 도면을 단순화하기 위해 도시되지는 않았지만, 영구적인 필드 산화물이 형성된다(예컨대, 성장 및/또는 침착됨). 필드 산화물 (114)의 일부는 고립 영역들(66) 위의 웰층(60)의 상부면(112) 상에 형성된다. 필드 산화물(116)의 다른 부분은 오목부(108) 내에 형성된다. 제 1 필드 산화물(114) 및 제 2 필드 산화물(116)은 동일한 재료 및/또는 처리(들)를 사용하여 동시에 형성될 수 있다. 하지만, 선택적으로, 제 1 및 제 2 필드 산화물들(114)이 서로 다른 처리들 및/또는 재료들을 사용하여 서로 다른 단계에서 형성될 수 있다. 제 1 실시예에서, 도 12에 도시된 필드 산화물(114,116) 모두는 동일한 열 성장 처리를 이용하여 형성된다. 도 12에 도시된 필드 산화물(114,116)의 모양들은 단순히 개략적인 것이며, 필드 산화물(114,116)의 실제 모양은 변할 수 있으며, 필드 산화물(114,116)을 형성하기 위해 사용되는 처리에 의존한다는 것에 유의하자. 가장 신규한 것은 오목부(108) 내에 형성된 제 2 필드 산화물(116)의 적어도 일부가 웰층(60)의 상부면(112) 상에 형성된 제 1 필드 산화물(114)보다 아래에 있다는 것이다. 이하에서 논의되는 바와 같이, 오목부(108) 내에 제 2 필드 산화물(116)을 형성함으로써 얻어지는 이 구조는 여러 가지 장점들 및 이점들을 제공한다.
도 13은 고전압 트랜지스터(50) 내에서 게이트 유전체(118)를 위한 산화물 재료가 형성되는 제 1 실시예를 형성하는 다음 단계를 도시한다. 제 1 실시예의 고전압 게이트 산화물(118)이 침착되지만, 다른 실시예에서는, 게이트 유전체 재료(118)가 다른 처리들(예컨대 성장 및/또는 침착)을 이용하여 형성될 수 있다. 다음으로, 사용하기 위한 게이트 유전체 재료(118)를 준비하는데 고전압(Vt) 주입이 수행될 수 있다. 도 13에서, 저전압 부분들(54)로부터 게이트 유전체 재료를 제거하 는데 사용되는 패턴된 마스크는 도면을 단순화하기 위해 도시되지 않는다.
제 1 실시예의 도 14에서, 저전압 게이트 유전체 재료(120)가 형성되고(예컨대 성장 및/또는 침착됨), 저전압 Vt 주입이 수행된다. 다시, (만약 있다 하더라도) 저전압 게이트 유전체(120)를 형성하는데 사용되는 패턴된 마스크가 도면을 단순화하기 위해 도시되지 않는다. 도 15에서, 게이트 전극 재료(122)가 게이트 유전체 재료(118,120) 위에 침착된다. 제 1 실시예에서, 게이트 전극 재료(122)는 예컨대 폴리실리콘이다. 도 16에 도시된 바람직한 실시예에서, 동일한 재료가 고전압 트랜지스터(50)의 게이트 전극(124) 및 저전압 트랜지스터(54)의 게이트 전극(126)용으로 사용된다.
도 15에서, 고전압 및 저전압 트랜지스터들(50,54)을 위한 게이트 전극들(124,126)을 형성하기 위해 에칭이 수행되었다. 게이트 전극들(124,126)을 형성하는데 사용되는 패턴된 마스크는 도 16에 도시되지 않는다. 제 1 실시예에서, 게이트 전극들(124,1126)을 형성하기 위한 에칭은 건식(dry) 에칭 처리이지만, 다른 에칭 처리들이 다른 실시예들에 사용될 수 있다(예컨대, 습식 에칭, 반응 이온 에칭(reactive-ion etching). 트랜지스터들(50,54)을 위한 소스들 및 드레인들에 대한 위치들은 에칭 처리(들) 후에 도 16에서 노출된다는 것에 유의하자. 또한, 얻어진 필드 산화물들(114,116)을 위해 도 16에 도시된 모양들은 단순히 개략적인 것이며, 실제 모양들은 단순화된 모양들로 변할 수 있다는 것에 유의하자.
도 17에서, N+ 및 P+ 주입이 트랜지스터들(50,54)의 소스들 및 드레인들을 위해 수행된다. N+ 소스 도핑된 영역(128) 및 N+ 드레인 도핑된 영역(130)이 제 1 실시예의 저전압 트랜지스터(54)를 위해 형성된다. 또한, P+ 소스 도핑된 영역(132) 및 N+ 소스 도핑된 영역(134)은 제 1 실시예의 고전압 트랜지스터(50)를 위해 형성된다. 드레인 도핑된 영역(136)(제 1 실시예에서 N+ 타입)은 제 2 필드 산화물(116)에 인접한 제 1 도핑된 웰 영역(82) 및 오목부(108) 내에 형성된다. 그러므로, 제 2 필드 산화물(116)은 게이트 전극(124)과 드레인 도핑된 영역(136) 사이에 위치된다.
도 17은 제 1 실시예의 트랜지스터 구조(50)의 단순화된 개략도임에 유의하자. 본 발명의 실시예는 예컨대 게이트 전극(124) 주변의 스페이서(들)(spacer(s))(도시되지 않음)와 같은 다른 특징들을 더 포함할 수 있다.
비록, 제 1 실시예가 NMOS 트랜지스터이지만, 본 발명의 다른 실시예에서는 PMOS 트랜지스터일 수 있다. 그러므로, PMOS 트랜지스터를 위해, 제 1 도핑된 웰 영역(82)은 p 타입이고, 제 2 도핑된 웰 영역(88)은 n 타입이고, 다른 부분들/영역들의 타입은 또한 반대로 될 수 있다(즉, n 타입 대신에 p 타입 및 p 타입 대신에 n 타입). 이러한 변형예들은 기술분야의 당업자에게는 명백한 것이다.
제 2 필드 산화물(116)이 n 타입의 제 1 도핑된 웰 영역(82) 상에 형성되면, n 도핑 농도가 제 1 도핑된 웰 영역(82)에서 고립 영역(66)보다 큰 것이 바람직하다. 제 2 필드 산화물(116)이 p 타입 도핑된 웰 영역(82) 상에 형성되면, p 도핑 농도가 제 1 도핑된 웰 영역(82)에서 고립 영역(66)보다 큰 것이 바람직하다. 비록 필드 산화물(예컨대 LOCOS 처리에 의해 형성됨)이 제 1 실시예에서 도시되지만, 다 른 형태들의 고립 구조물들(예컨대, 얇은 트렌치 고립, 침착된 절연 재료 등등)이 필드 산화물 부분들의 일부 또는 전부에 대해 다른 실시예에서 사용될 수 있다. 또한, 웰층(60) 내의 고립 영역(66)이 예컨대 절연 재료로 채워진 얇은 또는 깊은 트렌치에 의해 형성될 수 있는 것으로 고려된다.
본 발명의 실시예는, 높은 전자 필드가 드레인(136)과 게이트 전극(124) 사이에 전개될 때, 예컨대 전력 LDMOS 디바이스(50)에서 핫 캐리어 발생을 감소시킬 수 있다. 본 발명의 실시예는 종래의 구조(20)(도 1 참조)에 비해, 드레인 도핑된 영역(136)을 게이트 전극(124)으로부터 더 변위시키고, 소스(134)와 드레인(136) 사이에서 전자들의 기본적인 흐름 경로를 바꾼다. 또한, 실시예의 트랜지스터 구조는 종래의 구조(20)(도 1 참조)에 비해, 표면 전자 필드를 변경시켜, 핫 캐리어 발생을 줄이고, 온-브레이크 전압 레벨을 증가시킨다.
그러므로, 제 1 실시예(도 17을 참조)에 의해 제공되는 트랜지스터 구조(50)는 LDMOS 전력 디바이스(50)에 대해 핫 캐리어 효과들을 줄이고 온-브레이크 전압 레벨을 증가시킴으로써 도 1의 종래 트랜지스터 구조(20)에 비해 개선된 성능의 이점들을 제공한다. 더욱이, 본 발명의 실시예는 드레인(136)과 게이트 전극(124) 사이에 보다 높은 전자 필드가 존재할 때 드레인(136)과 게이트 전극(124) 사이에서 형성되는 핫 캐리어들을 감소시키거나 제거할 수 있다. 또한, 본 발명의 실시예는 고전압 레벨들에서 보다 더 이상적인 IV 동작 곡선, 개선된 신뢰도 및 감소된 게이트 산하물 집적도(GOI)를 제공할 수 있다. 도 17에 도시된 제 1 실시예의 LDMOS 디바이스(50)의 IV 동작 곡선이 도 18에 도시되어 있으며, 드레인에서 소스로의 보다 높은 전압(Vds)에 대한 보다 이상적인 IV 동작 곡선을 갖는다. 드레인에서 소스로의 전압(Vds)이 보다 높게 되는(예컨대, 약 60V보다 큰 전압) 도 2의 영역(46)은 제 1 실시예에 의해 개선된다(즉, 도 2를 도 18과 비교할 때)는 것에 유의하자. 그러므로, 본 발명의 실시예는 Vds(예컨대, 약 60V보다 큰 전압)에 대해 보다 높은 전압 레벨들에서 보다 이상적인 IV 동작 곡선을 갖는 LDMOS 디바이스를 제공할 수 있으며, 이러한 레벨들에서 LDMOS 디바이스의 보다 신뢰할 수 있는 동작을 제공할 수 있다.
비록, 본 발명의 실시예들 및 그 이점들의 적어도 일부가 상세히 설명되었지만, 다양한 변경들, 대체들, 및 대안들이 첨부된 청구 범위에 의해 정의되는 바와 같은 본 발명의 사상 및 범위에서 벗어남이 없이 행해질 수 있음을 이해해야 한다. 또한, 본원의 응용 범위는 상세한 설명에서 설명된 처리, 메커니즘, 제조, 물질의 조합, 수단, 방법들, 및 단계들의 특정 실시예들에 제한되지 않는다. 기술분야의 당업자는, 여기에서 설명된 대응하는 실시예들이 본 발명에 따라 이용될 수 있으므로, 실질적으로 동일한 기능을 수행하거나 또는 실질적으로 동일한 결과를 달성하며 현재 존재하거나 향후 개발될 처리들, 메커니즘들, 제조, 물질의 조합, 수단, 방법들, 또는 단계들을 본 발명의 개시로부터 용이하게 이해할 것이다. 따라서, 첨부된 청구 범위는 그 범위 내에서 이러한 처리들, 메커니즘들, 제조, 물질의 조합, 수단, 방법들, 또는 단계들을 포함하도록 의도된다.
본 발명은 게이트 전극, 제 1 도핑된 웰 영역, 오목부, 제 1 고립 부분, 제 2 고립 부분, 및 드레인 도핑된 영역을 포함하는 집적회로의 트랜지스터를 제공한다.

Claims (20)

  1. 집적회로의 트랜지스터에 있어서,
    게이트 전극;
    웰층(well layer) 내의 제 1 도핑된 웰 영역;
    상기 제 1 도핑된 웰 영역 내의 오목부;
    상기 웰층의 상부면 상의 제 1 고립 부분(isolation portion);
    적어도 부분적으로 상기 제 1 도핑된 웰 영역의 오목부 내에 있는 제 2 고립 부분으로서, 상기 제 2 고립 부분의 적어도 일부는 상기 제 1 고립 부분보다 아래에 있는 상기 제 2 고립 부분; 및
    상기 제 2 고립 부분에 인접한 상기 제 1 도핑된 웰 영역의 오목부 내의 드레인 도핑된 영역으로서, 상기 제 2 고립 부분는 상기 게이트 전극과 상기 드레인 도핑된 영역 사이에 위치되는 상기 드레인 도핑된 영역을 포함하는, 트랜지스터.
  2. 제 1항에 있어서, 상기 제 2 고립 부분의 적어도 일부는 상기 제 1 고립 부분보다 적어도 약 500Å 낮은, 트랜지스터.
  3. 제 1항에 있어서, 상기 오목부는 적어도 약 500의 깊이를 갖는, 트랜지스터.
  4. 집적회로의 트랜지스터에 있어서,
    상부면을 갖는, 기판 상의 웰층;
    상기 웰층 내의 제 1 활성 영역을 정의하는 상기 웰층 내의 제 1 고립 영역;
    상기 제 1 활성 영역에서의 상기 웰층 내의 제 1 도핑된 웰 영역으로서, 상기 제 1 도핑된 웰 영역의 적어도 일부는 상기 트랜지스터의 게이트 전극에 인접한 상기 제 1 도핑된 웰 영역;
    상기 제 1 도핑된 웰 영역 내의 오목부;
    적어도 부분적으로 상기 제 1 고립 영역 위에 있는 상기 웰층의 상부면 상의 제 2 고립 영역;
    적어도 부분적으로 상기 제 1 도핑된 웰 영역의 오목부 내에 있는 제 3 고립 영역으로서, 상기 제 3 고립 부분의 적어도 일부는 상기 제 2 고립 영역보다 낮은 상기 제 3 고립 영역; 및
    상기 제 3 고립 영역에 인접한 상기 제 1 도핑된 웰 영역의 오목부 내의 드레인 도핑된 영역으로서, 상기 제 3 고립 영역은 상기 게이트 전극과 상기 드레인 도핑된 영역 사이에 위치되는, 상기 드레인 도핑된 영역을 포함하는, 트랜지스터.
  5. 제 4항에 있어서, 상기 제 3 고립 영역의 적어도 일부는 상기 제 2 고립 영역보다 적어도 약 500Å낮은, 트랜지스터.
  6. 제 4항에 있어서, 상기 오목부는 적어도 약 500Å의 깊이를 갖는, 트랜지스터.
  7. 제 4항에 있어서, 상기 제 1 활성 영역에서 상기 웰층 아래의 기판에 형성된 매장된 도핑층을 더 포함하는, 트랜지스터.
  8. 제 4항에 있어서, 상기 제 1 도핑된 웰층의 일부는 상기 게이트 전극 아래에서 연장하는, 트랜지스터.
  9. 트랜지스터를 제조하는 방법에 있어서,
    웰층의 제 1 활성 영역 내에 제 1 도핑된 웰 영역을 형성하는 단계;
    상기 제 1 도핑된 웰 영역 상에 임시적인 필드 산화물(temporary field oxide)을 형성하는 단계;
    상기 제 1 도핑된 웰 영역 내에 오목부를 형성하기 위해 상기 임시적인 필드 산화물을 제거하는 단계;
    영구적인 필드 산화물을 형성하는 단계로서, 상기 영구적인 필드 산화물의 적어도 일부는 상기 오목부 내에 형성되는 상기 영구적인 필드 산화물 형성 단계;
    상기 오목부 내에 형성된 상기 영구적인 필드 산화물의 일부에 인접한 상기 제 1 도핑된 웰 영역 및 상기 오목부 내에 드레인 도핑된 영역을 형성하는 단계; 및
    상기 게이트 전극의 적어도 일부가 상기 오목부에 인접하도록 상기 제 1 활성 영역 위에 게이트 전극을 형성하는 단계로서, 상기 오목부 내에 형성된 영구적 인 필드 산화물의 일부는 상기 게이트 전극과 상기 드레인 도핑된 영역 사이에 위치되는 상기 게이트 전극 형성 단계를 포함하는, 트랜지스터 제조 방법.
  10. 제 9항에 있어서, 상기 제 1 활성 영역을 정의하도록 상기 웰층 내에 고립 영역을 형성하는 단계를 더 포함하는, 트랜지스터 제조 방법.
  11. 제 10항에 있어서, 상기 웰층 내에 고립 영역을 형성하는 단계는 상기 웰층에 이온들을 주입하는 단계를 포함하는, 트랜지스터 제조 방법.
  12. 제 9항에 있어서, 상기 제 1 도핑된 웰 영역에 인접한 상기 웰층 내의 상기 제 1 활성 영역 내에 제 2 도핑된 웰 영역을 형성하는 단계를 더 포함하고, 상기 제 2 도핑된 웰 영역의 적어도 일부는 상기 게이트 전극 아래에 위치되는, 트랜지스터 제조 방법.
  13. 제 9항에 있어서, 기판 내에 매장된 도핑층을 형성하는 단계;
    상기 매장된 도핑층의 이온들을 상기 기판에 드라이브하는(driving) 단계; 및
    상기 기판 및 상기 매장된 도핑층 위에 상기 웰층을 형성하는 단계로서, 상기 제 1 활성 영역은 상기 매장된 도핑층 위에 있는 상기 웰층 형성 단계를 더 포함하는, 트랜지스터 제조 방법.
  14. 제 9항에 있어서, 상기 웰층의 상기 제 1 활성 영역 위에 제 1 패턴된 마스크(patterned mask)를 형성하는 단계로서, 상기 제 1 패턴된 마스크는 적어도 상기 제 1 활성 영역 위의 상기 제 1 활성 영역 내에 형성된 제 1 개구부를 가지며, 상기 임시적인 필드 산화물은 상기 제 1 개구부를 통해 형성되는 상기 제 1 패턴된 마스크 형성 단계; 및
    상기 임시적인 필드 산화물을 형성한 후, 상기 제 1 패턴된 마스크를 제거하는 단계를 더 포함하는, 트랜지스터 제조 방법.
  15. 제 14항에 있어서, 상기 제 1 패턴된 마스크는,
    패드 산화물층; 및
    상기 패드 산화물층 상에 형성된 실리콘 질화물층을 포함하는, 트랜지스터 제조 방법.
  16. 제 9항에 있어서, 상기 임시적인 필드 산화물은 약 6000Å의 두께를 갖는, 트랜지스터 제조 방법.
  17. 제 9항에 있어서, 상기 오목부는 적어도 약 500Å의 깊이를 갖는, 트랜지스터 제조 방법.
  18. 트랜지스터를 제조하는 방법에 있어서,
    다수의 제 1 이온들로 웰층의 제 1 활성 영역 내에 제 1 도핑된 웰 영역을 형성하는 단계;
    상기 제 1 도핑된 웰 영역 상에 임시적인 필드 산화물을 형성하는 단계;
    상기 제 1 도핑된 웰 영역 내에 오목부를 형성하기 위해 상기 임시적인 필드 산화물을 제거하는 단계로서, 상기 오목부는 적어도 약 500Å의 깊이를 갖는 상기 임시적인 필드 산화물 제거 단계;
    영구적인 필드 산화물을 형성하는 단계로서, 상기 영구적인 필드 산화물의 적어도 일부는 상기 오목부 내에 형성되는 상기 영구적인 필드 산화물 형성 단계;
    상기 오목부 내에 형성된 상기 영구적인 필드 산화물의 일부에 인접한 상기 도핑된 웰 영역 및 상기 오목부 내에 드레인 도핑된 영역을 형성하는 단계; 및
    상기 제 1 활성 영역 위에 게이트 전극을 형성하는 단계로서, 상기 게이트 전극의 적어도 일부는 상기 오목부에 인접하고, 상기 오목부 내에 형성된 상기 영구적인 필드 산화물의 일부는 상기 게이트 전극과 상기 드레인 도핑된 영역 사이에 위치되는 상기 게이트 전극 형성 단계를 포함하는, 트랜지스터 제조 방법.
  19. 트랜지스터를 제조하는 방법에 있어서,
    다수의 제 1 이온들로 기판 내에 매장된 도핑층을 형성하는 단계;
    상기 매장된 도핑층의 이온들을 상기 기판에 드라이브하는 단계;
    상기 기판 및 상기 매장된 도핑층 위에 웰층을 형성하는 단계;
    상기 웰층 내에 있고 상기 매장된 도핑층 위에 있는 제 1 활성 영역을 적어도 부분적으로 묶어서(bound) 정의하기 위해 다수의 제 2 이온들로 상기 웰층 내에 고립 부분을 형성하는 단계,
    상기 웰층의 상기 제 1 활성 영역 위에 제 1 패턴된 마스크층을 형성하는 단계로서, 상기 패턴된 마스크층은 제 1 위치에서 상기 제 1 활성 영역 위에 형성되는 제 1 개구부를 가지는 상기 제 1 패턴된 마스크층 형성 단계;
    다수의 제 3 이온들로 상기 제 1 위치에서 상기 웰 층 내의 상기 제 1 활성 영역 내에 제 1 도핑된 웰 영역을 형성하는 단계;
    상기 제 1 도핑된 웰 영역 위의 상기 제 1 위치에서 임시적인 필드 산화물을 형성하는 단계;
    상기 패턴된 마스크층을 제거하는 단계;
    상기 웰층 위에 제 2 패턴된 마스크층을 형성하는 단계로서, 상기 제 2 패턴된 마스크층은 제 2 위치에서 상기 제 1 활성 영역 위에 형성되는 제 2 개구부를 가지는 상기 제 2 패턴된 마스크층을 형성하는 단계;
    다수의 제 4 이온들로 상기 제 2 위치에서 상기 웰층 내의 상기 제 1 활성 영역 내에 제 2 도핑된 웰 영역을 형성하는 단계로서, 상기 제 2 위치는 상기 제 1 위치에 인접하는 상기 제 2 도핑된 웰 영역 형성 단계;
    상기 제 2 패턴된 마스크층을 제거하는 단계;
    상기 제 1 위치에서 상기 제 1 도핑된 웰 영역 내에 오목부를 형성하기 위해 상기 임시적인 필드 산화물을 제거하는 단계로서, 상기 오목부는 적어도 약 500Å 의 깊이를 갖는, 상기 임시적인 필드 산화물 제거 단계;
    영구적인 필드 산화물을 형성하는 단계로서, 상기 영구적인 필드 산화물의 적어도 일부는 상기 오목부 내에 형성되는 상기 영구적인 필드 산화물 형성 단계;
    상기 오목부 내에 형성된 상기 영구적인 필드 산화물의 일부에 인접한 상기 제 1 도핑된 웰 영역 및 상기 오목부 내에 드레인 도핑된 영역을 형성하는 단계; 및
    상기 제 2 도핑된 웰 영역 위에 게이트 전극을 형성하는 단계로서, 상기 게이트 전극의 적어도 일부는 상기 오목부에 인접하고, 상기 오목부 내에 형성된 상기 영구적인 필드 산화물의 일부는 상기 게이트 전극과 상기 드레인 도핑된 영역 사이에 위치되는 상기 게이트 전극 형성 단계를 포함하는, 트랜지스터 제조 방법.
  20. 제 19항에 있어서, 상기 매장된 도핑층은 N 타입이고, 상기 웰층은 P 타입이고, 상기 고립 영역은 N 타입이고, 상기 제 1 도핑된 웰 영역은 N 타입이고, 상기 제 2 도핑된 웰 영역은 P 타입인, 트랜지스터 제조 방법.
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