KR100661109B1 - 종형 반도체장치 및 그 제조방법 - Google Patents

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Abstract

안정한 역내압을 확보하고, 또한 칩 표면의 이용효율을 향상시킨 종형 반도체장치를 제공한다. 반도체장치는, 제2 주표면측에 p형의 컬렉터층(2)이 형성된 n형의 반도체기판(1)을 갖고, 그 주연부에 내부를 둘러싸도록 제1 주표면으로부터 컬렉터층(2)에 도달하도록 트렌치(13)가 형성되며, 그 측벽으로부터 확산으로 형성된 p형 분리영역(14)이 컬렉터층(2)과 연결하여 설치되어 있다. 트렌치(13)의 내부는 충전물(16)이 매립되어 있다.
종형, 반도체. 충전물, 역내압, 칩, 이용효율, IGBT, 스위치

Description

종형 반도체장치 및 그 제조방법{VERTICAL SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예 1에서의 반도체장치의 평면도이다.
도 2는 본 발명의 실시예 1에서의 반도체장치의 주요부의 단면도이다.
도 3은 본 발명의 실시예 1에서의 반도체장치의 주요부 제조공정 단면도이다.
도 4는 본 발명의 실시예 1에서의 반도체장치의 주요부 제조공정 단면도이다.
도 5는 본 발명의 실시예 1에서의 반도체장치의 주요부 제조공정 단면도이다.
도 6은 본 발명의 실시예 1에서의 반도체장치의 주요부 제조공정 단면도이다.
도 7은 본 발명의 실시예 1에서의 반도체장치의 주요부 제조공정 단면도이다.
도 8은 본 발명의 실시예 1의 변형예에서의 반도체장치의 주요부의 단면도이다.
도 9는 본 발명의 실시예 2에서의 반도체장치의 주요부의 단면도이다.
도 10은 본 발명의 실시예 3에서의 반도체장치의 평면도이다.
도 11은 도 10의 B부 확대도의 일례이다.
도 12는 도 10의 B부 확대도의 다른 예이다.
도 13은 간격 W와 컬렉터전극-에미터전극 사이의 역내압과의 관계를 나타낸 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 실리콘기판 2 : 컬렉터층
3 : 베이스영역 4 : 에미터영역
5 : 게이트 절연막 6 : 게이트전극
7 : 에미터전극 8 : 컬렉터전극
9 : 주변 베이스영역 10 : 가드링
11 : 가드링전극 12 : 절연막
13 : 트렌치 14 : 분리영역
15 : 필드플레이트 16 : 충전물
본 발명은, 양방향으로 내압을 갖는 IGBT(절연게이트 바이폴라 트랜지스터) 등의 반도체장치와 그 제조방법에 관한 것으로, 특히 그 주변 내압구조에 관한 것이다.
최근, 반도체 전력변환장치에 있어서, 쌍방향 스위치에 의해 직접 스위칭되는 방식의, 소위 AC 매트릭스 컨버터라 부르는 전력변환회로가 제안되어 있다. 그리고, AC 매트릭스 컨버터에 사용되는 쌍방향 스위치로서, 쌍방향으로 내압을 갖는 반도체장치가 요구되고 있다.
이러한 반도체장치로서 종래, 예를 들면 특허문헌 1(일본특허공개 2002-319676호 공보(제7-8페이지, 도 1))의 도 1에 나타난 역저지형 IGBT가 있었다. 그렇지만 이러한 역저지형 IGBT에서는, 역방향의 내압을 확보하기 위해, 1200℃ 이상의 온도에서 산소분위기 중에 깊이 120㎛까지 붕소를 확산함으로써 얻어지는 p+ 영역을 칩 주변에 필요로 하고, 그 때문에 장시간의 확산처리를 필요로 할 뿐만 아니라, 붕소의 횡방향 확산에 의해 상기 p+ 영역이 칩 표면 상에 상기 확산깊이와 거의 동등한 정도로 넓어져, 칩 표면의 이용효율을 현저히 저하시키고 있었다.
이러한 과제를 해결하기 위해 특허문헌 2(일본특허공개 2001-185727호 공보(제7페이지, 도 15))에서는, 그 도 15c에 나타나는 구성을 갖는 역저지형 IGBT를 제안하고 있다. 이 IGBT에서는, 특허문헌 1의 IGBT의 p+ 영역에 해당하는 부분에, 등방성의 웨트에칭에 의한 사이드에칭을 이용하여 경사를 갖는 홈을 설치하여 포지티브 베벨구조로 하고, 홈의 벽면으로부터 불순물을 확산함으로써 도입하여 p+ 영역을 설치하고 있기 때문에, 특허문헌 1의 IGBT와 같이 장시간의 확산은 불필요하게 되지만, 홈에 경사를 필요로 하기 때문에, 경사각도에 따른 홈폭을 필요로 하므로, 역시 칩 표면의 이용효율을 현저히 저하시키고 있었다.
특허문헌 1 또는 특허문헌 2 중 어느 하나의 종단구조에 있어서도, 역내압을 확보하기 위해서는, 그 구조형성 부분을 위해 상당한 칩 면적을 필요로 하고, 그것이 칩 표면의 이용효율을 현저히 저하시키고 있었다. 이것이 칩 사이즈의 증대를 초래하고, 나아가서는 칩 비용을 증대시키고 있었다.
본 발명은, 전술한 바와 같이 과제를 해결하기 위해 이루어진 것으로, 그 목적은 역내압을 유지하면서 높은 칩 면적의 이용효율을 가능하게 하는 종단구조를 갖는 종형 반도체장치를 제공하고자 하는 것이다.
역전압을 유지하면서 높은 칩 면적의 이용효율을 가능하게 하는 종단구조를 갖는 종형 반도체장치를 얻는 것을 목적으로 한다.
본 발명에 의하면, 종형 반도체장치는 반도체기판, 제1 불순물영역, 트렌치 및 제2 불순물영역을 포함하고 있다. 상기 반도체기판은, 제1 주표면 및 상기 제1 주표면에 대향하는 제2 주표면을 갖는 제1 도전형을 나타내고 있다. 상기 반도체기판은 소자영역과 상기 소자영역을 둘러싸도록 설치된 주변영역을 가지고 있다. 상기 제1 불순물영역은 상기 제2 주표면에서 노출하도록 상기 반도체기판 내부에 형성되고, 상기 반도체기판의 제1 도전형의 불순물 농도보다 높은 불순물 농도를 갖는다. 상기 트렌치는, 상기 주변영역에 설치되고, 측벽이 상기 제1 주표면에 대하여 대략 수직을 나타내고 있다. 상기 제2 불순물영역은 상기 트렌치 측벽으로부터 상기 반도체기판 내부에 걸쳐 소정의 두께로 형성되고, 상기 제1 불순물영역에 전기적으로 접속된 제2 도전형을 나타내고 있다. 그리고, 상기 트렌치의 깊이 d와 개구폭 w와의 비 d/w(애스펙트비)가 40 이상 100 이하인 것을 특징으로 한다.
본 발명은 상기와 같은 구성을 갖는 것에 의해, 안정한 역내압을 얻을 수 있음과 동시에, 높은 칩 면적의 이용효율을 갖는다는 효과를 얻을 수 있다.
[발명의 실시예]
(실시예 1)
도 1 및 도 2에 실시예 1인 내압 600V의 역저지형 IGBT의 구성을 나타낸다. 도 1은 본 역저지형 IGBT에 사용되어 있는 칩의 평면도이고, 도 2는 그 주변부 A-A'의 단면도이다. n형 실리콘기판(1)은 서로 평행하고 또한 대향하는 제1 주표면과 제2 주표면을 갖고, 제2 주표면측으로부터 예를 들면 붕소(boron)와 같은 p형 불순물을 도입함으로써, 고농도의 p형 컬렉터층(2)(제1 불순물영역)이 실리콘기판(1)과 PN 접합을 형성하도록 설치되어 있다. p형 컬렉터층(2) 상에는 컬렉터전극(8)이 형성되어 있다.
도 1의 칩 중앙부분은 소자영역 RE이고, 복수개의 IGBT 셀(30)이 충전되어 있고, 이 소자영역 RE가 IGBT의 주된 동작을 담당하고 있다. 그리고, 이 소자영역 RE를 둘러싸는 주변영역 RP가 설치된다. 도 2에서, 반도체기판(1) 중에 그 제1 주표면에 일부가 노출하도록 p형 베이스영역(3)이 형성되어 있다. p형 베이스 영역(3) 중에는, 역시 상기 제1 주표면에 일부가 노출하도록 n형 에미터 영역(4)이 형성되어 있다. 반도체기판(1)과 에미터 영역(4)과의 사이의 베이스영역(3)의 노출부분 상에는, 이산화실리콘으로 이루어지는 게이트 절연막(5)을 통해 다결정 실리콘으로 이루어지는 게이트전극(6)이 설치된다. 또한 제1 주표면 상에는, 베이스영역(3) 및 에미터영역(4)에 전기적으로 접촉하도록, 에미터전극(7)이 설치된다. IGBT 셀(30)은 p형 베이스 영역(3), n형 에미터 영역(4), 게이트 절연막(5), 게이트전극(6), 에미터전극(7), 실리콘기판(1), p형 컬렉터층(2) 및 컬렉터전극(8)으로 구성되어 있다. 소자영역 RE의 주위에 그것을 둘러싸도록 형성된 주변영역 RP에서, 주변 베이스영역(9), 가드링(10) 및 가드링전극(11)이 형성되어 있고, 이들로 주변영역 RP의 일부를 구성하고 있다. 주변영역 RP의 제1 주표면 상에는 보호를 위한 절연막(12)이 형성되어 있다. 이 주변영역 RP는 이 IGBT의 내압을 유지하는 역할을 담당하고 있다.
주변영역 RP의 외연부에는 실리콘기판(1)의 제1 주표면으로부터 p형 컬렉터층(2)에 도달하도록 트렌치(13)가 형성되어 있다. 도 1의 칩 평면도로부터 알 수 있는 바와 같이 트렌치(13)는 소자영역 RE를 둘러싸도록 연속적으로 배치되어 있다. 이하, 트렌치(13)의 측벽 중, 소자영역 RE에 가까운 측을 제1 측벽, 소자영역 RE로부터 먼 측을 제2 측벽이라 부른다. 도 1에서는 상기 둘러싸인 형상은 정사각형이지만, 예를 들면 정방형의 각부를 뭉치는 등, 필요에 따라 다른 형상으로 하는 것도 가능하다. 본 실시예의 600V의 역저지형 IGBT에서는, 반도체기판(1)과 p형 컬렉터층(2)과의 사이의 PN 접합의 제1 주표면으로부터의 깊이는 약 100㎛이므로, 트 렌치(13)의 깊이도 100㎛ 이상 필요하게 된다. 본 실시예에서는 트렌치(13)의 깊이는 110㎛로 하였다.
이 트렌치(13)의 벽면에 따라 두께 5㎛ 정도의 p형 분리영역(14)(제2 불순물영역)이 형성되어 있다. 이때, 트렌치(13)의 제1 및 제2 측벽측 각각 제1 및 제2 측벽측의 p형 분리영역 14a 및 14b가 형성되게 된다. 이때, 본 명세서 중에서 간단히 p형 분리영역(14)으로 나타낼 때는, 제1 및 제2 측벽측의 p형 분리영역 14a 및 14b를 모두 포함하는 것으로 한다. p형 분리영역(14)을 포함하는 트렌치(13)를 충전물(16)로 충전하고 있다. 트렌치(13)의 깊이는 컬렉터층(2)에 도달하도록 설정되어 있으므로, 이 p형 분리영역(14)은 컬렉터층(2)과 전기적으로 접속되어 있다. p형 분리영역(14)의 p형 불순물 농도는 충전물(16)과의 계면에서의 표면 농도로 1×1014atoms/cm3 이상, 바람직하게는 1×1015atoms/cm3 이상 필요하다. 표면 농도가 1×1014atoms/cm3 미만인 경우는, 컬렉터전극(8)에, 에미터전극(7)에 대하여 부의 전압 V를 인가, 즉 역방향전압을 인가하면, 전압인가된 경우에 발생하는 공핍층이 트렌치(13)의 내벽에 도달하고, 펀치쓰루에 가까운 상태가 되어, 본 IGBT는 소정의 내압유지능력을 잃는다. 제1 주표면 상에는, 이 p형 분리영역(14)에 접촉하여 알루미늄으로 이루어지는 필드플레이트(15)가 설치된다. 트렌치(13)의 내부는 아무것도 충전되어 있지 않아도 되지만, 웨이퍼 프로세스에서 사용되는 레지스트 등의 잔류에 의한 오염을 회피하기 위해서는, 어떠한 재료로 트렌치(13)를 충전하는 것에 따라, 충전물(16)을 형성해 두는 것이 바람직하다. 본 실시예에서는 이러한 충전물(16)로서, 막형성속도가 크기 때문에 이산화실리콘을 사용하고 있다. 그렇지만, 충전물(16)이 실리콘기판(1)에 주는 응력을 고려하면, 몰리브덴, 텅스텐 또는 다결정 실리콘 혹은 그것들의 복합물 등의, 막 형성속도는 뒤떨어지지만 열팽창계수가 실리콘기판과 근사한 재료가 더 바람직하다.
이러한 역저지형 IGBT는 아래와 같이 하여 제조된다. 제1 주표면과 제2 주표면을 갖고, n형의 불순물 예를 들면 인이 균일하게 도프된 실리콘기판(1)의 제2 주표면보다, p형의 불순물 예를 들면 붕소(붕소)를 도입하여 p형 컬렉터층(2)을 전체면에 형성한다(도 3). 다음에 실리콘기판(1)의 제1 주표면에 마스크재로서 TEOS 막(20)을 퇴적시켜, 사진제판에 의해 TEOS막(20)에 소정의 개구를 형성한다(도 4). 이때, TEOS 막이란 TEOS(Tetra Ethyl Ortho Silicate)를 실리콘소스로서 CVD법에 의해 형성되는 이산화실리콘막이다.
그 후에 상기 개구를 이용하여, 이방성 에칭에 의해, 실리콘기판(1)의 제1 주표면보다 p형 컬렉터층(2)에 도달하도록 소정의 깊이 및 개구폭을 갖는 트렌치(13)를 형성한다(도 5). 본 실시예로서는 트렌치(13)의 깊이는 110㎛로 하였다. 이와 같이 깊은 트렌치를 통상의 웨트에칭과 같은 등방성에칭으로써 형성하고자 하면, 양측의 사이드에칭에 의해 트렌치폭도 거의 배인 200㎛ 정도 넓어져 버리지만, 본 실시예에서는 트렌치(13)는, 예를 들면 ICP(Inductive Coupled Plasma:유도결합형 플라즈마) 에칭과 같은 이방성에칭으로 형성되어 있기 때문에, 개구폭은 3㎛ 정도밖에 되지 않는다. 트렌치깊이 d와 트렌치 개구폭 w와의 비 d/w를 애스펙트비라 하지만, ICP 에칭이면, 이 애스펙트비가 100 정도까지의 트렌치를 형성하는 것은 가능하다. 본 실시예의 애스펙트비는 약 40(개구폭은 약 2.75)이지만, 애스펙트비가 5 이상이면 개구폭은 20㎛ 이하로 할 수 있고, 등방성에칭으로 형성한 경우와 비교하여 1/10 정도까지 개구폭을 작게 할 수 있다.
다음에 TEOS 막(20)을 남긴 채로 상기 개구부를 통해서 이온주입 및 그 후의 어닐링에 의한 확산을 행하고, p형 불순물인 붕소를 트렌치 측벽으로부터 도입하여 트렌치(13) 주위의 실리콘기판(1) 내에 트렌치 측벽 표면으로부터 소정의 두께의 p형 분리영역(14)을 형성한다(도 6). 이 이온주입에 있어서는, 제1 주표면의 법선에 대하여 어떤 각도 θ로 기울여 이온주입하는 경사이온주입법이 사용되고 있다. 제1 주표면의 법선을 회전축으로서 실리콘기판(1)을 회전시킨 상태로 경사이온주입법에 의해 붕소의 주입을 행함으로써, 트렌치(13)의 양측의 측벽에 소정의 양의 붕소를 도입할 수 있다. 이 p형 분리영역(14)의 형성은, 이온주입 확산법이 아닌 도포확산법 또는 가스확산법이라도 가능하지만, 이 실시예와 같이 작은 개구부에서 큰 깊이를 갖는 트렌치에 적용하는 경우에는, 트렌치의 밑바닥까지 불순물원자가 공급되기 어렵고, 균일한 불순물 농도가 얻어지는 문제점이 생긴다. 본 실시예에서는 이온주입 확산법을 채용하고 있기 때문에, 이러한 문제는 생기지 않고, 균일한 농도의 p형 분리영역(14)을 얻을 수 있다. 특히 이온주입의 입사각 θ의 탄젠트, 즉 tanθ를 트렌치의 깊이와 개구폭과의 비(애스펙트비)의 역수 이하로 한 경우는, 트렌치의 바닥까지 불순물 이온이 조사되기 때문에, 트렌치 측벽 전체에 걸쳐 균일한 농도분포를 얻을 수 있다.
다음에 상기 트렌치 내부가 완전히 매립되도록, 반도체기판(1)의 제1 주표면전체면에 CVD에 의해 이산화실리콘을 퇴적시킨다. 그 후에 제1 주표면 상에 퇴적된 상기 이산화실리콘을 에칭에 의해 제거하고, 트렌치 내부에만 상기 이산화실리콘이 잔류하도록 한다. 이와 같이 하여 상기 트렌치 내부에 이산화실리콘으로 이루어지는 충전물(16)을 완성할 수 있다(도 7). 충전물(16)이 다결정 실리콘 또는 몰리브덴, 텅스텐 등의 금속, 혹은 그것들의 복합물이어도 동일하게 형성하는 것이 가능하다.
마지막으로, 주지의 IGBT 셀의 제조방법으로써 베이스영역(3), 에미터영역(4), 게이트 절연막(5), 게이트전극(6), 에미터전극(7), 컬렉터전극(8), 주변 베이스영역(9) 등을 형성하여, 본 실시예의 역저지형 IGBT가 완성한다.
다음에 이 역저지형 IGBT의 동작에 대하여 설명한다. 이 IGBT의 컬렉터전극(8)에, 에미터전극(7)에 대하여 정의 전압 V를 인가, 즉 순방향전압을 인가하면, 주변 베이스영역(9)과 반도체기판(1)과의 사이의 PN 접합의 주위에 발생하는 공핍층이 반도체기판(1)측에 연장되는 것으로, 순방향 내압을 유지할 수 있다. 이때 주변 베이스영역(9)의 단부는 PN 접합의 곡율반경이 작기 때문에, 이 근방에서의 전계가 강하게 되지만, 가드링(10)이 형성되어 있기 때문에, 이 근방에서의 전계는 완화된다.
이 IGBT의 컬렉터전극(8)에, 에미터전극(7)에 대하여 부의 전압 V를 인가, 즉 역방향전압을 인가하면, 컬렉터층(2)과 반도체기판(1)과의 사이의 PN 접합의 주위에 발생하는 공핍층이 반도체기판(1)측에 연장되는 것으로, 역방향 내압을 유지할 수 있다. 이때 컬렉터층(2)과 이어져 있는 p형 분리영역(14)과 반도체기판(1)과의 사이의 PN 접합의 주위에도 공핍층이 발생하지만, 반도체기판(1)측에만 연장되므로, p형 분리영역(14)의 외측의 칩 바깥둘레까지 공핍층이 연장되지 않는다. 이 때문에 칩 바깥둘레의 다이싱 라인에까지 전계가 발생하지 않기 때문에, 역내압의 안정화를 도모할 수 있다. 이때 상기 공핍층은 p형 분리영역(14) 내부에도 조금 연장되고, 필드플레이트(15)와 접촉하여 내압열화를 야기하는 것이 우려된다. 이 때문에 본 실시예와 같이, p형 분리영역(14)과 필드플레이트(15)와의 전기적 접촉은 트렌치(13)의 양측에 형성된 제1 및 제2 측벽측의 p형 분리영역(14a 및 14b)의 제1 주표면으로의 노출부분 중, 소자영역 RE로부터 먼 제2 측벽측의 p형 분리영역(14b)에서 취하는 것이 바람직하다.
이 p형 분리영역(14)은, 칩 주연부에 이방성에칭으로 형성된 트렌치의 측벽에서의 불순물확산으로 형성되어 있기 때문에, p형 분리영역(14)이 칩 면적에 차지하는 비율을 작게 할 수 있고, 칩 면적의 이용효율을 향상시킬 수 있다.
본 실시예에서는, 트렌치(13)가 컬렉터층(2)에 도달하도록 형성되어 있지만, 본 발명의 목적을 달성하기 위해서는, p형 분리영역(14)이 컬렉터층(2)과 연결하여 동전위가 되어 있으면 되므로, 도 8과 같은 변형예도 본 발명의 일실시예이다. 도 8에서 트렌치(13)는 그 바닥이 컬렉터층(2)에 도달하지 않도록 설치되어 있는 이외는 도 2의 실시예와 동일하다. 즉 반도체기판(1)과 p형 컬렉터층(2)과의 사이의 PN 접합의 제1 주표면으로부터의 깊이는 약 100㎛이므로, 트렌치(13)의 깊이는 95㎛로 설정되어 있다. 그리고 이 트렌치(13)의 벽면에 따라 형성되는 p형 분리영역(14)의 두께는 5㎛ 정도이므로, p형 분리영역(14)과 컬렉터층(2)은 전기적으로 접속되어 있다. 이 때문에 도 8의 변형예도 동일한 작용·효과를 갖는 것은 말할 필요도 없다. 또한 도 8의 변형예에서는 트렌치의 깊이가 작아지기 때문에, 그 속에 충전되는 충전물(16)에 의한 응력에 기인하는 반도체기판(1) 내의 결정결함의 발생을 억제할 수 있고, 추가로 반도체기판(1)의 트렌치(13)가 형성된 나머지의 두께를 충분히 확보할 수 있는 것에 의해, 반도체기판(1)의 기계적 강도를 확보할 수 있고 핸들링시의 손상을 방지할 수 있다.
(실시예 2)
도 9에 실시예 2의 역저지형 IGBT의 구성을 나타낸다. 칩의 평면도는 실시예 1의 도 1과 동일하고, 도 9는 그 주변부 A-A'의 단면도이다. 실시예 1의 도 2와의 상위는, p형 분리영역(14)을 생략하고, 그 대신 충전물(17)을 p형 불순물(예를 들면 붕소)을 도프한 실리콘으로 한 것이다. 이러한 구성으로 한 것에 의해, 실시예 1에서의 p형 분리영역(14)의 기능을 충전물(17)이 다하기 때문에, 새롭게 p형 분리영역을 설치하는 일없이, 실시예 1과 같은 효과를 갖는, 보다 간소한 구성의 역저지형 IGBT를 얻을 수 있다.
이 실시예 2의 제조방법에 대해서는, 실시예 1의 제조방법으로부터 p형 분리영역(14)의 형성공정을 생략하지 않았으므로 생략하지만, 충전물(17) 형성공정의 후속 공정에서의 열처리조건에 따라서는, 충전물(17) 중에 포함되는 p형 불순물이 반도체기판(1)내로 확산되고, 트렌치(13)의 주변에 p형 확산층이 형성되며, 실시예 1과 동일한 구조를 얻을 수 있도록 하는 것도 가능하다. 이 경우라도, p형 분리영역(14)의 형성공정이 생략되어 있기 때문에 보다 간편한 제조방법으로 이루어져 있고, 실시예 1보다 우수한 효과를 갖는 것은 말할 필요도 없다.
(실시예 3)
실시예 1과 같이 트렌치(13) 내를 어떠한 충전물(16)로 매립하여 되돌리는 것은, 그 충전물(16)에 의한 응력에 의해 반도체기판(1) 내에 결정결함을 발생시켜, 반도체장치의 특성에 악영향을 주기 때문에, 매립하여 되돌리는 충전물의 체적은 될 수 있는 한 작은 것이 바람직하고, 그 대응으로서 생각된 것이 실시예 3이다. 도 10은 실시예 3인 내압 600V의 역저지형 IGBT에 사용되어 있는 칩의 평면도이다. 주변부 A-A'의 단면도는 도 2와 동일하므로 생략한다. 도 11 및 도 12는 도 10의 B부의 확대도를 나타내고 있고, 도 11은 일례로 도 12는 다른 예이다. 도 1에서는 주변영역에서 1개의 홈으로서 연속적으로 소자영역 RE를 둘러싸도록 설치되는 트렌치(13)가, 도 10에서는 복수의 홈으로서 단속적으로 소자영역 RE를 둘러싸도록 설치된다. 도 10의 B부의 확대도를 나타내고 있는 도 11 혹은 동일하게 도 12로부터도 알 수 있는 바와 같이, 이 복수의 홈의 측벽의 주위에 p형 분리영역(14)이 형성되어 있고, 서로 인접하는 p형 분리영역(14)은 간격 W로 두고 있다. 도 10에서는 이와 같이 점선형의 단속적인 트렌치로 소자영역 RE를 둘러싸는 것으로 하였으므로, 연속적인 트렌치로 소자영역 RE를 둘러싼 도 1의 경우보다, 충전물(16)의 체적이 감소하여 결정결함의 발생이 적어져, IGBT의 특성에 좋은 영향을 준다.
또한, 이와 같이 단속적인 트렌치라도, 결과적으로 각 p형 분리영역(14)이 연결되어 있으면 실시예 1과 동일한 작용·효과를 얻을 수 있는 것은 말할 필요도 없지만, 본 실시예와 같이 서로 인접하는 p형 분리영역(14)은 간격 W를 두고 있고 그 W가 충분히 작은 값이면, 역시 실시예 1과 동일한 작용·효과를 얻을 수 있다. 즉, W가 충분 작으면, 이 IGBT의 컬렉터전극(8)에 에미터전극(7)에 대하여 부의 전압 V를 인가, 즉 역방향전압을 인가하였을 때에, 컬렉터층(2)과 연결되어 있는 복수의 p형 분리영역(14)과 반도체기판(1)과의 사이의 PN 접합의 주위에 발생하는 각각의 공핍층이, 비교적 저전압레벨로 복수의 p형 분리영역(14) 사이의 반도체기판(1)을 공핍화시켜, 그 후로부터 높은 전압레벨이 되어도 공핍층은 반도체기판(1)의 소자영역 RE측에만 연장되게 된다. 이 때문에 p형 분리영역(14)의 외측의 칩 바깥둘레에까지 고전압은 인가되지 않고, 따라서 칩 바깥둘레의 다이싱 라인에까지 전계가 발생하지 않고 역내압의 안정화를 도모할 수 있다. 이 간격 W가 클 수록 충전물(16)의 체적이 감소하여 결정결함의 발생이 적어지지만, 그것이 어느 정도까지 허용되는지를 나타낸 것이 도 13이다.
도 13은 p형 분리영역(14)의 간격 W와 컬렉터전극-에미터전극 사이의 역내압과의 관계를 나타낸 그래프이다. 종축은 IGBT의 컬렉터전극-에미터전극 사이의 역내압을, 횡축은 간격 W이다. 이 관계를 구하는 데 있어서는, p형 분리영역(14)의 형성조건을 50keV, 1×1015atoms/cm2의 붕소주입 및 1215℃, 30분의 어닐링처리로 하여, 간격 W를 0∼40㎛까지 반씩 나누어, tsuprem4라는 프로세스 시뮬레이터를 사용하여 디바이스구조 데이터를 작성하고, 그 후 Medici라는 디바이스 시뮬레이터를 사용하여, 그것들의 구조데이터를 기초로 각각의 구조가 갖는 내압을 계산기에 의해 계산했다. 도 13에 의하면, 간격 W가 15㎛을 초과하면 급격히 IGBT의 역내압의 저하가 보이므로, 간격 W는 15㎛ 이하로 설계하면 되는 것을 알 수 있다.
이상의 실시예의 설명에 있어서 종형 반도체장치는 역저지형 IGBT이고, 제1 도전형을 n형, 제2 도전형을 p형으로 하지만, 이것을 반대로 해도 그 작용·효과는 변하지 않는다.
이상과 같은 구성으로 함으로써 안정된 역내압을 얻을 수 있음과 동시에, 높은 칩 면적의 이용효율을 갖는다는 효과를 얻을 수 있다.

Claims (3)

  1. 제1 주표면 및 상기 제1 주표면에 대향하는 제2 주표면을 갖는 제1 도전형의 반도체기판을 구비하고, 상기 반도체기판은 소자영역과 상기 소자영역을 둘러싸도록 설치된 주변영역을 가지며,
    상기 제2 주표면에서 노출하도록 상기 반도체기판 내부에 형성되고, 상기 반도체기판의 제1 도전형의 불순물 농도보다 높은 불순물 농도를 갖는 제2 도전형의 제1 불순물영역과,
    상기 주변영역에 설치되고, 측벽이 상기 제1 주표면에 대하여 대략 수직을 나타내는 트렌치와,
    상기 트렌치 측벽을 따라 상기 반도체기판 내부에 소정의 두께로 형성되고, 상기 제1 불순물영역에 전기적으로 접속된 제2 도전형의 제2 불순물영역을 더 구비하며,
    상기 트렌치의 깊이 d와 개구폭 w와의 비 d/w(애스펙트 비)가 40 이상 100 이하인 것을 특징으로 하는 종형 반도체장치.
  2. (a) 제1 주표면 및 상기 제1 주표면에 대향하는 제2 주표면을 갖는 제1 도전형의 반도체기판의 상기 제2 주표면측에 제2 도전형의 제1 불순물영역을 형성하는 스텝과,
    (b) 이방성에칭에 의해 상기 반도체기판의 주변영역에 상기 제1 주표면으로부터, 상기 제1 불순물영역에 도달하도록 트렌치를 형성하는 스텝과,
    (c) 이온주입에 의해 상기 트렌치 측벽으로부터 제2 도전형의 불순물을 상기 반도체기판 내에 도입하여 제2 불순물영역을 형성하는 스텝을 포함하여 이루어지며,
    상기 트렌치의 깊이 d와 개구폭 w와의 비 d/w(애스펙트비)가 40 이상 100 이하인 것을 특징으로 하는 종형 반도체장치의 제조방법.
  3. 제1 주표면 및 상기 제1 주표면에 대향하는 제2 주표면을 갖는 제1 도전형의 반도체기판을 구비하고, 상기 반도체기판은 소자영역과 상기 소자영역을 둘러싸도록 설치된 주변영역을 가지며,
    상기 제2 주표면에서 노출하도록 상기 반도체기판 내부에 형성되고, 상기 반도체기판의 제1 도전형의 불순물 농도보다 높은 불순물 농도를 갖는 제2 도전형의 제1 불순물영역과,
    상기 주변영역에 설치되고, 각각이 평면에서 보아 소정의 간격으로 상기 소자영역을 단속적으로 둘러싸도록 설치되는 복수의 트렌치와,
    상기 복수의 트렌치 각각의 상기 트렌치 측벽으로부터 상기 반도체기판 내부에 걸쳐 소정의 두께로 형성되고, 상기 제1 불순물영역에 전기적으로 접속된 제2 도전형의 복수의 제2 불순물영역을 더 구비한 것을 특징으로 하는 종형 반도체장치.
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