JPH04216633A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04216633A JPH04216633A JP40303090A JP40303090A JPH04216633A JP H04216633 A JPH04216633 A JP H04216633A JP 40303090 A JP40303090 A JP 40303090A JP 40303090 A JP40303090 A JP 40303090A JP H04216633 A JPH04216633 A JP H04216633A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- base
- emitter electrode
- electrodes
- lower layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置は、図３に示すように
、半導体チップの中央部に配列して設けた短冊状の下層
のベース電極１と、ベース電極１の列を取囲んで設けた
下層のベース電極１ａと、ベース電極１の相互間及びベ
ース電極１とベース電極１ａとの間に設けた梯子状の下
層のエミッタ電極２と、各ベース電極１に接続してベー
ス電極１の長さ方向に引き出しベース電極１ａに接続す
ると共に互に連結して設けた上層のベース電極３と、エ
ミッタ電極２の一方の側に接続してベース電極３と反対
側の方向へ引き出して設けた上層のエミッタ電極４とを
有して構成される。
、半導体チップの中央部に配列して設けた短冊状の下層
のベース電極１と、ベース電極１の列を取囲んで設けた
下層のベース電極１ａと、ベース電極１の相互間及びベ
ース電極１とベース電極１ａとの間に設けた梯子状の下
層のエミッタ電極２と、各ベース電極１に接続してベー
ス電極１の長さ方向に引き出しベース電極１ａに接続す
ると共に互に連結して設けた上層のベース電極３と、エ
ミッタ電極２の一方の側に接続してベース電極３と反対
側の方向へ引き出して設けた上層のエミッタ電極４とを
有して構成される。
【０００３】
【発明が解決しようとする課題】この従来の半導体装置
は、図３に示すように、短冊状の下層のベース電極に挟
まれた部分の下層のエミッタ電極の分岐電極の幅Ｗ１
は、定格電流をＡとし、分岐電極の数をｎとした場合、
Ａ／ｎの電流が流れるものとして設計する必要がある。 また、上層のエミッタ電極の幅Ｗ２は、Ａの電流が流れ
るものとして設計する必要があるため、幅Ｗ１ ，Ｗ２
が太くなり、チップサイズが大きくなるか又は高周波
特性が劣るというような問題点があった。
は、図３に示すように、短冊状の下層のベース電極に挟
まれた部分の下層のエミッタ電極の分岐電極の幅Ｗ１
は、定格電流をＡとし、分岐電極の数をｎとした場合、
Ａ／ｎの電流が流れるものとして設計する必要がある。 また、上層のエミッタ電極の幅Ｗ２は、Ａの電流が流れ
るものとして設計する必要があるため、幅Ｗ１ ，Ｗ２
が太くなり、チップサイズが大きくなるか又は高周波
特性が劣るというような問題点があった。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
半導体チップの中央部に平行に配列して設けた複数の短
冊状の下層の第１のベース電極と、前記ベース電極の列
を取囲んで設けた下層の第２のベース電極と、前記第１
のベース電極相互間及び前記第１のベース電極と第２の
ベース電極間に設けた梯子状の下層のエミッタ電極と、
前記第１及び第２のベース電極に接続して設けた上層の
ベース電極と、前記梯子状の左右両端の夫々に接続し且
つ一端を互に接続してボンディング領域に引出した上層
のエミッタ電極とを有する。
半導体チップの中央部に平行に配列して設けた複数の短
冊状の下層の第１のベース電極と、前記ベース電極の列
を取囲んで設けた下層の第２のベース電極と、前記第１
のベース電極相互間及び前記第１のベース電極と第２の
ベース電極間に設けた梯子状の下層のエミッタ電極と、
前記第１及び第２のベース電極に接続して設けた上層の
ベース電極と、前記梯子状の左右両端の夫々に接続し且
つ一端を互に接続してボンディング領域に引出した上層
のエミッタ電極とを有する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の第１の実施例を示す半導体
チップの平面図である。
チップの平面図である。
【０００７】図１に示すように、半導体チップの中央部
に平行に配列して設けた複数の短冊状の下層のベース電
極１と、ベース電極１の列を取囲んで設けた下層のベー
ス電極１ａと、ベース電極１の相互間及びベース電極１
とベース電極１ａとの間に設けた梯子状の下層のエミッ
タ電極２と、各ベース電極１及びベース電極１ａを接続
して設けた上層のベース電極３と、ベース電極３の両側
に沿ってエミッタ電極２の左右両端に接続し且つ一端を
互に接続してボンディング領域に引出した上層のエミッ
タ電極４と、エミッタ電極４に接続したボンディングパ
ッド４ａとを有して構成される。ここで、ベース電極１
に平行なエミッタ電極２の分岐電極の幅Ｗ１ は、定格
電流をＡとし、分岐電極の数をｎとすると、Ａ／２Ｎの
電流に対応する幅に設計すればよく、また、エミッタ電
極４の幅Ｗ２ も左右に２分割できるためＡ／２の電流
に対応する幅に設計でき、従来例のエミッタ電極の１／
２の幅に低減できる。
に平行に配列して設けた複数の短冊状の下層のベース電
極１と、ベース電極１の列を取囲んで設けた下層のベー
ス電極１ａと、ベース電極１の相互間及びベース電極１
とベース電極１ａとの間に設けた梯子状の下層のエミッ
タ電極２と、各ベース電極１及びベース電極１ａを接続
して設けた上層のベース電極３と、ベース電極３の両側
に沿ってエミッタ電極２の左右両端に接続し且つ一端を
互に接続してボンディング領域に引出した上層のエミッ
タ電極４と、エミッタ電極４に接続したボンディングパ
ッド４ａとを有して構成される。ここで、ベース電極１
に平行なエミッタ電極２の分岐電極の幅Ｗ１ は、定格
電流をＡとし、分岐電極の数をｎとすると、Ａ／２Ｎの
電流に対応する幅に設計すればよく、また、エミッタ電
極４の幅Ｗ２ も左右に２分割できるためＡ／２の電流
に対応する幅に設計でき、従来例のエミッタ電極の１／
２の幅に低減できる。
【０００８】図２は本発明の第２の実施例を示す半導体
チップの平面図である。
チップの平面図である。
【０００９】図２に示すように、エミッタ電極４をエミ
ッタ電極２の左右両端に沿ってボンディング領域まで延
長し、ボンディングパッド４ａの左右で互に接続した以
外は第１の実施例と同様の構成を有しており、ボンディ
ングパッドの接続部の電流を分割することができる。
ッタ電極２の左右両端に沿ってボンディング領域まで延
長し、ボンディングパッド４ａの左右で互に接続した以
外は第１の実施例と同様の構成を有しており、ボンディ
ングパッドの接続部の電流を分割することができる。
【００１０】
【発明の効果】以上説明したように本発明は、下層のエ
ミッタ電極に接続する上層のエミッタ電極を２分割する
ことにより、下層及び上層のエミッタ電極の幅を実質的
に細くできるので、同一面積でチップを作成するときに
は、トランジスタのエミッタ電流容量が大きくなり、高
周波特性を向上でき、微細化も可能となるという効果を
有する。
ミッタ電極に接続する上層のエミッタ電極を２分割する
ことにより、下層及び上層のエミッタ電極の幅を実質的
に細くできるので、同一面積でチップを作成するときに
は、トランジスタのエミッタ電流容量が大きくなり、高
周波特性を向上でき、微細化も可能となるという効果を
有する。
【００１１】また、所定の特性を達成する時のチップサ
イズが従来例よりも小さくできるという効果を有する。
イズが従来例よりも小さくできるという効果を有する。
【図１】本発明の第１の実施例を示す半導体チップの平
面図である。
面図である。
【図２】本発明の第２の実施例を示す半導体チップの平
面図である。
面図である。
【図３】従来の半導体装置の一例を示す半導体チップの
平面図である。
平面図である。
１，１ａ，３ ベース電極
２，４ エミッタ電極
４ａ ボンディングパッド
Claims (1)
- 【請求項１】 半導体チップの中央部に平行に配列し
て設けた複数の短冊状の下層の第１のベース電極と、前
記ベース電極の列を取囲んで設けた下層の第２のベース
電極と、前記第１のベース電極相互間及び前記第１のベ
ース電極と第２のベース電極間に設けた梯子状の下層の
エミッタ電極と、前記第１及び第２のベース電極に接続
して設けた上層のベース電極と、前記梯子状の左右両端
の夫々に接続し且つ一端を互に接続してボンディング領
域に引出した上層のエミッタ電極とを有することを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40303090A JPH04216633A (ja) | 1990-12-18 | 1990-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40303090A JPH04216633A (ja) | 1990-12-18 | 1990-12-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04216633A true JPH04216633A (ja) | 1992-08-06 |
Family
ID=18512779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40303090A Pending JPH04216633A (ja) | 1990-12-18 | 1990-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04216633A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9496352B2 (en) | 2015-03-16 | 2016-11-15 | Kabushiki Kaisha Toshiba | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57181160A (en) * | 1981-04-30 | 1982-11-08 | Sanyo Electric Co Ltd | Transistor |
| JPH02276250A (ja) * | 1989-04-17 | 1990-11-13 | Nec Yamagata Ltd | 半導体装置 |
-
1990
- 1990-12-18 JP JP40303090A patent/JPH04216633A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57181160A (en) * | 1981-04-30 | 1982-11-08 | Sanyo Electric Co Ltd | Transistor |
| JPH02276250A (ja) * | 1989-04-17 | 1990-11-13 | Nec Yamagata Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9496352B2 (en) | 2015-03-16 | 2016-11-15 | Kabushiki Kaisha Toshiba | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970218 |