CN101506979A - 体电阻控制技术 - Google Patents

Abstract

本发明提供一种用于提供ESD保护的MOS晶体管器件，包括至少一个具有源区、漏区和在源区和漏区之间配置的沟道区上面形成的栅区的交错指状物。该晶体管器件进一步包括在交错指状物中至少一个指状物内形成的至少一个隔离栅。该器件能够进一步包括经由通过二极管、MOS、电阻器、电容器、电感器、短路等等至少其中之一与源区、漏区和栅区至少其中之一耦接的体连接。该体连接是优选通过隔离栅来隔离的。

Description

体电阻控制技术

本专利申请要求2006年6月21日申请的美国临时申请系列号60/692,675的利益，其一些内容在此引入作为参考。

技术领域

本发明一般地涉及静电放电(ESD)保护电路的领域，尤其为提供用于实现体连接的技术而涉及改进在集成电路(IC)的绝缘体上硅(SOI)保护电路中的金属氧化物半导体(MOS)器件的性能。

背景技术

近来，一些先进SOI技术分支，由于许多主要涉及到降低功率消耗、较小硅面积、较少的栅延迟和降低寄生结电容的优点因此正在被广泛采用。并且，由于一些完全被隔离的晶体管的缘故，因此闩锁不再是一个问题。

然而，SOI技术也包含像较高的用于原料、漂浮物体和历史效应的成本、增大自热问题以及较高的设计复杂性之类的一些缺点。另一个主要缺点事实上是传统的以瞬时动作为基础的ESD解决方法具有大大减少了的(It2)故障电流。这种与体积相比的It2减小是与薄的硅膜和限制所产生热量散逸和传导的晶体管完全隔离有关。

对于ESD保护来说，常常以双极性模式使用MOS器件。在MOS的漏侧上的雪崩倍增触发本征寄生双极性器件。所需要的电流量，而因此所需要的雪崩倍增量，约略估计与在P势阱(N势阱)连接和栅区之间NMOS的P势阱(PMOS情况中的N势阱)的电阻成反比。由于雪崩倍增导致发热，因此减小雪崩倍增能够增大MOS器件的故障电流It2。所以，重要的是控制体电阻来调节MOS器件的ESD性能。

在大多数COMS工艺中通过在MOS器件周围添加保护环来形成体连接。例如，保护环是环绕MOS的重P掺杂区。这种重P掺杂区、与P势阱同样掺杂、使P势阱与外部结点连接。用这个结点控制NMOS的P势阱。在SOI技术方面有三种方法。一种像这样的方法包含装有如图1所示的源区102、漏区104和配置在源区102与漏区104之间栅区106的单指状MOS器件100的示意配置图。在这种工艺规程中，把体连接108设置在栅106的端面上。体连接108面积的栅106延长部分必须避免用像浅槽隔离(STI)或深槽隔离(DTI)之类隔离或者为熟练技术人员所知的其他一些隔离来使体连接与栅面积隔离。这种技术的缺点在于体连接仅在栅的两个侧面。仅在大的栅宽度的情况下MOS的侧面部分才与体连接有良好的连接。中间部分通过一个大(势阱)电阻与体连接连接。

在图2中表示第二种方法，这种方法包含装有源区202、漏区204和在源区202与漏区204之间栅区206的单指状MOS器件200的示意配置图和横截面图。体连接208设置在栅206的端面上。这种方法包含在所采用的栅面积206和体连接208之间、没有伸到埋入的氧化物(BOX)210的一种隔离。这种隔离通常称之为如图1所示的PTI(部分槽隔离)212。在一些SCI技术中，能够采用与图2所举例说明的具有相同效果的STI(浅槽隔离)214或者别的隔离。在图2中表示最基本的配置图和横截面图。但是注意在没有伸到BOX210的PTI212和向下伸到BOX210的STI214之间差别。然而在一些技术中STI没有伸到任何一个BOX。在这样的情况下，对独立的PTI层没有需要而可以用STI代替。这种方法的缺点类似于图1中所讨论的方法，体连接仅在栅的两个侧面上。另一个缺点在于需要一种附加工艺选择方案，例如PTI，由于一些附加工艺步骤是非常昂贵的，因此这种方法是不理想的。

第三种方法包含装有源区302、漏区304和配置在源区302和漏区304之间的栅区306的二指状MOS器300的示意配置顶视图。这种工艺包含用体连接面积308断开源302。硅化物使这个区域与源302短路。在图3中表示出这一点，在图中有通过P+面积来断开MOS器件300中的源302的体连接308。硅化物层使体P+面积与源连接。这种方法的缺点在于体连接始终与源短路。在某些情况中这是可接受的，但是一般来说，如果在与源短路时能够用不同方法控制体连接，则体连接与源短路是有利的(改进触发)。

所以，有一种提供更好地控制体电阻就能够调节用于改进MOS器件性能的ESD性质的一种改进技术的需要。更进一步，装有不仅控制大部分-指状物，而且也把一些不同的指状物(一些沟道区)耦接在一起的良好体连接对改进多点触发来说是有利的。

发明内容

(关于发明内容概括引入权利要求书)

附图说明

图1描绘举例说明通过使栅延伸到体连接而装有体连接SOI的一指状器件的现有技术MOS顶视图。

图2描绘举例说明通过使用PTI而装有体连接SOI的一指状器件的现有技术MOS顶视图。

图3描绘举例说明通过断开MOS器件的源而装有体连接SOI的多指状器件的现有技术MOS顶视图。

图4A描绘本发明第一实施例的MOS器件的顶视图。

图4B描绘图4A中的MOS器件沿直线A的横截面图。

图4C描绘图4A中的MOS器件沿直线B的横截面图。

图4D描绘图4A中的MOS器件沿直线C的横截面图。

图5描绘本发明第二实施例MOS的顶视图。

图6A描绘本发明第三实施例MOS的顶视图。

图6B描绘本发明图6A中MOS的一个替换实施例的顶视图。

图7描绘本发明第四实施例MOS的顶视图。

图8描绘本发明第五实施例MOS的顶视图。

图9描绘本发明第六实施例MOS的顶视图。

具体实施方式

以下所描述的工艺步骤和构造不构成用于制造集成电路(IC)的完整工艺流程。能够结合目前在技术上使用的一些绝缘体上硅(SOI)集成电路制造技术来实施本发明，并且仅包含这么多的为理解本发明所必须的通常实施的工艺步骤。表示在制造期间部分IC的横截面和配置的一些附图不是按一定比例和按一定形状绘制的，而是为用图说明本发明重要特征而绘制的。

参考SOI CMOS器件描述本发明。然而，熟练的技术人员应当理解，选择不同掺杂剂类型、调节浓度或者改变隔离类型使本发明能够应用于对ESD引起的损伤敏感的其他一些工艺。更进一步，注意到，根据NMOS ESD器件讨论了本发明，然而，熟练的技术人员承认本发明也可以以类似方式应用于PMOS ESD器件。

本发明推荐一种通过使用外部像电阻器之类的阻抗元件能够更好控制体电阻的新型配置技术。本发明的关键是通过或是添加硅化物阻塞(SB)或是在漏/源和体连接之间装入多栅来使体连接与漏和源隔离。在以前的技术中，通过使用像STI、PTI或DTI之类沟槽隔离来建立这种隔离。在本发明中，提出另一种使用或是多栅或是硅化物阻塞层的方法。就一种被隔离的P势阱是可以实现的SOI技术或者其他一些技术来说，这种外部阻抗提供一种控制体电阻的极好方法。以这种方式控制体电阻的优点在于在ESD期间，使NMOS在快反向上变向比体电阻接地时快得快。在正常运转期间体电阻可以接地以限制漏电。尤其对于SOI技术来说，这种技术是非常有优势的，因为这种势阱是与其他一些势阱隔离的，以致能够独立地控制各个势阱而所以势阱能够控制得更好。就一般而论，在大容量CMOS中一些势阱是连接在一起的，使得独立控制一个区域更困难。所以，对其他一些技术来说，势阱控制也是可以实现的，然而势阱控制受更多限制，由此限制CMOS的性能。

参阅图4A，表示出根据本发明一个实施例的单指状NMOS器件400的顶视图。NMOS 400包括源区402、漏区404和栅区406。用熟练技术人员所熟知的常规方式把栅区406配置在由源区402和漏区404之间P势阱(未表示出)形成的沟道上面。如图4A所示，漏404经由第一金属线401连接到与外部电路(未表示出)连接的第一电压电位403，而源404经由第二金属线405连接到第二电压电位407，优选连接到地或者另一电路(未表示出)。

如图4A所举例说明的那样，由P+面积中断源区402或者设置必要的体连接408。为了避免通过硅化物使P+408与N+源402短路，就在P+408和N+402之间设置隔离栅410。隔离栅410构成P+体连接408和源402之间的绝缘。用与栅406一样的方法制作这种隔离栅410，因而取名隔离聚合410。用替换方法，不仅在这个实施例中而且对在本发明中所有其他一些实施来说，能够优选用硅化物阻塞或STI阻塞或任何其他隔离层代替隔离聚合410或更普通的隔离栅。为了提供较大的面积利用率，将在整个本发明应用中采用隔离聚合。

由于现在通过隔离聚合410使这种体连接408与源402隔离，因此这种体连接能够通过接头409经由第三金属线414与外部多电阻412连接以使体电阻增加到任何所希望的值。接头409是在体区域和到多电阻412的金属线414之间的连接机构。隔离聚合410通过阻塞硅化物层来建立在源402和体连接408之间的高欧姆通路。注意，在源402和体连接408之间的硅化物是不与在隔离聚合(栅)410上硅化物连接的。因此，三个区域、源402、隔离聚合410和体连接408、是互相电绝缘的。在采用硅化物阻塞作隔离栅410而不是聚合的情况下，在源402和体连接408之间的边界上阻塞硅化物。这样也就防止源402和体连接408的短路。因而，能够调节所增添的多电阻412以影响体电阻408，由此控制体连接408的电压和在栅406下面沟道区的电压。注意，虽然在这个实施过程中推荐多电阻器，但是本发明不局限于为像二极管、MOS器件、势阱电阻、电容器、SCR、电感器、短路等等之类有源或无源的任何特定种类阻抗元件。虽然在图4中没有表示出，但是体连接面积408可以在漏侧面404上或者在漏404和源402两者侧面二中择一地设置。

此外还表示出描绘图4A中的单指状NMOS400的分别沿着直线A、直线B和直线C的横截面图。如所示的那样，在具有埋在衬底416上面的绝缘层(BOX)418的衬底416内形成单指状NMOS器件400。尤其是，在BOX层418上面形成P势阱420而在P势阱420内形成单指状NMOS器件400。优选的是，在衬底416的各个端面上形成两个浅槽隔离(STI)区422。尤其是，STI区422向下延伸到氧化物埋(BOX)层418。注意，即使STI用作隔离的一个实施例，但是采用部分槽隔离(PTI)、深槽隔离(DTI)或者在技术上已知的其他一些隔离也是可能的。用替换方法，不包含这些隔离而装入与这种结构邻接的另一个器件也是可能的。

参阅图5，表示出根据本发明另一个实施例的二指状NMOS400的顶视图。指状物400中每个指状物是互相邻接装入的而且包括源402、漏404和配置在沟道区上面的栅406。隔离聚合410设置在源区内，源区再连接每个指状物的栅406。因而，两个邻接指状物400的沟道在隔离聚合410下面连接，所以改进指状物的体耦接。二个指状物的二个沟道区是连接在一起的，因此在触发期间电流也从触发的第一指状物进入第二指状物内，由此改进多点触发。与图4类似，在图5中能够增添通过隔离聚合410而与源区隔离的体连接408。这种隔离聚合也能够经由金属线414连接到外部多电阻412，以把体电阻增大到任何所希望的值。也能够把隔离聚合和体连接设置在漏404内而不是源402内。还注意到，在多指状结构的情况下，这种技术未必应用于所有的指状物。

参阅图6A，表示出根据本发明进一步实施例的多指状NMOS400的顶视图。指状物400中每个指状物是互相邻接装入的而且包括源402、漏404和配置在沟道区上面的栅406。隔离聚合410设置在源内，源再连接每个邻接指状物400的栅406。因而，两个邻接指状物400的沟道在隔离聚合410下面连接，所以改进如以上讨论的指状物体耦接。与图4类似，在图6A中，把体连接408设置在隔离聚合410中间而且能够经由金属线414连接外部多电阻，以把体电阻增大到任何所希望的值。在这样的指状物中表示一种附加技术，也就是在漏区404中，在体区域408与阻抗元件、即多电阻412的金属连接机构上省去漏404中的接头409和金属线414。如果第一金属层401用作防止漏404和体连接408之间的缩短连接，则这种附加的技术是可应用的。

另外，如图6B所举例说明的那样，通过使隔离聚合410在漏结404上面延伸因而连接所有多指状物400中的所有栅406更能够使用这种体耦接。图6B中所示的优点在于所有指状物400的沟道区是通过隔离聚合410并且通过体连接408而较好地连接在一起的。注意到，也在这个图中，只有在隔离栅410上没有体连接408的情况下能够应用这种技术。

参阅图7，表示本发明另一个实施例的多指状器件400。在这个实施例中，用P+体面积408中断漏404和源406两者区域。这种技术的优点在于这种技术提供更好的体连接和更易于金属化(即，需要较少的金属层)。

参阅图8，表示一个进一步实施例的多指状器件400。在这个实施中，把P+体连接面积408合并成在器件400的所有指状物上面的一条长条。暂且不论本发明以前所述的一些优点，一些增添优点是与本实施例有关联的。因为由于硅化物作用造成这种P+面积408是低欧姆的，所以能够把这个区域的接头409设置在P+长条区域408的末端上。这样就使第二金属线405在体连接面积上脱开，以便这种金属能够用于另一种用途。在图8中，这种金属能够用来把源402的不同部分连接在一起(即通过体连接408的部位隔离的源402)而且也能够用来连接漏404的不同部分。由于接头409不需要设置在绝缘聚合410中间，因此可以把一些接头更紧密地放在一起，从而节省面积以制造出一种更紧凑的多指状器件400。

更进一步，在这种实施过程中不难看出能够省去在体连接面积408中间内的栅406而不丧失性能。

参阅图9，表示一个更进一步实施例的多指状器件400。把体连接408设置在隔离聚合410的一个端面上。能够扩大这种P+面积以便允许用于更多的接头409能够构成更好的连接到阻抗元件、即多电阻器412的连接机构。

注意到，对于如以上所述的所有实施例来说，能够把MOS器件400中的隔离聚合410和例如栅406连接在任何电路上。例如，ESD电路在ESD期间能够使器件的栅/隔离聚合拔高(对于PMOS来说拉低)，因而更进一步降低雪崩倍增量。这也将降低在隔离聚合410下面的体电阻，而所以降低在外部指状物和内部指状物之间体电阻差异。也注意到，是想省略还是打算在别处设置P+体面积408，隔离聚合410仍将起重要作用以致隔离聚合410会增强在指状物之间的体耦接以使在隔离聚合下面不同指状物的沟道区连接在一起(通过一个沟道区)来改进多点触发。

使用在本发明中所描述的这种改进型NMOS的一些实施例用作ESD保护箝位电路、或者用作另一种箝位电路的触发器、或者用作输出激励器、或者任何其他一些已知的ESD器件。

虽然在此详细地描述和表示体现本发明讲授的各种实施例，但熟练的技术人员能够很容易作出许多其他变换了的仍然体现这些讲授的实施例而没有脱离本发明的精神和范围。

Claims (20)

1.一种用于提供ESD保护的静电放电(ESD)MOS晶体管，上述MOS晶体管包括：

包括至少一个第一导电类型源区、至少一个第一导电类型漏区以及在上述源和漏区之间配置的沟道区上面形成的至少一个栅区的至少一个交错指状物；以及

在至少一个上述交错指状物的源区、漏区和栅区中的至少一个区域内形成的至少一个隔离栅。

2.根据权利要求1的MOS晶体管，进一步包括：

具有在衬底上面形成的绝缘层的衬底；和

在绝缘层上面形成的第二导电类型势阱，其中在该势阱内形成上述至少一个交错指状物。

3.根据权利要求1的MOS晶体管，其中用实质上类似的材料制作上述隔离栅区和上述栅区。

4.根据权利要求1的MOS晶体管，其中用硅化物阻塞构成上述隔离栅。

5.根据权利要求1的MOS晶体管，其中形成垂直于上述栅区并且横过上述交错指状物中的源区、栅区和漏区其中至少一个区域的上述隔离栅。

6.根据权利要求1的MOS晶体管，进一步包括设置在上述交错指状物的源区内的第一体连接，其中上述第一体连接是通过上述隔离栅而与源区隔离的。

7.根据权利要求6的MOS晶体管，其中第一体连接通过低欧姆连接、二极管、MOS、电阻器、电容器和电感器至少其中之一而与上述交错指状物的源区耦接。

8.根据权利要求1的MOS晶体管，进一步包括设置在上述交错指状物的漏区内的第二体连接，其中上述第二体连接是通过上述隔离栅而与漏区隔离的。

9.根据权利要求1的MOS晶体管，进一步包括设置在上述交错指状物的栅区内的第三体连接，其中上述第三体连接是通过上述隔离栅而与栅区隔离的。

10.根据权利要求1的MOS晶体管，进一步包括在上述交错指状物的源区、栅区和漏区外面的一个上述隔离栅端面上形成的第四体连接。

11.根据权利要求2的MOS晶体管，其中上述第一导电类型包括N导电类型或P导电类型其中一种导电类型。

12.根据权利要求11的MOS晶体管，其中上述第二导电类型包括N导电类型或P导电类型其中另一种导电类型。

13.一种用于提供ESD保护的MOS晶体管，上述MOS晶体管包括：

包括至少一个第一导电类型源区、至少一个第一导电类型漏区以及在上述源和漏区之间配置的沟道区上面形成的至少一个栅区的至少一个交错指状物，

在上述至少指状物的源区、漏区和栅区中的至少一个区域内形成的至少一个隔离栅，以及

设置在上述至少一个交错指状物的源区、栅区和漏区中的一个区域内的第二导电类型体连接。

14.根据权利要求13的MOS晶体管，其中用实质上类似的材料制作上述隔离栅区和上述栅区。

15.根据权利要求13的MOS晶体管，其中用硅化物阻塞构成上述隔离栅。

16.根据权利要求13的MOS晶体管，其中上述第一导电类型包括N导电类型或P导电类型其中一种导电类型。

17.根据权利要求13的MOS晶体管，其中上述第二导电类型包括N导电类型或P导电类型其中另一种导电类型。

18.一种用于提供ESD保护的MOS晶体管，上述MOS晶体管包括：

多个交错指状物，其中各个上述指状物包括至少一个源区、至少一个漏区和在上述源和漏区之间配置的沟道区上面形成的至少一个栅区，其中二个指状物的上述沟道区通过至少一个隔离栅连接在一起。

19.根据权利要求18的MOS晶体管，其中用实质上类似的材料制作上述隔离栅和上述栅区。

20.根据权利要求18的MOS晶体管，其中用硅化物阻塞构成上述隔离栅。

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