TW201405807A - 半導體裝置 - Google Patents

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Abstract

本發明之目的在於提供一種半導體裝置，可抑制寄生雙極性電晶體(Parasitic Bipolar Transistor)的動作，且在源極區域與背閘極區域之間施予電位差。為達成上述目的，形成於半導體基板SUB的高耐壓電晶體NTR，包含：第1導電型的井區LPW、作為源極區域的第1雜質區域SR，及作為汲極區域的第2雜質區域DR。上述半導體裝置更包含：第3雜質區域PR3，及分離用閘極電極SG。第3雜質區域PR3，形成於俯視下1對第1雜質區域SR之間，係用以導出井區LPW之電位的區域。分離用閘極電極SG，形成於第1雜質區域SR與第3雜質區域PR3之間的主表面上。

Description

半導體裝置
本發明係關於一種半導體裝置，係適合用於例如，內建高耐壓電晶體的半導體裝置。
在具有金氧半場效電晶體(MOSFET；Metal Oxide Semiconductor Field Effect Transistor)的半導體裝置中，形成有所謂的背閘極區域，用以導出半導體基板或是井區的電位。形成有背閘極區域的半導體裝置，揭示於例如日本特開2002-43571號公報(專利文獻1)及日本特開2011-204924號公報(專利文獻2)。
【先前技術文獻】 【專利文獻】
【專利文獻1】日本特開2002-43571號公報
【專利文獻2】日本特開2011-204924號公報
專利文獻1、2所揭示的半導體裝置，被認為係因為背閘極區域與電晶體本體的距離縮小，而抑制寄生雙極性電晶體之動作，故可抑制電晶體之導通耐壓降低的情形。然而此情況中，容易發生電晶體之源極區域與背閘 極區域的短路。特別是專利文獻2所揭示的形成背閘極區域的背面接點構造，並無法給予源極區域與背閘極區域(背面接點構造)之間的電位差。因此具有妨礙半導體裝置之正常動作的可能性。
從本說明書之記載及添附圖式，可明確瞭解其他課題及新穎特徵。
根據實施態樣，具備高耐壓電晶體的半導體裝置，具有以下構成。高耐壓電晶體具備第1導電型的井區、作為源極區域的第1雜質區域及作為汲極區域的第2雜質區域。上述半導體裝置，更具備第3雜質區域，及分離用閘極電極。第3雜質區域，形成於俯視下之1對的第1雜質區域之間，係用以導出井區之電位的區域。分離用閘極電極，形成於第1雜質區域與第3雜質區域之間的主表面上。
若根據其他實施態樣，具備高耐壓電晶體的半導體裝置，具有下述的構成。高耐壓電晶體，具備第1導電型的井區、作為源極區域的第1雜質區域，及作為汲極區域的第2雜質區域。上述半導體裝置，更具備第3雜質區域，及分離用絶緣膜。第3雜質區域，形成於俯視下的1對第1雜質區域之間，係用以導出井區之電位的區域。分離用絶緣膜，形成於第1雜質區域與第3雜質區域之間的主表面。分離用絶緣膜，在和俯視下連結第1雜質區域與第2雜質區域之方向交叉的方向上，隔著間隔複數配置。
若根據實施態樣，可一邊將對高耐壓電晶體的影響抑制於最小值，一邊抑制寄生雙極性電晶體的動作，且可將電位差施予至第1雜質區域與第3雜質區域之間。
BG‧‧‧背閘極區域
CS‧‧‧矽化層
DEV‧‧‧半導體裝置
DR‧‧‧汲極區域
GE‧‧‧多晶矽膜
GE1、GE2‧‧‧閘極電壓施加部
GI‧‧‧絶緣膜
GI1、GI2‧‧‧閘極絶緣膜
GT‧‧‧閘極電極
HPDF‧‧‧高耐壓用p型漂移層
II、III‧‧‧絶緣膜
LPW‧‧‧p型井區
LNW‧‧‧n型井區
LS‧‧‧元件分離絶緣膜
MS‧‧‧主表面
NNR‧‧‧低濃度n型區域
NR‧‧‧n型雜質區域
NR3‧‧‧n型擴散區域
NTR‧‧‧n型電晶體
PTR‧‧‧p型電晶體
PHR‧‧‧光阻
PR‧‧‧p型雜質區域
PR3‧‧‧p型擴散區域
PSR‧‧‧p型區域
PWR‧‧‧p型井接點區域
SG‧‧‧分離用閘極電極
SLS‧‧‧分離用絶緣膜
SR‧‧‧源極區域
SUB‧‧‧半導體基板
SW1、SW2‧‧‧側壁絶緣膜
S‧‧‧源極電極
D‧‧‧汲極電極
IV‧‧‧區域
【圖1】係實施態樣1之半導體裝置的概略平面圖。
【圖2】係表示形成於實施態樣1之半導體裝置中，高耐壓nMOSFET及高耐壓pMOSFET之構成的概略平面圖。
【圖3】(A)~(B)係表示形成於實施態樣1之半導體裝置中，高耐壓nMOSFET及高耐壓pMOSFET之構成的概略剖面圖。
【圖4】係表示實施態樣1之背閘極區域及分離用閘極區域之構成的第1例的概略擴大平面圖。
【圖5】係表示實施態樣1之背閘極區域及分離用閘極區域之構成的第2例的概略擴大平面圖。
【圖6】(A)~(B)係表示實施態樣1之製造方法的第1步驟中，圖3所示之區域的概略剖面圖。
【圖7】(A)~(B)係表示實施態樣1之製造方法的第2步驟中，圖3所示之區域的概略剖面圖。
【圖8】(A)~(B)係表示實施態樣1之製造方法的第3步驟中，圖3所示之區域的概略剖面圖。
【圖9】(A)~(B)係表示實施態樣1之製造方法的第4步驟中，圖3所示之區域的概略剖面圖。
【圖10】(A)~(B)係表示實施態樣1之製造方法的第5步驟中，圖3所示之區域的概略剖面圖。
【圖11】(A)~(B)係表示實施態樣1之製造方法的第6步驟中，圖3所示之區域的概略剖面圖。
【圖12】(A)~(B)係表示實施態樣1之製造方法的第7步驟中，圖3所示之區域的概略剖面圖。
【圖13】(A)~(B)係表示實施態樣1之製造方法的第8步驟中，圖3所示之區域的概略剖面圖。
【圖14】(A)~(B)係表示實施態樣1之製造方法的第9步驟中，圖3所示之區域的概略剖面圖。
【圖15】係表示作為與實施態樣1相對之關連技術的高耐壓nMOSFET及高耐壓pMOSFET之構成的概略平面圖。
【圖16】係表示作為與實施態樣1相對之關連技術的高耐壓nMOSFET及高耐壓pMOSFET之構成概略剖面圖。
【圖17】係表示作為與實施態樣1相對之關連技術的背面接點構造之構成的第1例的概略剖面圖。
【圖18】係表示作為與實施態樣1相對之關連技術的背面接點構造之構成的第2例的概略剖面圖。
【圖19】係表示形成於實施態樣2之半導體裝置中的高耐壓nMOSFET及高耐壓pMOSFET之構成的概略平面圖。
【圖20】(A)~(B)係表示形成於實施態樣2之半導體裝置的高耐壓nMOSFET及高耐壓pMOSFET之構成的概略剖面圖。
【圖21】係表示實施態樣2之背閘極區域及分離用閘極區域之構成的第1例的概略擴大平面圖。
【圖22】係表示形成於實施態樣3之半導體裝置的高耐壓nMOSFET之構成的概略平面圖。
【圖23】係表示形成於實施態樣4之半導體裝置中的高耐壓nMOSFET之構成的概略平面圖。
【圖24】係擷取一實施態樣之半導體裝置的重要部分的概略平面圖。
【圖25】(A)~(B)係擷取一實施態樣之半導體裝置的重要部分的概略平面圖。
以下，就實施態樣，根據圖式進行說明。
(實施態樣1)
首先，使用圖1對實施態樣之半導體基板SUB的主表面中，各元件形成區域的配置進行說明。
參照圖1，實施態樣之半導體裝置DEV中，半導體基板SUB的主表面上具有例如，高耐壓類比I/O電路的形成區域、低電壓邏輯電路的形成區域、低電壓類比電路的形成區域，及所謂的靜態隨機存取記憶體(SRAM；Static Random Access Memory)的形成區域。
上述的高耐壓類比I/O電路，係可施加比平常更高之驅動電壓以使用，且在電源電路與低電壓邏輯電路等之間輸出及輸入電子信號的電路。低電壓邏輯電路，係指具有例如，以複數MIS(Metal-Insulator-Semiconductor)電晶體等構成之邏輯電路等的控制電路，係以數位信號進行演算的電路。低電壓類比電路，雖係以與低電壓邏輯電路相同的低電壓驅動，但係使用類比信號進行演算的電路。SRAM中，包含複數MIS電晶體，係作為在該半導體裝置內記憶資料的元件來使用。其他雖未以圖式表示，該半導體裝置中，亦具有例如，電源電路的形成區域等。該電源電路，供給用以啟動上述各電路的電源電壓。
圖2係表示，圖1以虛線包圍之區域「II」中，高耐壓類比I/O電路的構成之概略平面圖。參照圖2，形成在半導體基板SUB上的半導體裝置DEV中，於圖1的高耐壓類比I/O電路中，例如形成高耐壓pMOSFET的區域(高耐壓pMOSFET區域)，及形成高耐壓nMOSFET的區域(高耐壓nMOSFET區域)，係以交互相鄰的方式配置。此處高耐壓p(或是n)MOSFET，係指具有例如10V以上的高汲極電壓之耐壓的p(或是n)通道型的MOS電晶體。
高耐壓nMOSFET區域中，形成作為高耐壓nMOSFET的n型電晶體NTR。n型電晶體NTR，具有源極區域SR、汲極區域DR及閘極電極GT。(由n型雜質區域所構成的)源極區域SR、(由n型雜質區域NR所構成的)汲極區域DR及閘極電極GT的任一項，皆具有沿半導體基板SUB之主表面的一方向(圖2的上下方向)延伸的長方形狀。源極區域SR、汲極區域DR及閘極電極GT，係在與該等延伸方向交叉的方向(圖2的左右方向)中，以互相隔著間隔的方式複數配置。
源極區域SR、閘極電極GT、汲極區域DR大致上平行延伸。換言之，源極區域SR，在與汲極區域DR延伸的方向交叉的方向上，以相互對向的方式配置。然而，源極區域SR延伸的長度比汲極區域DR短，在與汲極區域DR對向的區域之一部分中分斷，在汲極區域的延伸方向上，以相互隔著間隔且在汲極區域DR的延伸方向上大致平行的方式，並排複數(2個以上)源極區 域SR。如此，以大致平行於汲極區域DR之延伸方向的方式複數並排的源極區域SR，分別共有同一閘極電極GT、汲極區域DR，藉此，形成與源極區域SR的並排數相等數量的n型電晶體NTR。
該複數源極區域SR中，於平面視圖中相互鄰接的1對源極區域SR之間，形成背閘極區域BG，此處的背閘極區域BG，係由p型擴散區域PR3，及(特別是p型擴散區域PR3附近的)p型井接點區域PWR所形成。
接著，源極區域SR與p型擴散區域PR3之間，配置分離用閘極電極SG。該分離用閘極電極SG，係配置於源極區域SR與(配置於俯視下互相鄰接的1對源極區域SR之間的背閘極區域BG的)p型擴散區域PR3之間，藉此可發揮使源極區域SR與p型擴散區域PR3(背閘極區域BG)電性絶緣(分離)的效果。
分離用閘極電極SG，係以分別將1對相鄰的閘極電極GT連接的方式(架橋)形成。更具體而言，分離用閘極電極SG，係延伸於與1對相鄰的閘極電極GT延伸之方向(圖2的上下方向)交叉的方向(圖2的左右方向)上，並分別以與1對相鄰之閘極電極GT連接的方式形成。
分離用閘極電極SG，配置於在汲極區域之延伸方向上複數(2個以上)並排的源極區域SR之間。因此分離用閘極電極SG，係在汲極區域DR之延伸方向(亦即和連結源極區域SR與汲極區域DR的方向交叉之圖2的上下方向)上，隔著間隔複數配置。
將p型擴散區域PR3形成為：例如於平面視圖中，以長方形包圍著配置有複數n型電晶體NTR之區域。該p型擴散區域PR3，與上述的(配置於相鄰之1對的源極區域SR之間的背閘極區域BG的)p型擴散區域PR3相同，形成於p型井區LPW內的主表面上。此係指亦可將該p型擴散區域PR3(及其附近的p型井區LPW)視為背閘極區域BG。
高耐壓pMOSFET區域中，形成作為高耐壓pMOSFET的p型電晶體 PTR。p型電晶體PTR，係由(p型雜質區域所構成的)源極區域SR、(p型雜質區域所構成的)汲極區域DR及閘極電極GT所構成，係與n型電晶體NTR相同地配置。另外，將n型擴散區域NR3形成為：例如於平面視圖中，以長方形包圍著複數p型電晶體PTR的區域。高耐壓pMOSFET區域之上述的n型擴散區域NR3，形成於n型井區LNW內的主表面上，亦可將此視為(亦包含其附近的n型井區LNW)背閘極區域BG。
圖3(A)係沿著圖2之IIIA-IIIA線的部分概略剖面圖，圖3(B)係沿著圖2之IIIB-IIIB線的部分概略剖面圖。另外圖4係圖2的矩形虛線所包圍之區域IV的概略擴大平面圖，為了容易說明此構造，以圖式更正確地擴大簡化之圖2之區域IV中的構造。
參照圖3(A)，形成於高耐壓nMOSFET區域之n型電晶體NTR，形成例如，具有p型區域PSR(由矽的單晶所形成，且包含p型雜質)的半導體基板SUB。n型電晶體NTR，主要具有：p型井區LPW(第1導電型井區)、源極區域SR(第1雜質區域)、汲極區域DR(第2雜質區域)、閘極電極GT及元件分離絶緣膜LS。
p型井區LPW，形成於半導體基板SUB之p型區域PSR的主表面MS，係包含p型雜質的區域。
源極區域SR，係用以導出源極電極S而形成的雜質區域。源極區域SR，形成於p型井區LPW內之半導體基板SUB的主表面MS，係由n型雜質區域NR與低濃度n型區域NNR所構成。亦即，n型雜質區域NR、低濃度n型區域NNR的任一項，皆為包含n型雜質的區域，並形成於半導體基板SUB(p型井區LPW)的主表面MS，n型雜質區域NR，宜形成於低濃度n型區域NNR之內部。又，低濃度n型區域NNR，其n型雜質的濃度，宜低於n型雜質區域NR。
汲極區域DR，係用以導出汲極電極D而形成的雜質區域。
汲極區域DR，以與源極區域SR相鄰的方式，形成於半導體基板SUB的 主表面MS，與源極區域SR相同，係由n型雜質區域NR與低濃度n型區域NNR所構成。
汲極區域DR，形成於n型井區LNW內之半導體基板SUB的主表面MS。n型井區LNW，以與圖3(A)之剖面圖中的p型井區LPW鄰接的方式，形成於半導體基板SUB的主表面MS。又，此處，鄰接係指以連接的方式並排配置。
藉由n型井區LNW，可抑制伴隨高耐壓用之n型電晶體NTR的汲極區域DR附近之電場異常偏高所產生的異常。
此處，亦可將汲極區域DR認為是包含n型區域NR、NNR及n型井區LNW的區域，亦可認為是除了n型井區LNW以外的n型區域NR、NNR。例如圖2之概略平面圖中，表示作為汲極區域DR之n型井區LNW以外的區域。
宜使低濃度n型區域NNR的雜質濃度高於n型井區LNW，而使n型雜質區域NR的雜質濃度高於低濃度n型區域NNR。
以橫跨源極區域SR與汲極區域DR的方式，在半導體基板SUB的主表面MS上形成閘極電極GT，閘極電極GT係由下列元件所構成：例如氧化矽薄膜所構成的閘極絶緣膜GI1、施加電壓的閘極電壓施加部GE1，及例如氧化矽薄膜所構成的側壁絶緣膜SW1。
參照圖3(B)及圖4，於平面視圖中，在汲極區域DR的延伸方向上複數並排的源極區域SR中的1對源極區域SR之間，形成背閘極區域BG。1對源極區域SR之間的背閘極區域BG，具有p型擴散區域PR3(第3雜質區域)、p型井接點區域PWR。
另外，p型擴散區域PR3，係用以導出p型井區LPW電位的區域，其形成於p型井區LPW內的半導體基板SUB之主表面MS。p型擴散區域PR3，宜以比p型井區LPW更高濃度的p型雜質形成。
平面地包圍著高耐壓nMOSFET之外周部的(作為背閘極區域BG的)p型擴散區域PR3(參照圖2及圖3(A))，亦與1對源極區域SR之間的p型擴散區域PR3相同，係用以導出p型井區LPW之電位的區域。
如圖3(B)所示，實施態樣中，p型井接點區域PWR係p型井區LPW的一部分。以被1對源極區域SR挾住的方式構成的背閘極區域BG，具有以分別與1對源極區域SR連接的方式夾設於1對源極區域SR之間的構成。如此，特別是形成於1對源極區域SR之間的背閘極區域BG，係以與雜質區域(源極區域SR)連接的方式形成的背閘極區域(該雜質區域具有與背閘極區域BG本身雜質的極性(p型)相反極性(n型)的雜質)，係所謂的背面接點構造。
分別在相鄰之1對源極區域SR，與該等間的p型擴散區域PR3之間的半導體基板SUB之主表面MS上，形成分離用閘極電極SG。分離用閘極電極SG，係由下述元件所構成：例如氧化矽薄膜所構成的閘極絶緣膜GI2、施加電壓的閘極電壓施加部GE2及例如氧化矽膜所構成的側壁絶緣膜SW2所構成。因此分離用閘極電極SG，具有與閘極電極GT大致相同的構成。
繼續參照圖3(B)及圖4，分離用閘極電極SG，宜以在平面視圖中，跨過源極區域SR的一部分及背閘極區域BG的一部分的方式形成。藉此，可有效率地從源極區域SR(n型雜質區域NR)導出源極電極，並從背閘極區域BG(p型井接點區域PWR)導出p型井區LPW的電極。作為一例，圖4的平面圖中，低濃度n型區域NNR，大致與側壁絶緣膜SW1、SW2重疊。
又圖3(B)中，與圖4相比，沿著p型擴散區域PR3之主表面MS之方向的寬度變寬。這是因為，相對於圖4中僅顯示p型擴散區域PR3之最頂部，圖3(B)係從依照因為熱處理而使上述寬度變得比最頂部更寬的p型擴散區域PR3之下方區域的寬度來進行描繪。
圖4中，分離用閘極電極SG，係以在p型擴散區域PR3之最上面(主表面MS)中跨過源極區域SR與p型井接點區域PWR的方式形成。然而分離用閘極 電極SG，亦可以跨過源極區域SR與p型擴散區域PR3之一部分的方式形成。
分離用閘極電極SG，在與源極區域SR延伸的方向交叉的方向(圖4的左右方向)上延伸，宜以與配置於源極區域SR左右兩側的1對閘極電極GT連接的方式形成。因此分離用閘極電極SG，宜與配置於此正下方之源極區域SR左右兩側的1對閘極電極GT電性連接。
圖4的構成中，分離用閘極電極SG(閘極電壓施加部GE2)，係以在其延伸方向(圖4的左右方向)的兩端部，與閘極電極GT(閘極電壓施加部GE1)平面重疊的方式配置。然而，參照圖5，亦可形成分離用閘極電極SG(閘極電壓施加部GE2)在平面上未與閘極電極GT(閘極電壓施加部GE1)重疊的態樣，而是具有例如，以分離用閘極電極SG(閘極電壓施加部GE2)與閘極電極GT(閘極電壓施加部GE1)形成一體的方式(作為相同層)所形成的構成。在圖4、圖5的任一情況中，閘極電壓施加部GE2與閘極電壓施加部GE1係電性連接的構成。
另外圖4、圖5的任一情況中，p型擴散區域PR3，於平面視圖中，係由分離用閘極電極SG(閘極電壓施加部GE2)與閘極電極GT(閘極電壓施加部GE1)所包圍。
又圖4、圖5中，「無效區域」係指源極區域SR等延伸的方向(各圖的上下方向)中，夾設於相鄰之1對源極區域SR，且非構成n型電晶體NTR(於圖的上下方向，作為n型電晶體NTR係為無效的)區域。
接著，就實施態樣之半導體裝置的製造方法，使用圖6~圖14進行說明。又圖6(A)~圖14(A)，分別表示圖3(A)之高耐壓nMOSFET(n型電晶體NTR)的製造方法，亦即表示形成高耐壓nMOSFET之區域的製造製程。另外，圖6(B)~圖14(B)，係分別表示圖3(B)所示之區域的製造方法。
參照圖6(A)、(B)，首先準備矽單晶所構成的半導體基板SUB，於其內 部具有包含例如p型雜質的p型區域PSR。於半導體基板SUB之一邊的主表面MS上，以一般的成膜方法，依序形成氧化矽膜所構成的絶緣膜II及氮化矽膜所構成的絶緣膜III。接著，以一般的照相雕刻術(photoengraving)(曝光技術及顯影技術)，形成光阻圖案，其中，於俯視下形成元件分離絶緣膜LS的區域，係形成開口之光阻PHR的圖樣。
參照圖7(A)、(B)，藉由使用圖6之光阻PHR之圖案的一般蝕刻技術，形成絶緣膜III的開口部。在去除光阻PHR的圖案之後，將絶緣膜III的圖案作為光罩，以一般所謂的LOCOS(LOCal Oxidation of Silicon)法，將其開口部正下方的絶緣膜II氧化，藉此形成元件分離絶緣膜LS。
接著，雖未於圖中顯示，在去除上述絶緣膜II、III及上述光阻PHR之後，在主表面MS的約略整個面上，形成厚度為例如10nm以上50nm以下的氧化矽薄膜。再次參照圖7(A)、(B)，接著，以一般的照相雕刻術形成光阻PHR的圖案，該光阻PHR的圖案係於平面視圖中，n型井區LNW之區域為開口的態樣。
參照圖8(A)、(B)，在形成圖7之光阻PHR的狀態下，以一般的離子注入法，以50keV以上300keV以下的能量，從主表面MS的上方，複數次地注入例如磷(P)的雜質離子。結果，形成n型井區域LNW。
接著，在去除上述光阻PHR後，以一般的照相雕刻術，形成光阻PHR的圖案，其中，於俯視下形成p型井區LPW的區域為開口的態樣。
參照圖9(A)、(B)，在圖8的光阻PHR形成的狀態下，使用一般的離子注入法，以20keV以上1000keV以下的能量，從主表面MS上方，複數次地注入例如硼(B)的雜質離子。結果，形成p型井區域LPW。在高耐壓nMOSFET的形成區域中，p型井區LPW以與n型井區域LNW鄰接的方式形成。
接著，去除上述光阻PHR之後，先去除形成於主表面MS之約略整個面 上的氧化矽膜。接著，以一般的熱氧化法，在主表面MS的大致全面上，形成用以形成閘極絶緣膜GI1、GI2的絶緣膜GI(10nm以上50nm以下的氧化矽膜)。藉由一般的化學汽相沉積(CVD；Chemical Vapor Deposition)法，以覆蓋該絶緣膜GI的約略整個面的方式，形成用以形成閘極電壓施加部GE1、GE2的多晶矽膜GE。
更進一步，以一般的照相雕刻術在多晶矽膜GE上形成光阻PHR的圖案，該光阻PHR的圖案係於平面視圖中去除絶緣膜GI及多晶矽膜GE的區域為開口的態樣。
參照圖10(A)、(B)，在形成圖9之光阻PHR的狀態下，將該光阻PHR的圖案作為光罩，並對上述絶緣膜GI及多晶矽膜GE進行一般的蝕刻，以形成閘極絶緣膜GI1、GI2及閘極電壓施加部GE1、GE2。
接著，於去除上述的(用於形成閘極絶緣膜GI1、GI2等的)光阻PHR之後，以一般的照相雕刻術形成光阻PHR的圖案，該光阻PHR的圖案係：於平面視圖中形成源極區域SR與汲極區域DR之低濃度n型區域NNR的區域，及在平面視圖中與閘極電壓施加部GE重疊的區域，形成開口。
參照圖11(A)、(B)，以形成圖10之光阻PHR的狀態，藉由離子注入法，以50keV以上200keV以下的能量，從主表面MS的上方注入例如磷(P)的雜質離子。結果，形成低濃度n型區域NNR。
接著，在去除上述的(用以形成低濃度n型區域NNR的)光阻PHR後，以例如CVD法，在主表面MS的約略整個面上，以覆蓋閘極電壓施加部GE1、GE2等的上側面的方式，堆積氧化矽膜。該氧化矽膜的厚度宜為30nm以上300nm以下。
參照圖12(A)、(B)，藉由對圖11之步驟中形成的氧化矽膜進行蝕刻，以覆蓋閘極電壓施加部GE1、GE2及閘極絶緣膜GI1、GI2之側面的方式，形成 側壁絶緣膜SW1、SW2。藉由以上所述，形成閘極電極GT及分離用閘極電極SG。
此處，如圖12(B)所示，分離用閘極電極SG，宜形成於源極區域SR，及與此相接的背閘極區域(p型井區LPW的露出區域)之間(例如以跨越源極區域SR及p型井區LPW的方式)。
參照圖13(A)、(B)，以一般的照相雕刻術形成光阻PHR的圖案，其中，使於平面視圖中形成n型雜質區域NR的區域，及於平面視圖中與閘極電極GT、SG重疊的區域，形成開口之光阻PHR的圖案。
參照圖14(A)、(B)，在形成圖13之光阻PHR的狀態下，藉由離子注入法，以30keV以上70keV以下的能量，從主表面MS的上方，注入例如砷(As)的雜質離子。結果，形成n型雜質區域NR。藉此，形成高耐壓nMOSFET的汲極區域DR及源極區域SR。
接著，在去除上述的(用以形成n型雜質區域NR的)光阻PHR後，以一般的照相雕刻術形成光阻PHR的圖案，該光阻PHR的圖案係於平面視圖中，形成p型擴散區域PR3的區域為開口。
參照圖3(A)、(B)，在形成圖14的光阻PHR的狀態下，藉由離子注入法，以20keV以上60keV以下的能量，從主表面MS的上方，注入例如氟化硼(BF2)的雜質離子。結果，在p型井接點區域PWR上形成p型擴散區域PR3，而形成背閘極區域BG。藉由以上所述，形成n型電晶體NTR及p型電晶體PTR。
又，上述的各步驟中，在以離子注入法注入雜質以形成各區域之後，以一般的熱處理，調整所形成之各區域的雜質分布，可達到結晶缺陷較少的穩定狀態。
之後，經過矽化步驟(在n型雜質區域NR等各雜質區域的表面形成矽化 物)，及上層步驟(形成已形成之電晶體的上層(導通用之接點及上層配線等))等步驟，藉此形成半導體裝置DEV。上述的各圖中，於圖式中省略上述矽化物、接點、上層配線等。例如，宜於平面視圖中，在源極區域SR及汲極區域DR之延伸方向上，相互隔著間隔，形成複數連接於源極區域SR及汲極區域DR頂面的接點。
另外，上述中，雖僅對形成高耐壓n(p)MOSFET的區域(特別是形成n型電晶體NTR的區域)進行說明，但就各步驟中的其他的區域，例如形成低電壓n(p)MOSFET的區域(參照圖1之低電壓邏輯電路、低電壓類比電路參照)，亦進行相同的加工。
接著，一邊參照作為實施態樣之關連技術的圖15~圖18，一邊就實施態樣之作用效果進行說明。
圖16，係沿著圖15之XVI-XVI線的部分概略剖面圖，在圖3(A)所示的高耐壓nMOSFET區域之構成之外，亦表示高耐壓pMOSFET區域的構成。參照圖15及圖16，作為實施態樣之關連技術的半導體裝置，基本上具有與圖2及圖3之半導體裝置DEV相同的平面構造。然而，圖15及圖16中，於圖15之上下方向上延伸的源極區域SR，並非是以在該延伸方向上複數並排的方式分割，而是單一的源極區域SR延伸於圖15的上下方向。
又，高耐壓pMOSFET(p型電晶體PTR的汲極區域DR)，係由p型雜質區域PR及高耐壓用p型漂移層HPDF所形成。p型漂移層HPDF，與n型電晶體NTR之n型井區LNW相同，係形成以用於抑制伴隨在高耐壓用的p型電晶體PTR之汲極區域DR的附近，電場異常偏高的異常情況。p型雜質區域PR的雜質濃度，宜高於p型漂移層HPDF。以上的點係圖15及圖16的構成與圖2及圖3的構成不同之處。
圖15及圖16中，背閘極區域BG(p型擴散區域PR3、n型擴散區域NR3)，係僅形成於離開電晶體NTR、PTR的區域。換言之，圖15及圖16的背閘極區 域BG，係僅在平面視圖中以矩形包圍著配置有複數電晶體NTR、PTR之區域形成。
形成高耐壓nMOSFET的區域中，只要背閘極區域BG僅形成於離開n型電晶體NTR的區域，則n型電晶體NTR的源極電極，與導出p型井區LPW之電位的電極之距離變大。此狀態下，只要使n型電晶體NTR動作，因為電流在n型電晶體NTR的源極電極，與導出p型井區LPW之電位的電極之間流動，故兩者之間產生電位差。藉由該電位差，圖16中以電路圖表示的寄生雙極性電晶體的基極-射極間形成順偏壓，該寄生雙極性電晶體開始動作，具有電晶體之導通耐壓降低的可能性。
相較於p型電晶體PTR，這樣異常的情況在n型電晶體NTR中發生的可能性較大。這是因為，用以使n型電晶體NTR動作的為載體之電子，相較於用以使p型電晶體PTR動作的為載體之電洞，在高電場作用時，容易發生因為衝擊離子化所引起的導通耐壓的降低。
為了降低上述異常的可能性，宜在比更靠近n型電晶體NTR的區域，形成背閘極區域BG。然而，在源極區域SR與背閘極區域BG不相互連接的情況中，可能因為形成於源極區域SR附近的背閘極區域BG，而使半導體裝置DEV整體(半導體晶片)於平面視圖中的面積變大。
於是，以縮小半導體裝置DEV整體(半導體晶片)於平面視圖中的面積為目的，將源極區域SR及其附近的背閘極區域BG互相連接(鄰接)的構造，作為上述的背面接點構造。
參照圖17及圖18，與圖3(B)相同，顯示以下述元件形成的背面接點構造：在汲極區域(圖中未顯示)的延伸方向上，以相互隔著間隔的方式複數(例如1對)形成的源極區域SR，及以與該等元件連接的方式形成的背閘極區域BG。藉由形成背面接點構造，更縮短從源極區域SR到背面閘極區域BG的距離，故可抑制上述(圖15及圖16)之寄生雙極性電晶體的動作。另外，背閘 極區域BG，係以夾設於1對源極區域SR的方式(於平面視圖中，嵌入1對源極區域SR之一部分的方式)形成，故可縮小於平面視圖中半導體裝置DEV整體的面積。
然而，參照圖17，只要以作為背閘極區域BG的p型擴散區域PR3直接連接於源極區域SR，且以覆蓋p型擴散區域PR3及源極區域SR兩者的方式，形成例如鈷化矽所構成的矽化物層CS，則源極區域SR與背閘極區域BG(p型擴散區域PR3)形成用以短路的相同電位。如此，無法獨立控制源極區域SR及背閘極區域BG，有妨礙半導體裝置DEV正常動作的可能性。
參照圖18，此處為了抑制圖17中源極區域SR與背閘極區域BG(p型擴散區域PR3)的短路，將以使p型擴散區域PR3縮小，而不與源極區域SR連接的方式形成，且連接於源極區域SR的頂面的矽化層CS，與連接於背閘極區域BG(p型擴散區域PR3)之頂面的矽化層CS分斷。如此，可抑制源極區域SR與背閘極區域BG(p型擴散區域PR3)的短路。然而，圖18的構造中，為了穩定導通耐壓，宜將源極區域SR的n型雜質區域NR與背閘極區域BG的p型擴散區域PR之間隔至少設為0.5μm(更宜為1μm)。因此，在採用圖18之構造的情況下，有配置擴大、半導體裝置DEV(半導體晶片)整體於平面視圖中的面積擴張的可能性。
實施態樣中，高耐壓n(p)MOSFET中，將p型擴散區域PR3配置於1對源極區域SR之間。結果n型電晶體NTR(具有作為組成元件之源極區域SR)的通道與p型擴散區域PR3之距離縮短。藉由這樣的構成，可縮小半導體裝置DEV整體的面積，且抑制寄生雙極性電晶體的動作。結果，可抑制高耐壓n(p)MOSFET的錯誤動作，而可抑制高耐壓n(p)MOSFET之導通耐壓降低。
另外，形成於1對源極區域SR與p型擴散區域PR3之間的分離用閘極電極SG，抑制源極區域SR與p型擴散區域PR3的短路，而可獨立控制源極區域SR與p型擴散區域PR3。這是因為，分離用閘極電極SG，基本上具有與n型電晶體NTR之閘極電極GT相同的構成，而與閘極電極GT同樣地具有切換的 功能，進而能以抑制源極區域SR與p型擴散區域PR3之間的導通的方式進行控制。
更進一步，藉由使p型井接點區域PWR成為與源極區域SR連接的背面接點構造，使源極區域SR與夾設於其間的背閘極區域BG(p型擴散區域PR3)的距離縮短，以更加縮短n型電晶體NTR(具有作為組成元件之源極區域SR)之通道與背閘極區域BG(p型擴散區域PR3)的距離。藉由這樣的構成，可縮小半導體裝置DEV整體的面積，且抑制寄生雙極性電晶體的動作，而能夠縮小於平面視圖中半導體裝置DEV整體的面積。
另外，如圖5所示，實施態樣中，以與閘極電極GT一體成型的方式形成分離用閘極電極SG，可同時形成兩者(參照圖10~圖12的步驟)，相較於組合兩者的一體的閘極電極，可形成較單純的構造。
另外，如圖4及圖5所示，實施態樣中，於平面視圖中，分離用閘極電極SG及閘極電極GT包圍著1對源極區域S之間的p型擴散區域PR3，藉此，可縮小半導體裝置DEV整體的面積。
又，如上所述，相較於p型電晶體PTR，n型電晶體NTR在因為衝擊離子化所引起的動作時，更容易導致通道區的導通耐壓降低。因此，藉由對高耐壓nMOSFET的形成區域形成分離用閘極電極SG，可更加提高上述的作用效果。然而亦可對於高耐壓pMOSFET的形成區域形成分離用閘極電極SG，此情況下，亦可發揮與高耐壓nMOSFET之形成區域相同的效果。
另外，如同本實施態樣，若使用分離用閘極電極SG，與使用後述的分離用絶緣膜SLS的情況相比，可縮小無效區域(參照圖4、圖5)的寬度，可將半導體基板SUB的主表面之面積作為配置電晶體的區域，以更有效地使用。
更進一步，如本實施態樣，若使用分離用閘極電極SG，可更提升以離子注入法形成的源極區域SR(n型雜質區域NR)與p型擴散區域PR3的位置精 度。亦即，源極區域SR(n型雜質區域NR)與p型擴散區域PR3之間，形成分離用閘極電極SG，藉此，可抑制源極區域SR(n型雜質區域NR)與p型擴散區域PR3的形成位置重疊等的不良的情況。
(實施態樣2)
圖19係對應於實施態樣1的圖2，圖20係對應於實施態樣1的圖3，圖21係對應於實施態樣1的圖4。參照圖19、圖20(A)、(B)及圖21，本實施態樣中，形成分離用絶緣膜SLS來代替實施態樣1之分離用閘極電極SG，此點與實施態樣1相異。具體而言，半導體基板SUB的主表面上，於形成實施態樣1之分離用閘極電極SG的區域，與分離用閘極電極SG相同，在源極區域SR與p型擴散區域PR3之間，使分離用絶緣膜SLS形成於半導體基板SUB的主表面。
分離用絶緣膜SLS，係由與元件分離絶緣膜LS相同的，例如氧化矽膜所形成。宜藉由與元件分離絶緣膜LS相同的處理，在例如圖6、圖7步驟的同時，形成分離用絶緣膜SLS。
該分離用絶緣膜SLS，配置於在汲極區域的延伸方向上複數(2個以上)並排的源極區域SR之間，在汲極區域DR的延伸方向(亦即和連結源極區域SR與汲極區域DR的方向交叉之圖2中的上下方向)上，隔著間隔複數配置。
特別是如圖21所示，於平面視圖中，係以分離用絶緣膜SLS及閘極電極GT包圍著p型擴散區域PR3。這是因為，配置了分離用絶緣膜SLS來代替實施態樣1的分離用閘極電極SG。
本實施態樣中「無效區域」，除了在源極區域SR的延伸方向(各圖的上下方向)上相鄰的1對源極區域SR所夾設的、非構成n型電晶體NTR(圖中的上下方向上，作為n型電晶體NTR係無效)的區域，亦包含以分離用絶緣膜SLS覆蓋的區域。
上述的點係本實施態樣之構成與實施態樣1之構成的相異之處，而其他 的點與實施態樣1之構成相同，故對於同一元件賦予同一符號，並不重複說明。
本實施態樣中，分離用絶緣膜SLS，與實施態樣1的分離用閘極電極SG相同，可抑制源極區域SR與p型擴散區域PR3的短路，並獨力控制源極區域SR及背面閘極區域BG。因此，分離用絶緣膜SLS，可發揮與實施態樣1相同的效果。
另外，因為p型擴散區域PR3被分離用絶緣膜SLS及閘極電極GT包圍著，可縮小半導體裝置DEV整體的面積。
本實施態樣，僅上述各點與實施態樣1相異。亦即，本實施態樣中，上述未提及的構成及條件、順序及效果等，皆依照實施態樣1。
(實施態樣3)
圖22，係對應實施態樣1之圖2的高耐壓nMOSFET形成區域。參照圖22，圖22雖基本上與圖2具有相同的構成，但是與源極區域SR延伸的上下方向相關的源極區域SR的寬度B，比圖2中源極區域SR的寬度A更長。亦即，與圖2相比，圖22中彼此相鄰的1對源極區域SR之間的背閘極區域BG之間隔變得更長。
上述的點係本實施態樣之構成與實施態樣1之構成的相異之處，而其他點與實施態樣1之構成相同，故同一元件賦予同一符號，並不重複其說明。
本實施態樣中，與實施態樣1相比，源極區域SR的寬度較寬，故與實施態樣1相比，源極區域SR的面積變大，可作為n型電晶體NTR之功用的區域變廣，且可使電流流過的區域變廣。結果，使降低導通電阻的效果變大。
(實施態樣4)
圖23，係對應於實施態樣1之圖2的高耐壓nMOSFET的形成區域。參照 圖23，圖23雖基本上具有與圖2相同的構成，但是與源極區域SR延伸的上下方向相關的源極區域SR的寬度C，比圖2中源極區域SR之寬度A更窄。亦即，與圖2相比，圖23中彼此相鄰之1對源極區域SR之間的背閘極區域BG之間隔變得更短。
上述的點係本實施態樣之構成與實施態樣1之構成的相異之處，其他點與實施態樣1之構成相同，故就同一元件附上同一符號，並省略其說明。
本實施態樣中，與實施態樣1相比，源極區域SR的寬度變窄，而背閘極區域BG間的距離縮短。因此，與實施態樣1相比，背閘極區域BG(p型擴散區域PR3)與源極區域SR(n型雜質區域NR)的距離更小。因此，可更加降低寄生雙極性電晶體動作的可能性。
另外本實施態樣中，與實施態樣1相比，從可在源極區域SR附近增加形成背閘極區域BG之數量的觀點來看，亦可更減少寄生雙極性電晶體動作的可能性。
又圖22、23中，雖形成分離用閘極電極SG，但亦可將形成分離用絶緣膜SLS來代替分離用閘極電極SG的情況，認為與形成分離用閘極電極SG的情況相同。
又，亦可適當組合實施態樣1~4中所說明的各構成上之特徵。最後，參照圖24~圖25，就本實施態樣之要點進行說明。又圖24~圖25中各組成元件，與前述同一符號所記載的組成元件相同。另外圖25(A)係沿著圖24的XXVA-XXVA線的部分概略剖面圖，圖25(B)係沿著圖24的XXVB-XXVB線的部分概略剖面圖。
參照圖24及圖25(A)、(B)，實施態樣之電晶體，具有：源極區域SR，用以導出源極電極；汲極區域DR、用以導出汲極電極；及閘極電極GT。源極區域SR，係以與汲極區域DR、閘極電極GT延伸的區域對向的方式，隔 著間隔複數配置。隔著間隔複數配置的源極區域SR之間，形成背閘極區域BG，用以導出形成源極區域SR之井區的電位。源極區域SR與背閘極區域BG的p型擴散區域PR3之間，形成分離用閘極電極SG。
以上，雖根據實施態樣對本案發明人完成的發明進行具體說明，但本發明並非限定於上述實施態樣，只要不脫離其主旨的範圍內，理所當然可進行各種變更。
BG‧‧‧背閘極區域
DR‧‧‧汲極區域
GE1‧‧‧閘極電壓施加部
GE2‧‧‧閘極電壓施加部
GI1‧‧‧閘極絶緣膜
GI2‧‧‧閘極絶緣膜
GT‧‧‧閘極電極
LPW‧‧‧p型井區
LS‧‧‧元件分離絶緣膜
NNR‧‧‧低濃度n型區域
NR‧‧‧n型雜質區域
NTR‧‧‧n型電晶體
PR3‧‧‧p型擴散區域
PSR‧‧‧p型區域
PWR‧‧‧p型井接點區域
SR‧‧‧源極區域
SUB‧‧‧半導體基板
SW1‧‧‧側壁絶緣膜
SW2‧‧‧側壁絶緣膜
LNW‧‧‧n型井區
MS‧‧‧主表面
SG‧‧‧分離用閘極電極
S‧‧‧源極電極
D‧‧‧汲極電極

Claims (7)

  1. 一種半導體裝置，具備高耐壓電晶體，其特徵為：該高耐壓電晶體具有：半導體基板，具有主表面；第1導電型井區，形成於該主表面；複數之第2導電型的第1雜質區域，形成於該井區內的該主表面，用以導出源極電極；及第2導電型的第2雜質區域，以與該第1雜質區域相鄰的方式形成於該主表面上，用以導出汲極電極；該半導體裝置具有：第1導電型的第3雜質區域，於平面視圖中形成於1對該第1雜質區域之間，且形成於該井區內的該主表面，用以導出該井區的電位；及分離用閘極電極，形成於該第1雜質區域與該第3雜質區域之間的該主表面上。
  2. 如申請專利範圍第1項之半導體裝置，其中更包含：閘極電極，係以跨越該第1雜質區域與該第2雜質區域的方式，形成於該主表面上；該分離用閘極電極，係以與該閘極電極成為一體的方式形成。
  3. 如申請專利範圍第2項之半導體裝置，其中，該第3雜質區域，被該分離用閘極電極及該閘極電極所包圍。
  4. 一種半導體裝置，具備高耐壓電晶體，其特徵為：該高耐壓電晶體包含：半導體基板，具有主表面；第1導電型的井區，形成於該主表面；複數之第2導電型的第1雜質區域，形成於該井區內的該主表面，用以導出源極電極；及第2導電型的第2雜質區域，以與該第1雜質區域相鄰的方式形成於該主表面上，用以導出汲極電極；該半導體裝置具有：第1導電型的第3雜質區域，於平面視圖中，形成於1對的該第1雜質區 域之間，且形成於該井區內的該主表面上，用以導出該井區的電位；及分離用絶緣膜，形成於該第1雜質區域與該第3雜質區域之間的該主表面；該分離用絶緣膜，於平面視圖中，在和連結該第1雜質區域與該第2雜質區域之方向交叉的方向上，隔著間隔配置於複數處。
  5. 如申請專利範圍第4項之半導體裝置，其中更包含：閘極電極，係以跨越該第1雜質區域與該第2雜質區域的方式，形成於該主表面上；該第3雜質區域，被該分離用絶緣膜及該閘極電極所包圍。
  6. 如申請專利範圍第1或4項之半導體裝置，其中，該第1及第2雜質區域為n型雜質區域。
  7. 如申請專利範圍第1或4項之半導體裝置，其中，於平面視圖中的1對該第1雜質區域之間的該井區，係與該第1雜質區域連接。
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