JP2020047716A - 半導体装置 - Google Patents

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Abstract

【課題】信頼性が高い半導体装置を提供する。【解決手段】半導体装置は、第１導電形の半導体部分と、前記半導体部分の上層部分に設けられ、アクティブエリアを区画する絶縁性部分と、前記アクティブエリア内に設けられ、前記半導体部分の上面に平行な第１方向に沿って相互に離隔した第２導電形のソース領域及びドレイン領域と、前記半導体部分の上方に設けられたゲート電極と、を備える。前記ゲート電極は、前記ソース領域と前記ドレイン領域の間の領域の直上域、及び、前記アクティブエリアにおける前記第１方向に対して直交する第２方向の端部の直上域に配置されている。【選択図】図１

Description

実施形態は、半導体装置に関する。
半導体装置において、半導体基板の上層部分にＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）を形成してアクティブエリアを区画し、アクティブエリア内にソース領域及びドレイン領域を設けてＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）を形成することがある。このような半導体装置においては、信頼性の向上が要望されている。
特許第５８９６９１９号公報 特開２０１６−０１５３７３号公報
実施形態の目的は、信頼性が高い半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の半導体部分と、前記半導体部分の上層部分に設けられ、アクティブエリアを区画する絶縁性部分と、前記アクティブエリア内に設けられ、前記半導体部分の上面に平行な第１方向に沿って相互に離隔した第２導電形のソース領域及びドレイン領域と、前記半導体部分の上方に設けられたゲート電極と、を備える。前記ゲート電極は、前記ソース領域と前記ドレイン領域の間の領域の直上域、及び、前記アクティブエリアにおける前記第１方向に対して直交する第２方向の端部の直上域に配置されている。
第１の実施形態に係る半導体装置を示す平面図である。 第１の実施形態に係る半導体装置を示す平面図であり、ゲート電極を省略した図である。 図１に示すＡ−Ａ’線による断面図である。 図１に示すＢ−Ｂ’線による断面図である。 図１に示すＣ−Ｃ’線による断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置を示す平面図である。 図７に示すＤ−Ｄ’線による断面図である。 第２の実施形態に係る半導体装置を示す平面図である。 第２の実施形態に係る半導体装置を示す平面図であり、ゲート電極を省略した図である。
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、本実施形態に係る半導体装置を示す平面図であり、ゲート電極を省略した図である。
図３は、図１に示すＡ−Ａ’線による断面図である。
図４は、図１に示すＢ−Ｂ’線による断面図である。
図５は、図１に示すＣ−Ｃ’線による断面図である。
図１〜図５に示すように、本実施形態に係る半導体装置１においては、導電形がｐ−形のシリコン基板１０が設けられている。シリコン基板１０上には、導電形がｐ形のエピタキシャル層１１が設けられている。シリコン基板１０及びエピタキシャル層１１は、例えば単結晶のシリコンからなる半導体部分１２の一部である。
エピタキシャル層１１の上層部分には、例えばシリコン酸化物からなるＳＴＩ１３が設けられている。上方から見て、ＳＴＩ１３の少なくとも一部の形状は枠状であり、アクティブエリア１４を区画している。アクティブエリア１４はエピタキシャル層１１の一部であり、上方から見て、ＳＴＩ１３によって囲まれている。なお、各図において、上方向は垂直方向Ｖと表記する。
アクティブエリア１４内には、導電形がｐ形のｐウェル１６が設けられている。ｐウェル１６は、アクティブエリア１４内の略全域にわたって形成されており、ＳＴＩ１３の下方にも配置されている。
ｐウェル１６の上層部分には、導電形がｎ形の２つのソース領域１７、導電形がｎ形の１つのドレイン領域１８、導電形がｐ＋形の２つのバックゲート領域１９が設けられている。ソース領域１７、ドレイン領域１８及びバックゲート領域１９の不純物濃度は、ｐウェル１６の不純物濃度よりも高い。
上方（垂直方向Ｖ）から見て、ソース領域１７、ドレイン領域１８、バックゲート領域１９のそれぞれの形状は、ゲート幅方向Ｗに延びる帯状である。ゲート長方向Ｌにおいて、ドレイン領域１８は２つのソース領域１７の間に配置されており、ソース領域１７から離隔している。ゲート長方向Ｌにおいて、２つのバックゲート領域１９は２つのソース領域１７の外側に配置されている。各バックゲート領域１９は各ソース領域１７に接している。
ｐウェル１６、ソース領域１７、ドレイン領域１８及びバックゲート領域１９も、半導体部分１２の一部である。垂直方向Ｖ、ゲート幅方向Ｗ及びゲート長方向Ｌは、相互に直交している。また、半導体部分１２の上面１２ａは、全体として、ゲート幅方向Ｗ及びゲート長方向Ｌに対して平行である。図１及び図２においては、便宜上、ソース領域１７には「Ｓ」、ドレイン領域１８には「Ｄ」、バックゲート領域１９には「ＢＧ」との記号を記入している。後述する図７、図９及び図１０についても同様である。
半導体部分１２上には、ゲート電極２０が設けられている。半導体部分１２とゲート電極２０との間には、ゲート絶縁膜３０が設けられている。ゲート電極２０においては、ゲート長方向Ｌに延びる一対の第１部分２１及び２２と、ゲート幅方向Ｗに延びる一対の第２部分２３及び２４とが、一体的に形成されている。なお、「第１部分２１がゲート長方向Ｌに延びる」とは、第１部分２１のゲート長方向Ｌにおける長さが、第１部分２１のゲート幅方向Ｗにおける長さ、及び、垂直方向Ｖにおける長さよりも長いことを意味する。
第１部分２１と第１部分２２は、ゲート幅方向Ｗにおいて相互に離隔している。第２部分２３及び２４は、第１部分２１と第１部分２２の間に配置されている。第２部分２３と第２部分２４は、ゲート長方向Ｌにおいて相互に離隔している。第２部分２３及び２４のゲート幅方向Ｗの両端部は、第１部分２１及び２２に連結されている。これにより、ゲート電極２０には、第１部分２１、第１部分２２、第２部分２３及び第２部分２４によって囲まれた開口部２５が形成されている。
上方から見て、開口部２５内には、ドレイン領域１８が配置されている。また、第１部分２１と第１部分２２の間であって、ゲート長方向Ｌにおける第２部分２３、開口部２５及び第２部分２４の両側には、ソース領域１７及びバックゲート領域１９が配置されている。
ｐウェル１６、ソース領域１７、ドレイン領域１８、バックゲート領域１９、ゲート電極２０及びゲート絶縁膜３０により、ＭＯＳＦＥＴが形成される。この場合、ｐウェル１６におけるソース領域１７とドレイン領域１８との間に位置する部分は、チャネル領域２６となる。ソース領域１７及びバックゲート領域１９は、共通コンタクト（図示せず）に接続されている。ドレイン領域１８は、ドレインコンタクト（図示せず）に接続されている。ゲート電極２０は、ゲートコンタクト（図示せず）に接続されている。各コンタクトは半導体部分１２上に設けられている。半導体装置１においては、２つのソース領域１７の間に１つのドレイン領域１８が配置されることにより、２つのＭＯＳＦＥＴが形成されている。
ゲート電極２０の第２部分２３及び２４は、チャネル領域２６の直上域に配置されている。第１部分２１及び２２は、アクティブエリア１４におけるゲート幅方向Ｗの端部１４ａの直上域からＳＴＩ１３の直上域にわたって配置されている。換言すれば、第１部分２１及び２２は、ＳＴＩ１３の直上域からアクティブエリア１４の端部１４ａの直上域に向かって張り出している。
図４及び図５に示すように、ソース領域１７、ドレイン領域１８及びバックゲート領域１９のゲート幅方向Ｗにおける両端縁は、ゲート電極２０の第１部分２１及び２２の相互に対向する端縁の略直下域に位置する。このため、ソース領域１７及びドレイン領域１８は、ＳＴＩ１３から離隔している。ソース領域１７とＳＴＩ１３との間、及び、ドレイン領域１８とＳＴＩ１３との間には、ソース領域１７及びドレイン領域１８よりも不純物濃度が低いｐウェル１６の一部が介在している。
上方から見て、半導体部分１２において、ｐウェル１６の周囲には、導電形がｎ形のｎウェル３１が形成されている。ｎウェル３１はＳＴＩ１３の直下域に配置されており、ＳＴＩ１３の下面に接している。ｎウェル３１の一部は、ＳＴＩ１３を貫通して、ウェルコンタクト（図示せず）に接続されている。ｎウェル３１の下方には、導電形がｎ形のディープｎウェル３２が設けられている。ディープｎウェル３２の下方であって、アクティブエリア１４の直下域には、導電形がｎ形の埋込ｎ形層３３が設けられている。埋込ｎ形層３３は、シリコン基板１０とエピタキシャル層１１の界面に沿って形成されている。
ｎウェル３１、ディープｎウェル３２及び埋込ｎ形層３３により、箱形のｎ形領域３４が形成されている。ｎ形領域３４は、アクティブエリア１４における上面を除く表面、すなわち、ゲート長方向Ｌ側の両側面、ゲート幅方向Ｗ側の両側面、及び、下面を囲んでいる。ＳＴＩ１３及びｎ形領域３４により、アクティブエリア１４は周囲から電気的に分離されている。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図６は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図６に示すように、イオン注入法により、シリコン基板１０の上層部分に埋込ｎ形層３３を形成する。次に、シリコン基板１０の上面上に、シリコンをエピタキシャル成長させて、エピタキシャル層１１を形成する。次に、イオン注入法により、ディープｎウェル３２及びｎウェル３１を形成して、ｎ形領域３４を形成する。また、エピタキシャル層１１の上層部分にｐウェル１６を形成する。次に、エピタキシャル層１１の上層部分にＳＴＩ１３を形成し、アクティブエリア１４を区画する。
次に、エピタキシャル層１１の上面にゲート絶縁膜３０を形成する。次に、ゲート絶縁膜３０上にポリシリコン膜を形成し、ゲート絶縁膜３０と共にパターニングする。これにより、ゲート電極２０を形成する。このとき、ゲート電極２０の第１部分２１及び２２は、ＳＴＩ１３の直上域からアクティブエリア１４のゲート幅方向Ｗの両端部１４ａの直上域に向かって張り出すようにパターニングする。
次に、図４及び図５に示すように、ＳＴＩ１３、ゲート電極２０及び所定のレジストパターン（図示せず）をマスクとして、不純物のイオン注入を複数回実施する。注入される不純物の種類、イオン注入の条件、イオン注入の回数は、ＭＯＳＦＥＴに要求される特性によって異なる。これにより、アクティブエリア１４の上層部分に、ソース領域１７及びドレイン領域１８が形成される。
このとき、ゲート電極２０の第１部分２１及び２２は、ＳＴＩ１３の直上域からアクティブエリア１４の両端部１４ａの直上域に向かって張り出しているため、両端部１４ａには不純物が実質的に注入されず、ソース領域１７及びドレイン領域１８はＳＴＩ１３から離れた領域に形成される。
次に、イオン注入法により、バックゲート領域１９を形成する。バックゲート領域１９を形成する際にも、ゲート電極２０の第１部分２１及び２２がアクティブエリア１４の両端部１４ａを覆っているため、両端部１４ａには不純物が実質的に注入されない。このため、ゲート幅方向Ｗにおいて、バックゲート領域１９はＳＴＩ１３から離れた領域に形成される。このようにして、本実施形態に係る半導体装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、図６、図４、図５に示すように、ソース領域１７、ドレイン領域１８及びバックゲート領域１９を形成するための不純物注入の際に、ゲート電極２０の一部がアクティブエリア１４の両端部１４ａを覆っている。このため、両端部１４ａには不純物が注入されず、不純物の注入による結晶欠陥の導入が抑制される。この結果、結晶欠陥に起因するリーク電流の発生を抑えることができ、信頼性が高い半導体装置を実現することができる。
なお、本実施形態においては、２つのＭＯＳＦＥＴを設ける例を示したが、ＭＯＳＦＥＴの数は１つでもよい。また、後述する第２の実施形態において例示するように、３つ以上のＭＯＳＦＥＴを形成してもよい。
（比較例）
次に、比較例について説明する。
図７は、本比較例に係る半導体装置を示す平面図である。
図８は、図７に示すＤ−Ｄ’線による断面図である。
図７及び図８に示すように、本比較例に係る半導体装置１０１においては、上方から見たゲート電極１２０の形状が枠状であり、ソース領域１７、ドレイン領域１８及びバックゲート領域１９のゲート幅方向Ｗの端部を覆っていない。このため、ソース領域１７、ドレイン領域１８及びバックゲート領域１９は、アクティブエリア１４のゲート幅方向Ｗの全長にわたって形成され、ＳＴＩ１３に接している。
したがって、半導体装置１０１においては、アクティブエリア１４のゲート幅方向Ｗの端部１４ａ、すなわち、ＳＴＩ１３の近傍に、ソース領域１７、ドレイン領域１８及びバックゲート領域１９を形成するための不純物が注入され、結晶欠陥が導入されやすい。特に、ＳＴＩ１３との界面近傍においては、結晶欠陥が導入されやすい。
半導体装置１０１の製造プロセスにおいて実施されるシンター処理等により、結晶欠陥には水素が結合されて終端されるため、半導体装置１０１の完成直後においては、問題が顕在化しないことが多い。しかしながら、高温又は高電圧等のストレスが印加されると、結晶欠陥から水素が脱離し、結晶欠陥を起点としたリーク電流が発生することがある。このため、半導体装置１０１は信頼性が低い。
（第２の実施形態）
次に、第２の実施形態について説明する。
図９は、本実施形態に係る半導体装置を示す平面図である。
図１０は、本実施形態に係る半導体装置を示す平面図であり、ゲート電極を省略した図である。
本実施形態は、半導体装置に多数のＭＯＳＦＥＴを形成した例である。
図１０に示すように、本実施形態に係る半導体装置２においては、半導体部分１２の上層部分に設けられたＳＴＩ４３に、複数の開口部４１が形成されている。各開口部４１内にはアクティブエリア１４が配置されている。アクティブエリア１４はＳＴＩ４３によって区画されている。複数の開口部４１は、ゲート幅方向Ｗに沿って配列され、相互に離隔している。なお、図１０においては、開口部４１は２つのみ示しているが、これには限定されない。
上方から見て、各開口部４１内には、複数のソース領域１７がゲート長方向Ｌに沿って交互に且つ相互に離隔して配列されている。また、隣り合うソース領域１７間の領域には、１つおきに、ドレイン領域１８及びバックゲート領域１９が配置されている。バックゲート領域１９は、最も外側のソース領域１７の外側にも配置されている。ドレイン領域１８は、その両側のソース領域１７から離隔しており、ドレイン領域１８とソース領域１７との間はチャネル領域２６となっている。バックゲート領域１９は、その両側のソース領域１７と接している。
図９に示すように、半導体装置２においては、半導体部分１２の上方に、ゲート電極５０及びゲート電極５５が設けられている。上方から見て、ゲート電極５０の形状は格子状である。また、ゲート電極５５の形状は、ゲート電極５０を囲む枠状である。ゲート電極５５はゲート電極５０から離隔している。
ゲート電極５０においては、複数の開口部５１及び５２が、ゲート幅方向Ｗ及びゲート長方向Ｌに沿ってマトリクス状に配列されている。開口部５１のゲート幅方向Ｗにおける長さは、開口部５２のゲート幅方向Ｗにおける長さと略等しい。開口部５１のゲート長方向Ｌにおける長さは、開口部５２のゲート長方向Ｌにおける長さよりも短い。ゲート幅方向Ｗにおいては、同じ種類の開口部が配列されている。ゲート長方向Ｌにおいては、開口部５１と開口部５２が交互に配列されている。ゲート長方向Ｌに沿って配列された開口部５１及び５２からなる１つの列が、ＳＴＩ４３の１つの開口部４１に対応している。
上方から見て、開口部５１内には、ドレイン領域１８が配置されている。また、開口部５２内には、２つのソース領域１７とその間に配置された１つのバックゲート領域１９が配置されている。
ゲート電極５０におけるゲート長方向Ｌに沿って延びる部分は、アクティブエリア１４のゲート幅方向Ｗにおける両端部１４ａの大部分を覆っており、特に、ソース領域１７、ドレイン領域１８及びバックゲート領域１９のそれぞれにおけるゲート幅方向Ｗの両側を覆っている。このため、ソース領域１７、ドレイン領域１８及びバックゲート領域１９は、ＳＴＩ４３から離隔している。また、ゲート電極５０におけるゲート幅方向Ｗに沿って延びる部分は、チャネル領域２６の直上域に配置されている。一方、ゲート電極５５におけるゲート幅方向Ｗに延びる部分は、アクティブエリア１４のゲート長方向Ｌにおける両端部１４ｂを覆っている。
本実施形態においても、アクティブエリア１４の端部１４ａの大部分は、ゲート電極５０によって覆われている。また、アクティブエリア１４の端部１４ｂは、ゲート電極５５によって覆われている。これにより、半導体部分１２におけるＳＴＩ４３の近傍に、ソース領域１７、ドレイン領域１８及びバックゲート領域１９を形成するための不純物が注入されることが少ない。この結果、結晶欠陥が導入されにくく、信頼性が高い。
本実施形態における上記以外の構成、製造方法及び効果は、第１の実施形態と同様である。
なお、ＳＴＩ４３の開口部４１は、ゲート幅方向Ｗ及びゲート長方向Ｌに沿ってマトリクス状に配列されていてもよい。
また、第１及び第２の実施形態においては、ｎチャネル形のＭＯＳＦＥＴを形成する例を示したが、ｐチャネル形のＭＯＳＦＥＴを形成してもよい。
以上説明した実施形態によれば、信頼性が高い半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１、２：半導体装置
１０：シリコン基板
１１：エピタキシャル層
１２：半導体部分
１２ａ：上面
１３：ＳＴＩ
１４：アクティブエリア
１４ａ、１４ｂ：端部
１６：ｐウェル
１７：ソース領域
１８：ドレイン領域
１９：バックゲート領域
２０：ゲート電極
２１、２２：第１部分
２３、２４：第２部分
２５：開口部
２６：チャネル領域
３０：ゲート絶縁膜
３１：ｎウェル
３２：ディープｎウェル
３３：埋込ｎ形層
３４：ｎ形領域
４１：開口部
５０：ゲート電極
５１、５２：開口部
５３：ＳＴＩ
５５：ゲート電極
１０１：半導体装置
１２０：ゲート電極
Ｌ：ゲート長方向
Ｖ：垂直方向
Ｗ：ゲート幅方向

Claims (10)

  1. 第１導電形の半導体部分と、
    前記半導体部分の上層部分に設けられ、アクティブエリアを区画する絶縁性部分と、
    前記アクティブエリア内に設けられ、前記半導体部分の上面に平行な第１方向に沿って相互に離隔した第２導電形のソース領域及びドレイン領域と、
    前記半導体部分の上方に設けられ、前記ソース領域と前記ドレイン領域の間の領域の直上域、及び、前記アクティブエリアにおける前記第１方向に対して直交する第２方向の端部の直上域に配置されたゲート電極と、
    を備えた半導体装置。
  2. 前記ドレイン領域は、前記絶縁性部分から離隔した請求項１記載の半導体装置。
  3. 前記ソース領域は、前記絶縁性部分から離隔した請求項１または２に記載の半導体装置。
  4. 前記ゲート電極は、
    前記第１方向に延びる一対の第１部分と、
    前記一対の第１部分間に設けられ、前記第２方向に延び、前記一対の第１部分に連結された第２部分と、
    を有した請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記ゲート電極には第１開口部が形成されており、
    上方から見て、前記第１開口部内には、前記ソース領域及び前記ドレイン領域のうちの一方が配置された請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記ゲート電極には前記第１開口部から離隔した第２開口部が形成されており、
    上方から見て、前記第２開口部内には、前記ソース領域及び前記ドレイン領域のうちの他方が配置された請求項５記載の半導体装置。
  7. 前記第１開口部及び前記第２開口部は、前記第１方向に沿って交互に配列された請求項６記載の半導体装置。
  8. 前記アクティブエリアの上面を除く表面は、前記第２導電形の半導体領域によって囲まれている請求項１〜７のいずれか１つに記載の半導体装置。
  9. 第１導電形の半導体部分と、
    前記半導体部分の上層部分に設けられ、第１方向に沿って相互に離隔した複数の第１開口部が形成された絶縁性部材と、
    各前記第１開口部内に設けられ、前記第１方向に対して直交する第２方向に沿って交互に配列された第２導電形のソース領域及びドレイン領域と、
    前記半導体部分の上方に設けられ、前記第１方向及び前記第２方向に沿ってマトリクス状に配列された複数の第２開口部が形成されたゲート電極と、
    を備え、
    上方から見て、前記第２開口部内には、前記ソース領域又は前記ドレイン領域が配置されており、
    上方から見て前記第２開口部内に配置された前記ソース領域又は前記ドレイン領域は、前記絶縁性部材から離隔している半導体装置。
  10. 上方から見て内部に前記ソース領域が配置された前記第２開口部内には前記ドレイン領域は配置されておらず、
    上方から見て内部に前記ドレイン領域が配置された前記第２開口部内には前記ソース領域は配置されておらず、
    前記内部にソース領域が配置された第２開口部と、前記内部にドレイン領域が配置された第２開口部は、前記第２方向に沿って交互に配列されている請求項９記載の半導体装置。
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